JP2000301754A - 駆動素子の分割駆動制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 少ない信号線数で、分割駆動周期、分割駆動
の順序を任意に変えられる分割駆動装置を提供する。 【解決手段】 複数の駆動素子を複数のグループに分割
し、グループごとに駆動する駆動素子の分割駆動制御装
置において、制御信号（ＳＴＢＩ）がシリアルデータ
（ＳＤ）に同期して入力されると、制御信号（ＳＴＢ
Ｉ）の立上がりを立上がり検出回路２１で検出し、その
タイミングに基づいて分割イネーブル生成回路２４で分
割イネーブル（Ｇ１〜Ｇ４）を生成するとともに、デー
タ転送イネーブル（ＤＳＥ）、ラッチ信号（ＬＴ）、ス
トローブ信号（ＳＴＢ）を生成する制御手段を設け、こ
の分割イネーブル（Ｇ１〜Ｇ４）によって駆動素子のグ
ループを選択し、制御信号に基づいてシフトレジスタに
シリアルデータを記憶し、それをラッチし、当該駆動素
子をシリアルデータに基づいて駆動する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばサーマルヘ
ッドにおける発熱素子、インクジェットヘッドにおける
容量性素子などの駆動素子を分割して駆動する分割駆動
制御方法及び分割駆動制御装置に関する。

【０００２】

【従来の技術】この種の駆動制御装置として、例えば発
熱素子などの駆動素子を複数配設して構成したサーマル
ヘッドの駆動素子を４分割して駆動するサーマルヘッド
駆動装置がある。このような従来のサーマルヘッド駆動
装置における１ラインの印字データバッファを有した４
分割駆動の回路図とタイミング図をそれぞれ図１９、図
２０に示す。

【０００３】この装置は、複数の駆動素子１、トランジ
スタアレイ２、３入力ＡＮＤゲート３、ラッチ回路４、
シフトレジスタ５から構成される。このような装置にお
いて、サーマルヘッドを駆動する際、シフトレジスタ５
には、シリアルデータ（ＳＤ）がシフトクロック（ＳＣ
Ｋ）により転送される。そして、転送が終了すると、シ
フトレジスタ５上のデータはラッチ信号（ＬＴ）によ
り、ラッチ回路４へと転送される。

【０００４】このラッチ回路４にてラッチされたデータ
は駆動素子１に対し、１対１で対応している。このよう
なデータに対して発熱素子１を４分割駆動を行うため
に、このラッチ信号（ＬＴ）間の周期を４分割にグルー
プ分けし、各グループを駆動するための分割イネーブル
（Ｇ１〜Ｇ４）を外部より供給する。

【０００５】この分割イネーブル（Ｇ１〜Ｇ４）は、３
入力ＡＮＤゲート３に入力されており、ここでグループ
に対応するデータを有効とすることにより、駆動素子１
をグループごとに駆動できるようにしている。

【０００６】また、この３入力ＡＮＤゲート３の全てに
はストローブ信号（ＳＴＢ）が入力され通電時間を制御
することとなる。そして、選択されたグループのデータ
はトランジスタアレイ２に入力され、ストローブ信号
（ＳＴＢ）の通電時間に従って駆動素子１を駆動する。

【０００７】なお、以上は４分割駆動を行うものである
ため、分割イネーブルが４本必要であるが、３分割駆動
を行う場合は分割イネーブルが３本必要となる。

【０００８】また、他のサーマルヘッド駆動装置の回路
図とタイミング図をそれぞれ図２１、図２２に示す。こ
のような装置で分割駆動を行う場合、シフトレジスタと
ラッチで構成する印字データバッファは１／分割数とし
ても駆動することができる。この図２１に示すものは４
分割駆動を行う場合であるため、印字データバッファを
１／４としている。

【０００９】すなわち、図２１に示すものにおいて、図
１９に示すものと異なるのは、印字データバッファを１
／４シフトレジスタ６と１／４ラッチ回路７の組み合わ
せで構成する点である。これにより回路数が削減され
る。また、ラッチ信号（ＬＴ）、分割イネーブル（Ｇ１
〜Ｇ４）、ストローブ信号（ＳＴＢ）の供給については
この分割駆動の単位にて順次供給される。

【００１０】上述した図１９，図２１に示す２つのサー
マルヘッド駆動装置において、駆動素子を分割駆動させ
るためには、ヘッドを駆動するのに必要な駆動情報とし
てのシリアルデータ（ＳＤ）、シフトクロック（ＳＣ
Ｋ）、ラッチ信号（ＬＴ）、ストローブ信号（ＳＴＢ）
の信号に加え、分割イネーブル（Ｇ１〜Ｇ４）が必要と
なるため、全部で信号線数が８本も必要となる。ここで
は、４分割駆動の場合を説明したが、分割数が多くなれ
ばそれだけ信号線数も増加することになる。このよう
に、ヘッドを分割駆動するためには、多くの制御線が必
要となり、接続用のコネクタも多ピンのものが必要とな
ってしまうという問題があった。

【００１１】このような信号線数の増加を回避するた
め、信号線を削減しつつ、分割駆動を行う装置として特
開平７―２９０７０７号公報に開示された技術がある。
このサーマルヘッド駆動装置の回路図とタイミング図を
それぞれ図２３、図２４に示す。

【００１２】この装置は、制御器８を設け、シフトクロ
ック（ＳＣＫ）を投入して、制御器８に内蔵されたカウ
ンタにより分割イネーブル（Ｇ１〜Ｇ４）とラッチ信号
（ＬＴ）を生成させることによって、外部からこれらの
分割イネーブル（Ｇ１〜Ｇ４）の信号の投入を不要と
し、これら信号線数を削減している。

【００１３】この制御器８は、イニシャライズのための
リセット信号（ＲＳＴ）を有し、印字を行う前にリセッ
ト動作を行う。なお、図２４に示す制御タイミングにつ
いては、リセットが必要なことと、分割駆動周期以外は
図２２に示す制御タイミングと同様である。

【００１４】

【発明が解決しようとする課題】しかし、上述したよう
な図２３に示す装置においては、確かに信号線数の削減
は可能であるが、シフトクロック（ＳＣＫ）を投入し
て、制御器８のカウンタにより分割イネーブル（Ｇ１〜
Ｇ４）とラッチ信号（ＬＴ）を生成させる構成であるた
め、分割駆動周期を変えることができないという問題が
あった。

【００１５】従って、このような装置では、例えば主走
査方向にヘッドを駆動して印刷を行う場合には、ヘッド
の主走査方向の動作をエンコーダのパルスで検出し、こ
れを利用して主走査方向の印字タイミングの調整を行う
ようなことができないので、印字タイミングがずれてし
まい良好な印字結果を得ることができない。

【００１６】また、分割駆動周期を変えることができな
いと、分割単位で設けられた各駆動素子群をずらしてヘ
ッドを構成した場合などにおいても同様に良好な印字結
果を得ることができなくなる場合がある。

【００１７】また、分割イネーブル（Ｇ１〜Ｇ４）の順
序を変えることもできないため、分割駆動の順序が固定
されてしまい、特定方向の印字にしか適用できないとい
う問題もあった。これでは柔軟性に欠け、性能やコスト
面で不利となる。

【００１８】だからといって、図１９及び図２１に示す
装置では、分割イネーブル（Ｇ１〜Ｇ４）を外部から別
個に供給させる構成であるため、分割駆動周期を変えた
り分割駆動の順序を任意に変えることは可能であるが、
上述したように信号線数の増加は避けられない。これ
は、特に複数の駆動装置で使用する場合に不利となる。

【００１９】そこで、本発明は、少ない信号線数で、分
割駆動周期、分割駆動の順序を任意に変えることができ
る駆動素子の分割駆動制御装置を提供しようとするもの
である。

【００２０】

【課題を解決するための手段】請求項１の本発明は、複
数の駆動素子を複数のグループに分割し、グループごと
に駆動する駆動素子の分割駆動制御装置において、駆動
素子のグループごとの駆動タイミングをとるための起動
情報が、各駆動素子を駆動するための駆動情報に同期し
て入力されると、その起動情報を検出して得られたタイ
ミングに基づいてグループ選択信号を生成する機能を含
む制御手段と、駆動情報を格納する記憶手段と、制御手
段からのグループ選択信号に基づいて駆動しようとする
駆動素子のグループを選択し、当該駆動素子を記憶手段
で記憶した駆動情報に基づいて駆動する駆動手段とを設
けたことを特徴とする駆動素子の分割駆動制御装置であ
る。

【００２１】請求項２の本発明は、制御手段は、起動情
報を検出して得られたタイミングごとに、順番にグルー
プを選択するグループ選択信号を生成することを特徴と
する請求項１記載の駆動素子の分割駆動制御装置であ
る。

【００２２】請求項３の本発明は、制御手段は、駆動情
報と駆動素子のグループを指定選択するグループ指定情
報とを時分割して１つの信号線で構成して入力し、この
グループ指定情報を検出する毎に、グループ指定情報で
指定されたグループを選択するグループ選択信号を生成
することを特徴とする請求項１記載の駆動素子の分割駆
動制御装置である。

【００２３】請求項４の本発明は、駆動情報と起動情報
とは、独立した別個の信号線で構成されることを特徴と
する請求項１記載の駆動素子の分割駆動制御装置であ
る。

【００２４】請求項５の本発明は、駆動情報と起動情報
とは、時分割した１つの信号線で構成されることを特徴
とする請求項１記載の駆動素子の分割駆動制御装置であ
る。

【００２５】請求項６の本発明は、制御手段は、起動情
報を検出して得られたタイミング毎に順番にグループを
選択するグループ選択信号を生成するように構成すると
ともに、駆動情報と駆動素子のグループ選択を初期化す
る初期化情報とを時分割して１つの信号線で構成して入
力し、この初期化情報を検出する毎にグループ選択を初
期化することを特徴とする請求項１記載の駆動素子の分
割駆動制御装置である。

【００２６】請求項７の本発明は、複数の駆動素子を複
数のグループに分割し、グループごとに駆動する駆動素
子の分割駆動制御装置において、選択制御情報が各駆動
素子を駆動するための駆動情報と時分割多重化した１つ
の信号線によって入力されると、その選択制御信号に基
づいてグループ選択信号を生成する機能を含む制御手段
と、駆動情報を格納する記憶手段と、制御手段からのグ
ループ選択信号に基づいて駆動しようとする駆動素子の
グループを選択し、当該駆動素子を記憶手段で記憶した
駆動情報に基づいて駆動する駆動手段とを設けたことを
特徴とする駆動素子の分割駆動制御装置である。

【００２７】請求項８の本発明は、制御手段は、起動情
報を含む選択制御情報が入力されると、この起動情報を
検出して得られたタイミング毎に、順番にグループを選
択するグループ選択信号を生成することを特徴とする請
求項７記載の駆動素子の分割駆動制御装置である。

【００２８】請求項９の本発明は、制御手段は、駆動素
子のグループを選択するグループ指定情報を含む選択制
御情報を入力し、このグループ指定情報を検出する毎
に、グループ指定情報で指定されたグループを選択する
グループ選択信号を生成することを特徴とする請求項７
記載の駆動素子の分割駆動制御装置である。

【００２９】請求項１０の本発明は、制御手段は、選択
制御情報に含まれる起動情報を検出して得られたタイミ
ング毎に、順番にグループを選択するグループ選択信号
を生成するように構成するとともに、選択制御情報に含
まれる駆動情報と駆動素子のグループ選択を初期化する
初期化情報を検出する毎にグループ選択を初期化するこ
とを特徴とする請求項７記載の駆動素子の分割駆動制御
装置である。

【００３０】

【発明の実施の形態】以下、本発明の第１の実施の形態
を図１ないし図４を参照して説明する。

【００３１】図１は、本実施の形態に係る分割駆動制御
装置の構成を示す回路図で、１１は電源Ｖccに接続した
発熱素子・容量性素子などの複数の駆動素子、１２は各
駆動素子１１を駆動するトランジスタを備えるトランジ
スタアレイ、１３は対応する駆動素子１１のトランジス
タアレイ１２を駆動する３入力ＡＮＤゲート、１４は１
つの駆動素子１１のグループを駆動するデータ、すなわ
ち１ライン分のデータの１／分割数（ここでは４分割駆
動であるため、１／４）のデータをラッチするラッチ手
段としてのラッチ回路、１５は１ライン分のデータの１
／４のデータを格納する記憶手段としての１／４シフト
レジスタ、１６は制御手段としての制御器である。な
お、トランジスタアレイ１２と３入力ＡＮＤゲート１３
とは、ストローブ信号（ＳＴＢ）のタイミングによって
分割イネーブル（Ｇ１〜Ｇ４）で選択されたグループの
駆動素子にシリアルデータ（ＳＤ）に基づく駆動信号を
与えてこれを駆動する駆動手段を構成する。

【００３２】この制御器１６は、駆動する駆動素子１１
のグループを切換えるタイミングをとるため分割単位で
入力される起動情報としての制御信号（ＳＴＢＩ）が入
力されることにより起動し、駆動する駆動素子１１のグ
ループを選択するグループ選択信号としての分割イネー
ブル（Ｇ１〜Ｇ４）、ラッチ回路１４にデータをラッチ
するための制御信号としてのラッチ信号（ＬＴ）、シフ
トレジスタ１５に駆動情報としてのシリアルデータ（Ｓ
Ｄ）を転送するための制御信号としてのデータ転送イネ
ーブル（ＤＳＥ）、駆動素子１１を駆動させるための制
御信号としてのストローブ信号（ＳＴＢ）を生成、供給
するものである。なお、上記制御信号（ＳＴＢＩ）は、
駆動情報としてのシリアルデータ（ＳＤ）に同期して入
力する。従来は、図１９、図２１、図２３に示すように
シフトレジスタ５又は７にシフトクロック（ＳＣＫ）に
てデータが転送されるようになっていたが、本実施の形
態ではシフトレジスタ１５にデータ転送イネーブル（Ｄ
ＳＥ）が有効な期間にてデータが転送されるようにして
いる。

【００３３】また、従来の図２３に示すものにおいて
は、制御器８とシフトレジスタ７へシフトクロック（Ｓ
ＣＫ）が投入されるようになっていたが、本実施の形態
では制御器１６とシフトレジスタ１５へシフトクロック
（ＳＣＫ）の代りにシステムクロックであるクロック
（ＭＣＫ）が常時投入されるようにしている。また、リ
セット信号（ＲＳＴ）は、図２３に示すものと同様に、
制御器１６のイニシャライズのために投入される。

【００３４】次に、この装置の印字駆動制御タイミング
を図２を参照して説明する。リセット信号（ＲＳＴ）の
供給により、上記制御器１６がリセットされた後、制御
器１６に制御信号（ＳＴＢＩ）が入力されると、制御器
１６からデータ転送イネーブル（ＤＳＥ）がシフトレジ
スタ１５の転送長に合わせて生成され、シフトレジスタ
１５へと入力される。そして、制御信号（ＳＴＢＩ）が
入力されてから所定時間後に、すなわちデータ転送イネ
ーブル（ＤＳＥ）が有効な期間（図２ではＨレベルのと
き）に上記制御信号（ＳＴＢＩ）に同期してシリアルデ
ータ（ＳＤ）が入力されると、シフトレジスタ１５への
データ転送が行われる。これにより、データ転送長に応
じて装置外部から信号を投入する必要がなくなる。

【００３５】上記シフトレジスタ１５に転送されたデー
タは、制御器１６からのラッチ信号（ＬＴ）によりラッ
チ回路１４にてラッチされ、そのラッチされたデータは
制御器１６からの分割イネーブル（Ｇ１〜Ｇ４）とスト
ローブ信号（ＳＴＢ）により３入力ＡＮＤゲート１３に
入力し、３入力ＡＮＤゲート１３からの出力によりトラ
ンジスタアレイ１２が駆動して対応する駆動素子１１が
駆動する。

【００３６】これにより、装置に対して起動情報として
の制御信号（ＳＴＢＩ）と駆動情報としてのシリアルデ
ータ（ＳＤ）とを同期して特定の時間間隔にて、分割単
位に投入することにより、駆動素子１１を分割駆動制御
することができる。すなわち、制御信号（ＳＴＢＩ）と
シリアルデータ（ＳＤ）の投入周期が分割駆動周期と対
応するので、制御信号（ＳＴＢＩ）とシリアルデータ
（ＳＤ）の投入周期を変更することにより容易に分割駆
動周期を変更することができる。

【００３７】次に、上記制御器１６の回路構成を図３を
参照して説明する。上記制御器１６は、制御信号（ＳＴ
ＢＩ）の立上がりを検出する回路２１、データ転送イネ
ーブル（ＤＳＥ）を生成する回路２２、ラッチ信号（Ｌ
Ｔ）を生成する回路２３、分割イネーブル（Ｇ１〜Ｇ
４）を生成する回路２４、ストローブ信号（ＳＴＢ）を
生成する回路２５から構成される。

【００３８】上記立上がり検出回路２１は、２つのＤフ
リップフロップ２６，２７と２入力ＡＮＤゲート２８か
ら構成される。この立上がり検出回路２１は、制御信号
（ＳＴＢＩ）を入力すると、その立上がりを検出し、２
入力ＡＮＤゲート２８から検出信号Ｔを出力する。

【００３９】上記転送イネーブル生成回路２２は、ＪＫ
フリップフロップ３１とデータ転送長をカウントするデ
ータ転送長カウンタ３２から構成される。この転送イネ
ーブル生成回路２２は、立上がり検出回路２１からの検
出信号Ｔを入力すると、ＪＫフリップフロップ３１の出
力ＱがＬレベルからＨレベルとなり、この出力がそのま
まデータ転送イネーブル（ＤＳＥ）となるとともに、デ
ータ転送長カウンタ３２を起動する。そして、データ転
送長カウンタ３２がカウントアップすると、ＪＫフリッ
プフロップ３１の出力がＨレベルからＬレベルになる。
これにより、データ転送イネーブル（ＤＳＥ）がＬレベ
ルとなる。

【００４０】上記ラッチ生成回路２３は、ＪＫフリップ
フロップ３３、２入力ＡＮＤゲート３４、ＮＯＴゲート
３５から構成される。上記ラッチ生成回路２３は、立上
がり検出回路２１からの１回目の検出信号Ｔを入力する
と、ＪＫフリップフロップ３３のＱ出力がＬレベルであ
るため、２入力ＡＮＤゲート３４の出力はＬレベルのま
まである。

【００４１】このとき、ＪＫフリップフロップ３３のＱ
出力はＨレベルとなるため、２回目以降の検出信号Ｔを
入力すると、２入力ＡＮＤゲート３４から駆動素子を駆
動する起点となる内部起動信号（ＳＴ）が発生する。こ
の内部起動信号（ＳＴ）はＮＯＴゲート３５を介してラ
ッチ信号（ＬＴ）となって出力される。

【００４２】上記分割イネーブル生成回路２４は、グル
ープ切換カウンタ３６とデコーダ３７から構成される。
この分割イネーブル生成回路２４は、ラッチ信号生成回
路２３の２入力ＡＮＤゲート３４からの内部起動信号
（ＳＴ）をグループ切換カウンタ３６でカウントするこ
とにより、分割数（本実施の形態では４分割駆動である
ため１〜４）をカウントする。このグループ切換カウン
タ３６からの出力をデコーダ３７でデコードし、これに
応じた分割イネーブルＧ１〜Ｇ４のいずれかを選択して
出力する。これにより、内部起動信号（ＳＴ）が発生す
る順に、すなわち立上がり検出回路２１からの検出信号
Ｔが検出された順に分割イネーブルＧ１〜Ｇ４が順次切
換えられて出力される。

【００４３】上記ストローブ信号生成回路２５は、ＪＫ
フリップフロップ３８、ストローブカウンタ３９、スト
ローブデコーダ４０から構成される。このストローブ信
号生成回路２５は、ラッチ信号生成回路２３の２入力Ａ
ＮＤゲート３４からの内部起動信号（ＳＴ）を入力する
と、ＪＫフリップフロップ３８よりＳＴＢＥが出力され
る。これをストローブカウンタ３９でカウントした出力
がストローブデコーダ４０で変換されてストローブ信号
（ＳＴＢ）として出力される。

【００４４】図４は、このような制御器１６の動作タイ
ミングを示す。先ず、立上がり検出回路２１に制御信号
（ＳＴＢＩ）が入力されると、制御信号（ＳＴＢＩ）の
立上がりが検出され、２入力ＡＮＤゲート２８から検出
信号Ｔが出力される。

【００４５】この検出信号Ｔが転送イネーブル生成回路
２２のＪＫフリップフロップ３１に入力すると、ＪＫフ
リップフロップ３１の出力Ｑは、ＬレベルからＨレベル
となる。これにより、この検出信号Ｔを起点としてデー
タ転送長カウンタ３２が起動するとともに、データ転送
イネーブル（ＤＳＥ）が出力される（ここではＨレベル
状態となる）。

【００４６】次に、２回目以降の制御信号（ＳＴＢＩ）
の立上がりは、内部起動信号（ＳＴ）としてＮＯＴゲー
ト３５を介してラッチ信号（ＬＴ）となるとともに、ス
トローブカウンタ３９を起動する。このストローブカウ
ンタ３９の値はストローブデコーダ４０にて変換されス
トローブ信号（ＳＴＢ）が生成される。

【００４７】さらに、この内部起動信号（ＳＴ）は、グ
ループ切換カウンタ３６のイネーブルとしてこのカウン
タの動作を行わせる。グループ切換カウンタ３６の出力
ＱＧはデコーダ３７にてデコードされ分割イネーブル
（Ｇ１〜Ｇ４）が生成される。この場合、分割イネーブ
ル（Ｇ１〜Ｇ４）はグループ切換カウンタ３６のカウン
トに従って順番に生成されることとなる。

【００４８】以上のように、制御信号（ＳＴＢＩ）が入
力されることにより、その立上がりを起点として各グル
ープごとに順次駆動素子が駆動し、分割周期内の一連の
駆動制御が行われる。

【００４９】このように、上記制御器１６において起動
情報としての制御信号（ＳＴＢＩ）が駆動情報としての
シリアルデータ（ＳＤ）に同期して入力されると、その
制御信号（ＳＴＢＩ）の立上がりを検出し、これに基づ
いて分割イネーブル（Ｇ１〜Ｇ４）を生成するので、制
御信号（ＳＴＢＩ）とシリアルデータ（ＳＤ）の投入周
期を変更することにより容易に分割駆動周期を変更する
ことができる。

【００５０】これにより、例えば主走査方向にヘッドを
駆動して印刷を行う場合には、ヘッドの主走査方向の動
作をエンコーダのパルスで検出し、これを利用して主走
査方向の印字タイミングの調整を行うことができるの
で、良好な印字結果を得ることができる。また、分割単
位で設けられた各駆動素子群をずらしてヘッドを構成し
た場合などにおいても容易に印字タイミングの調整を行
うことができるので常に良好な印字結果を得ることがで
きる。

【００５１】しかも、上記制御器１６において制御信号
（ＳＴＢＩ）の立上がりによって分割イネーブル（Ｇ１
〜Ｇ４）のみならず、分割単位でラッチ信号（ＬＴ）、
ストローブ信号（ＳＴＢ）をも生成するので、制御信号
（ＳＴＢＩ）とシリアルデータ（ＳＤ）のみを分割単位
に投入することにより駆動素子を分割駆動制御すること
ができる。これにより、全体の信号線数も少なくするこ
とができる。

【００５２】また、上記制御器１６に制御信号（ＳＴＢ
Ｉ）が入力されると、データ転送イネーブル（ＤＳＥ）
が生成され、このデータ転送イネーブル（ＤＳＥ）が有
効な期間にシリアルデータ（ＳＤ）が入力され、シフト
レジスタ１５へのデータ転送が行われる。これにより、
データ転送長に応じて装置外部から信号を投入する必要
がなくなり、これによっても信号線数を減少させること
ができる。

【００５３】次に、本発明の第２の実施の形態について
図５ないし図８を参照して説明する。なお、上記実施の
形態における部分と同一部分には同一符号を付してその
詳細な説明を省略する。上記第１の実施の形態における
装置は、分割駆動の周期を変えられるものであるが、本
実施の形態における装置は、分割駆動の周期のみなら
ず、分割駆動の順序をも変えられるものである。

【００５４】図５は、本実施の形態に係る分割駆動制御
装置の構成を示す回路図で、図１に示すものと異なるの
は、シリアルデータ（ＳＤ）を直接シフトレジスタ１５
に供給する代りに、シリアルデータ（ＳＤ）の最初に分
割順序を示すグループ指定情報としての分割フラグを設
けたシリアルデータ（ＳＤＡ１）を一度制御器４１に供
給してからシフトレジスタ１５に供給する点である。す
なわち、本実施の形態における制御手段としての制御器
４１は、図１に示すものと異なり、シリアルデータ（Ｓ
ＤＡ１）の分割フラグで指定された分割イネーブル（Ｇ
１〜Ｇ４）を選択して出力するようになっている。

【００５５】この装置の印字駆動制御タイミングは図６
に示すように、図２に示すタイミングとほぼ同様である
が、分割フラグの内容により分割イネーブル（Ｇ１〜Ｇ
４）が任意に切換えられる点で相違する。

【００５６】次に、上記制御器４１の回路構成を図７を
参照して説明する。上記制御器４１は、分割フラグを有
するシリアルデータ（ＳＤＡ１）を入力してシリアルデ
ータ（ＳＤＡ２）としてシフトレジスタ１５に供給する
Ｄフリップフロップ４２、このＤフリップフロップ４２
からのシリアルデータ（ＳＤＡ２）の分割フラグを検出
してそれを分割データ（ＤＶＦＤ）として出力する２ビ
ットシフトレジスタ４３、制御信号（ＳＴＢＩ）の立上
がりを検出する回路４４、制御信号の立上がりが検出さ
れると分割フラグを検出する間だけデータ転送などのそ
の後の動作を遅延させる回路４５、転送イネーブルを生
成する回路４６、ラッチ信号（ＬＴ）を生成する回路４
７、分割イネーブル（Ｇ１〜Ｇ４）を生成する回路４
８、ストローブ信号（ＳＴＢ）を生成する回路４９から
構成される。

【００５７】上記立上がり検出回路４４は、２つのＤフ
リップフロップ５１，５２と２入力ＡＮＤゲート５３か
ら構成され、制御信号（ＳＴＢＩ）の立上がりを検出し
て検出信号Ｔを出力する。なお、この立上がり検出回路
４４は、図３に示す立上がり検出回路２１と同様の動作
を行う。

【００５８】上記遅延回路４５は、ＪＫフリップフロッ
プ５４、２入力ＡＮＤゲート５５、Ｄフリップフロップ
５６から構成される。この上記遅延回路４５は、立上が
り検出回路４４からの検出信号Ｔが出力されると、２ビ
ットシフトレジスタ４３がシリアルデータ（ＳＤＡ２）
の分割フラグを検出する間だけタイミングをずらして、
Ｄフリップフロップ５６のＱ端子から出力する。

【００５９】つまり、上記遅延回路４５によって制御信
号（ＳＴＢＩ）とシリアルデータ（ＳＤＡ１）とのタイ
ミングが合わせられる。なお、ＪＫフリップフロップ５
４のＱ端子からの出力は、分割フラグイネーブルを示す
内部信号（ＤＶＦＥ）となる。この内部信号（ＤＶＦ
Ｅ）は分割フラグを検出している間はＨレベルとなるの
で、上記遅延回路４５はこの内部信号（ＤＶＦＥ）を利
用してシリアルデータ（ＳＤＡ２）のうちの分割フラグ
とデータとの判別を行なっているともいえる。

【００６０】上記転送イネーブル生成回路４６は、ＪＫ
フリップフロップ５７とデータ転送長をカウントするデ
ータ転送長カウンタ５８から構成され、遅延回路４５の
Ｄフリップフロップ５６からの出力を起点として転送イ
ネーブル（ＤＳＥ）を発生させる。これにより、分割フ
ラグを検出する間だけ遅延して転送イネーブル（ＤＳ
Ｅ）が発生するので、シリアルデータ（ＳＤＡ２）の分
割フラグを除く駆動データの部分のみがシフトレジスタ
１５に転送されることになる。

【００６１】上記ラッチ信号生成回路４７は、ＪＫフリ
ップフロップ５９、２入力ＡＮＤゲート６０、ＮＯＴゲ
ート６１から構成され、遅延回路４５のＤフリップフロ
ップ５６からの出力によって図３に示すラッチ生成回路
２３と同様に内部起動信号（ＳＴ）を出力する。この内
部起動信号（ＳＴ）はＮＯＴゲート６１を介してラッチ
信号（ＬＴ）となって出力される。

【００６２】上記分割イネーブル生成回路４８は、２ビ
ットラッチ６２とデコーダ６３から構成される。この２
ビットラッチ６２は、ラッチ信号生成回路４７の２入力
ＡＮＤゲート６０からの内部起動信号（ＳＴ）をＬＤ端
子に入力し、これによって２ビットシフトレジスタ４３
からの分割データ（ＤＶＦＤ）をラッチする。デコーダ
６３は、２ビットラッチ６２でラッチされた分割データ
をデコードし、これに応じた分割イネーブル（Ｇ１〜Ｇ
４）のいずれかを選択して出力する。

【００６３】上記ストローブ信号生成回路４９は、ＪＫ
フリップフロップ６４、ストローブカウンタ６５、スト
ローブデコーダ６６から構成され、その動作は図３に示
すストローブ信号生成回路２５と同様であり、上記内部
起動信号（ＳＴ）を入力すると、ストローブ信号（ＳＴ
Ｂ）を出力する。

【００６４】このような制御器４１の回路の動作タイミ
ングを図８を参照して説明する。先ず、制御信号（ＳＴ
ＢＩ）が入力され、それに続き特定の時間間隔の後、制
御信号（ＳＴＢＩ）に同期して図８に示す斜線部分のよ
うな２ビットの分割フラグ（ＤＶＦ）とそれに続くデー
タからなるシリアルデータ（ＳＤＡ１）が入力される。

【００６５】上記シリアルデータ（ＳＤＡ２）はＤフリ
ップフロップ４２を介してシリアルデータ（ＳＤＡ１）
としてシフトレジスタ１５に供給される。また、制御信
号（ＳＴＢＩ）が立上がり検出回路４４に入力される
と、制御信号（ＳＴＢＩ）の立上がりが検出され、遅延
回路４５において分割フラグイネーブル（ＤＶＦＥ）が
２ビットの間生成（Ｈレベル）されたのち、ラッチ信号
生成回路４７において内部起動信号（ＳＴ）が生成され
る。

【００６６】分割フラグイネーブル（ＤＶＦＥ）が生成
される２ビットの間、上記シリアルデータ（ＳＤＡ２）
は、２ビットシフトレジスタ４３に供給され、分割フラ
グが検出され、分割データ（ＤＶＦＤ）として出力され
る。

【００６７】そして、上記内部起動信号（ＳＴ）により
分割イネーブル生成回路４８の２ビットラッチ６２にラ
ッチされ、これがデコーダ６３でデコードされ分割イネ
ーブル（Ｇ１〜Ｇ４）が生成される。この点で、グルー
プ切換カウンタ３６で制御信号（ＳＴＢＩ）立上がりの
検出信号Ｔをカウントし、その値をデコードして分割イ
ネーブル（Ｇ１〜Ｇ４）を生成していた第１の実施の形
態における図３に示す回路と異なる。

【００６８】また、本実施の形態における回路は、制御
信号（ＳＴＢＩ）の立上がりにより起動し、データ転送
イネーブル（ＤＳＥ）、ラッチ信号（ＬＴ）、ストロー
ブ信号（ＳＴＢ）を生成する点で、第１の実施の形態に
おける図３に示す回路と同様であるが、図３に示す回路
ではこの検出信号Ｔによってデータ転送イネーブル（Ｄ
ＳＥ）、ラッチ信号（ＬＴ）、ストローブ信号（ＳＴ
Ｂ）を生成するのに対して、本実施の形態における図７
に示す回路では、立上がり検出回路４４からの検出信号
Ｔが出力されてから上記遅延回路４５によって２ビット
シフトレジスタ４３がシリアルデータ（ＳＤＡ２）の分
割フラグを検出する間だけ遅延した後データ転送イネー
ブル（ＤＳＥ）が生成され、同様にして遅延した上記内
部起動信号（ＳＴ）によりラッチ信号（ＬＴ）、ストロ
ーブ信号（ＳＴＢ）、分割イネーブル（Ｇ１〜Ｇ４）が
生成される。

【００６９】以上のように、制御信号（ＳＴＢＩ）が入
力されることにより、その立上がりを起点としてシリア
ルデータ（ＳＤＡ１）の分割フラグにおける分割データ
で指定されたグループの駆動素子が駆動し、分割周期内
の一連の駆動制御が行われる。

【００７０】このように、上記制御器４１において起動
信号としての制御信号（ＳＴＢＩ）と駆動情報としての
シリアルデータ（ＳＤＡ１）が同期して入力されると、
その制御信号（ＳＴＢＩ）の立上がりを検出し、これに
基づいて分割イネーブル（Ｇ１〜Ｇ４）を生成するの
で、上記第１の実施の形態と同様に制御信号（ＳＴＢ
Ｉ）とシリアルデータ（ＳＤＡ１）の投入周期を変更す
ることにより容易に分割駆動周期を変更することができ
る。

【００７１】これに加えて、本実施の形態では、シリア
ルデータ（ＳＤＡ１）の分割フラグにおける分割データ
で指定されたグループの駆動素子を駆動させることがで
きるので、分割駆動周期のみならず、分割駆動の順序を
も任意に変えることができる。これにより、印字の方向
を問わずに適用できるので、柔軟性、性能やコスト面で
も従来に比して有利となる。

【００７２】しかも、第１の実施の形態と同様に上記制
御器４１において制御信号（ＳＴＢＩ）の立上がりによ
って分割イネーブル（Ｇ１〜Ｇ４）のみならず、分割単
位でラッチ信号（ＬＴ）、ストローブ信号（ＳＴＢ）を
も生成するので、制御信号（ＳＴＢＩ）とシリアルデー
タ（ＳＤ）のみを分割単位に投入することにより駆動素
子を分割駆動制御することができる。これにより、全体
の信号線数も少なくすることができる。

【００７３】次に、本発明の第３の実施の形態について
図９ないし図１２を参照して説明する。上記実施の形態
における部分と同一部分には同一符号を付してその詳細
な説明を省略する。上記第１及び第２の実施の形態にお
ける装置は、起動情報としての制御信号（ＳＴＢＩ）の
立上がりで分割駆動を行っていたが、本実施の形態にお
ける装置は、この制御信号（ＳＴＢＩ）の代りにシリア
ルデータ（ＳＤ）の先頭に分割の起点となる図１０又は
図１２に示すような起動情報としての起動フラグ（黒べ
た部分）を設けた選択制御情報としてのシリアルデータ
（ＳＤＢ１）を制御手段としての制御器７１に入力し、
この起動フラグに基づいて制御器７１を起動することに
より分割周期を任意に変えられる駆動制御を行うもので
ある。

【００７４】図９は、本実施の形態に係る分割駆動制御
装置の構成を示す回路図で、図１に示すものと異なるの
は、制御器７１に制御信号（ＳＴＢＩ）が入力されてい
ない点、制御器７１にシリアルデータ（ＳＤ）の代りに
起動情報としての起動フラグを設けたシリアルデータ
（ＳＤＢ１）を入力している点である。

【００７５】このような分割駆動制御装置における印字
駆動制御タイミングを図１０に示す。本実施の形態では
制御信号（ＳＴＢＩ）を用いないため、図２に示すもの
と比較して制御信号（ＳＴＢＩ）が削除されている。ま
た、制御信号（ＳＴＢＩ）の立上がりではなく、起動フ
ラグに基づいて制御器７１を起動する他は、図２に示す
タイミングとほぼ同様である。

【００７６】次に、上記制御器７１の回路構成を図１１
を参照して説明する。上記制御器７１は、シリアルデー
タ（ＳＤＢ１）の起動フラグ（最初の１ビット）を検出
する回路７２、データ転送イネーブル（ＤＳＥ）を生成
する回路２２、起動フラグの検出をディゼーブルさせる
ためのＮＯＴゲート７３、ラッチ信号（ＬＴ）を生成す
る回路２３、分割イネーブル（Ｇ１〜Ｇ４）を生成する
回路２４、ストローブ信号（ＳＴＢ）を生成する回路２
５から構成される。

【００７７】図３に示す回路と異なるのは、立上がり検
出回路２１の代りに、２つのＤフリップフロップ７４，
７５と３入力ＡＮＤゲート７６で構成した起動フラグ検
出回路７２を設け、この起動フラグ検出回路７２に起動
フラグを設けたシリアルデータ（ＳＤＢ１）を入力し、
その起動フラグを検出して検出信号Ｔを出力する点、デ
ータ転送イネーブル生成回路２２におけるＪＫフリップ
フロップ３１の出力Ｑであるデータ転送イネーブル（Ｄ
ＳＥ）をＮＯＴゲート７３を介して３入力ＡＮＤゲート
７６に入力することによりデータ転送イネーブル（ＤＳ
Ｅ）が出力している間は起動フラグの検出をディゼーブ
ルさせるようにした点、シリアルデータ（ＳＤＢ１）を
Ｄフリップフロップ７４を介してシリアルデータ（ＳＤ
Ｂ２）として出力してシフトレジスタ１５に供給する点
である。

【００７８】図１２は、このような制御器７１の動作タ
イミングを示す。シリアルデータ（ＳＤＢ１）は、１ビ
ットの起動フラグとデータから構成され、その他定常箇
所はＬレベルとなっている。この起動フラグは、定常箇
所と逆のレベルであり、本実施の形態の場合はＨレベル
となる。この起動フラグは、２段のＤフリップフロップ
７４，７５と３入力ＡＮＤゲート７６にて検出され、検
出信号Ｔによりデータ転送長カウンタ３２を起動し、デ
ータの転送制御を行う。

【００７９】この際、データ転送イネーブル（ＤＳＥ）
は、ＮＯＴゲート７３にて反転し、３入力ＡＮＤゲート
７６にマスク信号（ＭＳＫ）としてフィードバックされ
る。これにより、起動フラグ検出回路７２においてデー
タ転送中の起動フラグの検出がディゼーブルされる。

【００８０】そして、シフトレジスタ１５へのシリアル
データ転送が終了すると、データ転送イネーブル（ＤＳ
Ｅ）はＬレベルとなるので、マスク信号（ＭＳＫ）はＨ
レベルとなり、起動フラグ検出回路７２において起動フ
ラグの検出を再度イネーブルする。こうして、起動フラ
グとデータの判別が行われる。

【００８１】２回目以降の起動フラグが入力されると、
今度は内部起動信号（ＳＴ）が生成され、内部回路を駆
動することにより、ストローブ信号（ＳＴＢ）、分割イ
ネーブル（Ｇ１〜Ｇ４）、ラッチ信号（ＬＴ）が生成、
出力される。

【００８２】以上のように、起動フラグを設けたシリア
ルデータ（ＳＤＢ１）が入力されることにより、その起
動フラグの検出を起点として各グループごとに順次駆動
素子が駆動し、分割周期内の一連の駆動制御が行われ
る。このように、上記制御器７１において起動情報とし
ての起動フラグを設けたシリアルデータ（ＳＤＢ１）が
入力されると、その起動フラグを検出し、これに基づい
て分割イネーブル（Ｇ１〜Ｇ４）を生成するので、シリ
アルデータ（ＳＤＢ１）の投入周期を変更することによ
り容易に分割駆動周期を変更することができるととも
に、制御信号（ＳＴＢＩ）を不要とすることができ、装
置全体の信号線数をさらに減少させることができる。

【００８３】以下、本発明の第４の実施の形態を図１３
及び図１４を参照して説明する。なお、上記実施の形態
における部分と同一部分には同一符号を付してその詳細
な説明を省略する。また、本実施の形態における分割駆
動制御装置の回路図は、図９に示すＳＤＢ１、ＳＤＢ２
をそれぞれＳＤＣ１、ＳＤＣ２とした点以外は同様であ
るため、その詳細な説明を省略する。

【００８４】上記第３の実施の形態おいては、シリアル
データ（ＳＤ）に起動フラグを設けることにより、分割
駆動周期を変えながら装置の駆動制御を行うことが可能
となるが、分割駆動の順序については第１の実施の形態
と同様にグループ切換カウンタ３６に従ったものとな
る。これに対して、本実施の形態では、シリアルデータ
（ＳＤ）に起動情報としての起動フラグに続いて分割イ
ネーブル（Ｇ１〜Ｇ４）を指定するグループ指定情報と
しての分割フラグを設けた選択制御情報としてのシリア
ルデータ（ＳＤＣ１）に基づいて駆動制御することによ
り、制御信号（ＳＴＢＩ）を不要としつつも、分割駆動
の周期のみならず分割駆動の順序も任意に変えることが
できるようにしている。

【００８５】本実施の形態における制御手段としての制
御器７１の回路構成を図１３を参照して説明する。上記
制御器７１は、シリアルデータ（ＳＤＣ１）の起動フラ
グ（最初の１ビット）を検出する回路７２、このシリア
ルデータ（ＳＤＣ１）の分割フラグ（起動フラグの次の
２ビット）を検出してそれを分割データ（ＤＶＦＤ）と
して出力する２ビットシフトレジスタ４３、起動フラグ
が検出されると分割フラグを検出する間だけデータ転送
などのその後の動作を遅延させる回路４５、転送イネー
ブルを生成する回路４６、起動フラグの検出をディゼー
ブルさせるための２入力ＮＯＲゲート８０、ラッチ信号
（ＬＴ）を生成する回路４７、分割イネーブル（Ｇ１〜
Ｇ４）を生成する回路４８、ストローブ信号（ＳＴＢ）
を生成する回路４９から構成される。

【００８６】図７に示す回路と異なるのは、立上がり検
出回路４４の代りに、２つのＤフリップフロップ７４，
７５と３入力ＡＮＤゲート７６で構成した起動フラグ検
出回路７２を設け、この起動フラグ検出回路７２に起動
フラグを設けたシリアルデータ（ＳＤＣ１）を入力し、
その起動フラグを検出して検出信号Ｔを出力する点、デ
ータ転送イネーブル生成回路４６におけるデータ転送イ
ネーブル（ＤＳＥ）及び分割フラグイネーブル（ＤＶＦ
Ｅ）を２入力ＮＯＲゲート８０を介して３入力ＡＮＤゲ
ート７６に入力することによって分割フラグとデータの
転送を行っている間は起動フラグの検出をディゼーブル
させるようにした点、上記Ｄフリップフロップ４２をな
くしてシリアルデータ（ＳＤＣ１）をＤフリップフロッ
プ７４を介してシリアルデータ（ＳＤＣ２）として出力
しシフトレジスタ１５に供給する点である。

【００８７】図１４は、このような制御器７１の動作タ
イミングを示す。シリアルデータ（ＳＤＣ１）は、時分
割多重化した１ビットの起動フラグとそれに続く２ビッ
トの分割フラグ（ＤＶＦ）とさらに続くデータから構成
され、その他定常箇所はＬレベルとなっている。この起
動フラグは、定常箇所と逆のレベルであり、本実施の形
態の場合はＨレベルとなる。この起動フラグを検出して
からの動作タイミングは図８に示すものとほぼ同様であ
る。

【００８８】但し、本実施の形態では、分割フラグイネ
ーブル（ＤＶＦＥ）とデータ転送イネーブル（ＤＳＥ）
がＮＯＲゲート８０にてＮＯＲされ、３ＡＮＤゲート７
６にマスク信号（ＭＳＫ）としてフィードバックされる
点が異なる。これにより、起動フラグ検出回路７２にお
いて分割フラグとデータの転送中の起動フラグの検出が
ディゼーブルされる。そして、転送が終了するとマスク
信号（ＭＳＫ）がＨレベルとなり、起動フラグの検出を
再度イネーブルする。こうして、起動フラグ及び分割フ
ラグの各フラグとデータとの判別を行うこととする。本
実施の形態では、シリアルデータ（ＳＤＣ１）に起動フ
ラグのみならず分割フラグも載せるため、その分だけデ
ータの転送やその後の制御駆動を遅らせる必要があるか
らである。

【００８９】このように、本実施の形態では、上記制御
器７１において起動情報としての起動フラグ及び分割フ
ラグを設けたシリアルデータ（ＳＤＣ１）が入力される
と、これに基づいて分割イネーブル（Ｇ１〜Ｇ４）を生
成するので、上記第３の実施の形態と同様にシリアルデ
ータ（ＳＤＣ１）の投入周期を変更することにより容易
に分割駆動周期を変更することができるとともに、制御
信号（ＳＴＢＩ）を不要とすることができ、装置全体の
信号線数をさらに減少させることができる。

【００９０】これに加えて、本実施の形態では、第２の
実施の形態と同様にシリアルデータ（ＳＤＣ１）の分割
フラグにおける分割データで指定されたグループの駆動
素子が駆動させることができるので、分割駆動周期のみ
ならず、分割駆動の順序をも任意に変えることができ
る。

【００９１】以下、本発明の第５の実施の形態を図１５
及び図１６を参照して説明する。なお、上記実施の形態
における部分と同一部分には同一符号を付してその詳細
な説明を省略する。また、本実施の形態における分割駆
動制御装置の回路図は、図５に示すＳＤＡ１、ＳＤＡ２
をそれぞれＳＤＤ１、ＳＤＤ２とした点以外は同様であ
るため、その詳細な説明を省略する。

【００９２】上記第１の実施の形態のようにグループ切
換カウンタ３６のカウントにより分割信号（Ｇ１〜Ｇ
４）を生成するものでは、万が一ノイズ等でグループ切
換カウンタ３６のカウントがずれてしまうと、それ以降
の分割駆動がずれてしまって印字結果が不良となるおそ
れがある。これに対して本実施の形態は、グループ切換
カウンタ３６に定期的に初期化（初期値ロード又はリセ
ット）してノイズ等による分割カウンタの影響を最小限
に抑えるものである。

【００９３】図１５は、本実施の形態における制御手段
としての制御器７１の回路構成を示す図で、第１の実施
の形態における図３に示すものと異なるのは、シリアル
データ（ＳＤ）に初期化情報としての初期化フラグを設
けたシリアルデータ（ＳＤＤ１）を入力するとともに、
駆動素子の各グループを駆動する前に定期的にグループ
切換カウンタ３６の初期化を行なわせるための２入力Ｎ
ＡＮＤゲート８１を設け、上記シリアルデータ（ＳＤＤ
１）と２入力ＡＮＤゲート３４からの出力である内部起
動信号（ＳＴ）とを上記２入力ＮＡＮＤゲート８１に入
力し、この２入力ＮＡＮＤゲート８１の出力をグループ
切換カウンタ３６のリセット端子に接続した点、シリア
ルデータ（ＳＤＤ１）は（ＳＤＤ２）としてシフトレジ
スタ１５へ供給する点である。

【００９４】このような分割駆動制御装置における印字
駆動制御タイミングを図１６に示す。シリアルデータ
（ＳＤＤ１）とこれに同期した制御信号（ＳＴＢＩ）が
制御器７１に入力し、制御信号（ＳＴＢＩ）の立上がり
が検出されて立上がり検出回路２１から検出信号Ｔ（Ｈ
レベル）が出力されると、シリアルデータ（ＳＤＤ１）
の初期化フラグがＨレベルであれば、２入力ＮＡＮＤゲ
ート８１の出力がＬレベルとなり、グループ切換カウン
タ３６が初期化される。

【００９５】また、立上がり検出回路２１から検出信号
Ｔ（Ｈレベル）が出力されても、シリアルデータ（ＳＤ
Ｄ１）の初期化フラグがＬレベルであれば、２入力ＮＡ
ＮＤゲート８１の出力がＨレベルであるため、グループ
切換カウンタ３６は初期化されない。

【００９６】このように、２入力ＮＡＮＤゲート８１を
設け、シリアルデータ（ＳＤＤ１）の初期化フラグによ
ってグループ切換カウンタ３６を定期的に初期化させる
ことができる。これにより、第１の実施の形態と同様の
効果を奏することに加えて、ノイズ等によってグループ
切換カウンタ３６のカウントがずれてしまうことを防止
できる。従って、たとえノイズ等があったとしてもグル
ープ切換カウンタ３６への影響を最小限に抑えてること
ができ、印字不良を最小限に抑えることができる。

【００９７】なお、本実施の形態においては、第１の実
施の形態を変形した場合について述べたが、第３の実施
の形態もグループ切換カウンタ３６を使用するのでこれ
に適用してもよい。

【００９８】第３の実施の形態における制御器７１の回
路に適用した場合の回路図を図１７に示すとともに、そ
の動作タイミングを図１８に示す。第３の実施の形態に
おけるシリアルデータ（ＳＤＢ１）では、先頭に起動フ
ラグを載せる必要があるため、本実施の実施の形態では
初期化情報としての初期化フラグを起動情報としての起
動フラグと駆動情報としてのデータとの間に時分割多重
化して載せるように構成した選択制御情報としてのシリ
アルデータ（ＳＤＥ１）を制御器７１に入力するように
している。

【００９９】また、本実施の形態においては、上記シリ
アルデータ（ＳＤＥ１）と上記起動フラグ検出回路７２
において起動フラグを検出した場合に出力される検出信
号Ｔとを上記２入力ＮＡＮＤゲート８１に入力し、この
２入力ＮＡＮＤゲート８２の出力をグループ切換カウン
タ３６のリセット端子に接続している。

【０１００】これにより、上記データ転送イネーブル生
成回路２２からデータ転送イネーブル（ＤＳＥ）が出力
される直前のタイミングで、シリアルデータ（ＳＤＥ
１）の初期化フラグがＨレベルであれば、２入力ＮＡＮ
Ｄゲート８２の出力がＬレベルとなり、グループ切換カ
ウンタ３６が初期化される。

【０１０１】また、起動フラグ検出回路７２から検出信
号Ｔ（Ｈレベル）が出力されても、シリアルデータ（Ｓ
ＤＥ１）の初期化フラグがＬレベルであれば、２入力Ｎ
ＡＮＤゲート８２の出力がＨレベルであるため、グルー
プ切換カウンタ３６は初期化されない。

【０１０２】このようにすることによって、第３の実施
の形態と同様の効果を奏することに加えて、ノイズ等に
よってグループ切換カウンタ３６のカウントがずれてし
まうことを防止できる。従って、たとえノイズ等があっ
たとしてもグループ切換カウンタ３６への影響を最小限
に抑えてることができ、印字不良を最小限に抑えること
ができる。

【０１０３】

【発明の効果】以上詳述したように本発明によれば、起
動情報と駆動情報が１つの信号線又は独立した別個の信
号線から同期して入力することにより、その起動情報を
検出して得られたタイミングに基づいて駆動するグルー
プを選択するためのグループ切換信号を生成するので、
起動情報と駆動情報の投入周期を変更することにより容
易に分割駆動周期を変更することができる。

【０１０４】これにより、例えば主走査方向にヘッドを
駆動して印刷を行う場合には、ヘッドの主走査方向の動
作をエンコーダのパルスで検出し、これを利用して主走
査方向の印字タイミングの調整を行うことができるの
で、良好な印字結果を得ることができる。また、分割単
位で設けられた各駆動素子群をずらしてヘッドを構成し
た場合などにおいても容易に印字タイミングの調整を行
うことができるので常に良好な印字結果を得ることがで
きる。

【０１０５】しかも、起動情報を検出して得られたタイ
ミングに基づいてグループ選択信号のみならず、分割単
位で駆動に必要な転送イネーブル信号、ラッチ信号、ス
トローブ信号などの制御信号を生成するので、起動情報
と駆動情報のみを分割単位に投入することにより駆動素
子を分割駆動制御することができる。これにより、全体
の信号線数も少なくすることができる。

【０１０６】また、起動情報と駆動情報とを時分割した
１つの信号線で構成することにより、全体の信号線数を
さらに少なくすることができる。

【０１０７】また、分割情報を含む選択制御情報を駆動
情報とともに時分割多重化した１つの信号線で構成し、
これに基づいて分割駆動することによって、分割情報で
指定されたグループの駆動素子が駆動させることができ
るので、分割駆動周期のみならず、分割駆動の順序をも
任意に変えることができる。これにより、印字の方向を
問わずに適用できるので、柔軟性、性能やコスト面でも
従来に比して有利となる。

【０１０８】つまり、本発明によれば、全体の信号線数
を少なくしつつ、分割駆動周期、分割駆動の順序を任意
に変えることができる。

【０１０９】さらに、起動情報を検出して得られたタイ
ミングを毎に順番にグループを切換えるグループ選択信
号を生成するように構成するとともに、初期化情報を含
む選択制御情報を入力し、この初期化情報を検出すると
グループ選択を初期化することにより、定期的にグルー
プ選択を初期化させることができる。これにより、例え
ば起動情報をカウンタでカウントする毎に順番にグルー
プ選択信号を生成する場合はノイズ等によって上記カウ
ンタのカウントがずれてしまうことを防止できる。従っ
て、たとえノイズ等があったとしても上記カウンタへの
影響を最小限に抑えてることができ、印字不良を最小限
に抑えることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る分割駆動制御
装置の構成を示す回路図。

【図２】図１に示す回路の動作タイミングを示す図。

【図３】図１に示す制御器の構成を示す回路図。

【図４】図３に示す回路の動作タイミングを示す図。

【図５】本発明の第２の実施の形態に係る分割駆動制御
装置の構成を示す回路図。

【図６】図５に示す回路の動作タイミングを示す図。

【図７】図５に示す制御器の構成を示す回路図。

【図８】図７に示す回路の動作タイミングを示す図。

【図９】本発明の第３の実施の形態に係る分割駆動制御
装置の構成を示す回路図。

【図１０】図９に示す回路の動作タイミングを示す図。

【図１１】図９に示す制御器の構成を示す回路図。

【図１２】図１１に示す回路の動作タイミングを示す
図。

【図１３】本発明の第４の実施の形態に係る分割駆動制
御装置における制御器の構成を示す回路図。

【図１４】図１３に示す回路の動作タイミングを示す
図。

【図１５】本発明の第５の実施の形態に係る分割駆動制
御装置における制御器の構成を示す回路図。

【図１６】図１５に示す回路の動作タイミングを示す
図。

【図１７】本発明の第６の実施の形態における他の制御
器の構成を示す回路図。

【図１８】図１７に示す回路の動作タイミングを示す
図。

【図１９】従来の分割駆動制御装置の構成を示す回路
図。

【図２０】図１９に示す回路の動作タイミングを示す
図。

【図２１】従来の他の分割駆動制御装置の構成を示す回
路図。

【図２２】図２１に示す回路の動作タイミングを示す
図。

【図２３】従来の他の分割駆動制御装置の構成を示す回
路図。

【図２４】図２３に示す回路の動作タイミングを示す
図。

【符号の説明】

１１…駆動素子 １２…トランジスタアレイ １３…３入力ＡＮＤゲート １４…ラッチ回路 １５…シフトレジスタ １６…制御器 ２１，４４…立上がり検出回路 ２２，４６…転送イネーブル生成回路 ２３，４７…ラッチ生成回路 ２４，４８…分割イネーブル生成回路 ２５，４９…ストローブ信号生成回路 ３６…グループ切換カウンタ ４１…制御器 ４３…２ビットシフトレジスタ ４５…遅延回路 ７２…起動フラグ検出回路 ８１，８２…２入力ＮＡＮＤゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高村 純 静岡県三島市南町６番78号 東芝テック株 式会社三島事業所内 Ｆターム(参考） 2C066 AA12 AA18 AB01 AB02 AB07 AC01 5C051 AA02 CA01 DA03 DB02 DB07 DE02

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数の駆動素子を複数のグループに分割
   し、グループごとに駆動する駆動素子の分割駆動制御装
   置において、 前記駆動素子のグループごとの駆動タイミングをとるた
   めの起動情報が、各駆動素子を駆動するための駆動情報
   に同期して入力されると、その起動情報を検出して得ら
   れたタイミングに基づいてグループ選択信号を生成する
   機能を含む制御手段と、 前記駆動情報を格納する記憶手段と、 前記制御手段からのグループ選択信号に基づいて駆動し
   ようとする駆動素子のグループを選択し、当該駆動素子
   を前記記憶手段で記憶した駆動情報に基づいて駆動する
   駆動手段とを設けたことを特徴とする駆動素子の分割駆
   動制御装置。
2. 【請求項２】 前記制御手段は、起動情報を検出して得
   られたタイミングごとに、順番にグループを選択するグ
   ループ選択信号を生成することを特徴とする請求項１記
   載の駆動素子の分割駆動制御装置。
3. 【請求項３】 前記制御手段は、前記駆動情報と駆動素
   子のグループを指定選択するグループ指定情報とを時分
   割して１つの信号線で構成して入力し、このグループ指
   定情報を検出する毎に、グループ指定情報で指定された
   グループを選択するグループ選択信号を生成することを
   特徴とする請求項１記載の駆動素子の分割駆動制御装
   置。
4. 【請求項４】 前記駆動情報と前記起動情報とは、独立
   した別個の信号線で構成されることを特徴とする請求項
   １記載の駆動素子の分割駆動制御装置。
5. 【請求項５】 前記駆動情報と前記起動情報とは、時分
   割した１つの信号線で構成されることを特徴とする請求
   項１記載の駆動素子の分割駆動制御装置。
6. 【請求項６】 前記制御手段は、起動情報を検出して得
   られたタイミング毎に順番にグループを選択するグルー
   プ選択信号を生成するように構成するとともに、前記駆
   動情報と駆動素子のグループ選択を初期化する初期化情
   報とを時分割して１つの信号線で構成して入力し、この
   初期化情報を検出する毎にグループ選択を初期化するこ
   とを特徴とする請求項１記載の駆動素子の分割駆動制御
   装置。
7. 【請求項７】 複数の駆動素子を複数のグループに分割
   し、グループごとに駆動する駆動素子の分割駆動制御装
   置において、 選択制御情報が各駆動素子を駆動するための駆動情報と
   時分割多重化した１つの信号線によって入力されると、
   その選択制御信号に基づいてグループ選択信号を生成す
   る機能を含む制御手段と、 前記駆動情報を格納する記憶手段と、 前記制御手段からのグループ選択信号に基づいて駆動し
   ようとする駆動素子のグループを選択し、当該駆動素子
   を前記記憶手段で記憶した駆動情報に基づいて駆動する
   駆動手段とを設けたことを特徴とする駆動素子の分割駆
   動制御装置。
8. 【請求項８】 前記制御手段は、起動情報を含む前記選
   択制御情報が入力されると、この起動情報を検出して得
   られたタイミング毎に、順番にグループを選択するグル
   ープ選択信号を生成することを特徴とする請求項７記載
   の駆動素子の分割駆動制御装置。
9. 【請求項９】 前記制御手段は、駆動素子のグループを
   選択するグループ指定情報を含む前記選択制御情報を入
   力し、このグループ指定情報を検出する毎に、グループ
   指定情報で指定されたグループを選択するグループ選択
   信号を生成することを特徴とする請求項７記載の駆動素
   子の分割駆動制御装置。
10. 【請求項１０】 前記制御手段は、前記選択制御情報に
    含まれる起動情報を検出して得られたタイミング毎に、
    順番にグループを選択するグループ選択信号を生成する
    ように構成するとともに、選択制御情報に含まれる前記
    駆動情報と駆動素子のグループ選択を初期化する初期化
    情報を検出する毎にグループ選択を初期化することを特
    徴とする請求項７記載の駆動素子の分割駆動制御装置。