JPH02501344A - ディジタル適応フィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ディジタル適応フィルタ 背景 最小平均二乗（ＬＭＳ）適応信号処理は、即時重み更新を要求する適応フィルタ を用いる。ディジタルプロセッサの場合これは、入力信号がサンプリングされ、 適応フィルタ出力が計算され、かつ入力サンプルから減算され、さらに結果とし て生じるエラーが、単一のクロックサイクルの間に重みを更新するのに使用され ることを意味する。この手続は数組の動作が逐次的に行なわれることを必要とし 、それがプロセッサのサンプリング速度と、したがってスルーブツトとを制限す る。この発明は、ディジタル適応プロセッサのスルーブツトが実質的に、たとえ ば１０またはそれ以上の率だけ、増加されることを可能にするディジタル適応フ ィルタを提供する。

図面の簡単な説明 第１図は、従来の適応フィルタを表わし、かつ第２図は、この発明に従って構成 された適応フィルタを第１図に示されるのは、１６の重みアキュムレータ２２ａ −２２ｐが利用される、従来のディジタル適応フィルタ１０の一例である。この 装置の作動中、ライン１２上の入力信号は、アナログ−ディジタル変換器１４に よってサンプリングされ、ライン１５に伝えられ脱相関関係（ｄｅｃｏｒｒｅｌ ａｔｌｏｎ）遅延装置１７を介してライン１９へ伝えられる。

ライン１９上の信号は「基準チャネル信号」と呼ばれる。

基準チャネル信号は次に、１６のタップ１８ａ−１８ｐを介してタップ付遅延線 １６の下へシフトされる。タップ上の信号は、タップの値と、アキュムレータ２ ２ａ−２２ｐに記憶されたその時点での重みの値とを乗算する一連の乗算器２０ ａ−２０ｐを介してライン１９ａ−１９ｐへ伝えられる。

乗算器の出力結果は次に、合計器２４ａ−２４ｈ、２６ａ−２６ｄ、２８ａ−２ ８ｂ、および３０からなる４段階の合計器において合計され、ライン３２上に狭 帯域チャネル信号を提供する。ライン３２上の合計された狭帯域チャネル信号は 減算器３３によって、ライン３４上のディジタル化された入力信号から減算され る。ライン３８上の信号はディジタル誤差信号であり、それはライン３９上に誤 差フィードバックチャネル信号として乗算器４２ａ−４２ｐへ向けて、タップの 値１８ａ−１８ｐとともに供給され、ライン２１ｇ−２１ｐを介してアキュムレ ータ２２ａ−２２ｐの重みの値を更新し、かつそれはまたディジタル−アナログ 変換器４１へ供給され、出力信号を与える。

第１図の従来の回路は、低クロツク速度で十分に作動するが、アナログ−ディジ タル変換器１４およびディジタル−アナログ変換器４１を制御するクロックの周 波数が増加すると、上述の逐次的動作のすべてを行なうのに１クロツクサイクル では十分な時間がないであろう。この発明を表わす、第２図に示された回路は、 上述の動作が逐次に対して同時に行なわれることを特定する。したがって、各動 作ごとに許容される時間は、１０またはそれ以上の率だけ増加するかもしれない 。上に挙げられた例においては、連続する７つの動作が一つのクロックサイクル 内においてなされねばならない。しかしこの発明においては、これらの動作は同 時に行なわれ、したがって各動作に全クロックサイクルを割当てる。すると各動 作は７倍されるので、実行されるべき時間の割当と、クロック周波数と、したが ってスルーブツトとが７の率だけ増加され得る。しかしながら、これらの動作を 同時に行なうことによって、ある整数クロックサイクルの遅延が狭帯域チャネル およびエラーフィードバックチャネルに現われ、それがＬＭＳアルゴリズムの即 時更新基準を乱す。この発明は、これらの時間遅延を補償するための手段を組入 れる。

第２図の実施例においては、発生するかもしれない整数のクロック遅延サイクル は、各クロック遅延サイクルに対する１タツプの追加によりクロック周波数が増 加するにつれて補償される。たとえば、第２図の回路に示されるように、１つの クロック遅延サイクルが生じる１６ビツトの適応フィルタのために、遅延ライン １６上には１７のタップ（１８ａ−１８ｑ）がある。第１のタップ１８ａは、一 番左のアキュムレータ２２ａに記憶された重みの値を表わす信号をも受信する一 番左の乗算器２０ａに接続される。同様に、タップ１８ｂ−１８ｐの各々が、ア キュムレータ２２ｂ−２２ｐの１・二から記憶された重みの値をそれぞれ受信す る乗算器２０ｂ−２０ｐの対応する１つに接続される。

ディジタルエラーフィードバックチャネル信号は、重みのアキュムレータの値を 更新するために、タップの値１８ｂ−１８ｑとともに乗算器４２ａ−４２ｐへ供 給される。従来技術の回路との重要な違いは、重みのアキュムレータの値を更新 するのに用いられる値、すなわちタップが、狭帯域出力タップを発生するのに用 いられるタップに関して１タツプだけシフトされることである。

１個の遅延サイクルのために追加されるものとして図においては、図面を簡潔に するために、１個のタップのみが示されるが、狭帯域チャネルおよびエラーフィ ードバックチャネルを介しての整数クロック遅延は、遅延の長さによって必要と されるだけ追加タップを加えることによって、同様に補償されるかもしれないと いうことが明らかである。

乗算器２０ｇ−２０ｐは、タップ１８ａが乗算器２０ａに、タップ１８ｂが乗算 器２０ｂにというように、乗算器２０ｐに結合される最後のタップ１８ｐまでが 結合されることによって、タップ１８ａ−１８ｂとともに狭帯域チャネル信号を 形成するのに用いられる。重みの更新は、エラーフィードバックチャネル信号を 乗算器４２ａ−４２ｐへ供給することによって達成されるが、乗算器４２ａ−４ ２ｐにはまた、回路全体の遅延を補償するために必要とされるタップの数だけ、 値１８ａ−１８ｐから変位されたタップの値が供給される。

たとえば、図示された実施例においては、遅延ライン上に設けられた追加遅延タ ップは１つだけなので、乗算器４２ａはタップ１８ｂに接続される。３クロツク サイクル遅延時間が必要ならば、そのときは遅延ラインの左端上に３つの追加タ ップが設けられねばならないであろう。これらのタップの第１は乗算器２０ａに 接続されるであろうし、第２は乗算器２０ｂに接続されるであろうし、さらに第 ３は乗算器２０ｃに接続されるであろう。しかしながら、この場合、乗算器４２ ａに接続されるであろう第１のタップは、そのとき遅延ラインの左から４番目の タップとなるであろうし、遅延ラインの左手から５番目のタップは乗算器４２ｂ に接続されるであろう。このような方法で、３クロツクサイクル遅延は、乗算器 ２０ａがタップ１８ａ上の信号をアキュムレータ２２ａからの重みで乗算した時 間と、エラーフィードバックチャネル信号が乗算器４２ａに印加された時間との 間に提供されるであろう。エラーフィードバックチャネル信号は次に、遅延ライ ンの左手側から４番目のタップ上にそのとき同時に現われた信号とともに、アキ ュムレータ２２ａに記憶された重みの値を更新するのに使用されるであろう。

この装置のタイミングは、一番左のタップの基準チャネル信号の発生が予測値を 提供し、その予測値が、そのときアキュムレータ２２ａに記憶されていた重みの 値を用いてエラーフィードバックチャネル内へエラー信号を提供するという具合 である。その同じ基準チャネル信号が、乗算器４２ａ−４２ｐのうちの、遅延さ れたタップに関連する１つにエラーフィードバック信号が到達すると同時に、遅 延ラインに沿ってその特定のタップに到達すると、それが結合された重みアキュ ムレータは望ましい同期化を達成するために更新されるであろう。

特定の一実施例が開示されてきたが、この特許はこの発明範囲内に包含されるす べての実施例を含むことが意図されている。

国際調査報告 国際調査報告

Claims (1)

【特許請求の範囲】
1. １．アナログ入力信号を受信するための入力信号手段と、前記入力信号を受信し 、かつ第１のディジタル信号を提供するためのアナログ−ディジタル入力変換器 手段と、前記入力信号のサンプルを受信し、かつそこからの遅延された基準信号 を提供するための脱相関関係遅延手段と、前記脱相関関係装置からの前記基準信 号のタップ付遅延を提供するための複数のリレータップ手段を含む信号遅延手段 と、 各々その入力が前記信号乗算手段の１つに接続され、かつその前記信号乗算手段 と数が等しい、別々の重み値信号をその各出力に供給するための複数の重みアキ ュムレータ手段と、 前記遅延タップ手段の１つからの前記タップ付遅延信号を前記重み値信号の１つ で乗算するための第１の複数の信号乗算手段と、 前記第１の複数の信号乗算手段の出力に結合された、前記乗算手段の出力を表わ す狭帯域チャネルディジタル信号を提供するための合計手段と、 前記狭帯域チャネルディジタル信号を前記第１のディジタル信号から減算し、か つその差を表わす誤差出力信号を供給するための減算手段と、 前記誤差信号のサンプルを供給するための誤差フィードバックチャネル手段と、 前記第１の複数の信号乗算手段と数が等しい第２の複数の信号乗算手段であって 、各々前記誤差フィードバックチャネル信号を受信するように結合され、かつ各 々前記信号遅延手段の前記遅延タップ手段１つに結合された、第２の複数の信号 乗算手段と、さらに 前記アナログ−ディジタル入力変換器手段のクロッキングを制御するよう結合さ れ、ある整数のクロックサイクル期間に等しい、前記狭帯域チャネルおよび前記 誤差フィードバックチャネルを介しての信号遅延に帰結するクロック周波数で作 動される、クロック手段とを備えた、ディジタル適応ラインエンハンサにおいて 、 狭帯域チャネルおよび誤差フィードバックチャネルを介してのクロックサイクル の遅延の全体数に等しい数だけ、前記遅延手段上の遅延タップ手段が前記重みア キュムレータ手段より多いように、前記信号遅延手段上に設けられた追加遅延タ ップ手段を含み、 前記遅延タップ手段が、前記第１および第２の乗算手段と相互接続され、その結 果、或る特定時間の所与の遅延タップ手段のいずれかでの信号が前記第１の乗算 手段のうちの所与の１つと、この特定時間での所与の重みアキュムレータ手段と ともに結合され、実質的に前記全信号に等しい遅延時間の後、次のタップ遅延手 民にあるであろう最初の狭帯域チャネル信号の構成要素を形成し、かつ前記、次 の遅延タップ手段が、前記最初の狭帯域チャネル信号の前記構成要素を生ずるの に用いられた、同じ重みアキュムレータ手段を更新するのに利用される、前記第 ２の乗算手段の１つに接続される、改良。