JP3661842B2 - 変調器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、無線通信などに使用されるディジタル変調器に関し、特に、Ｗ−ＣＤＭＡ(Wideband CDMA）に使用されるＨＰＳＫ（Hybrit Phase Shift Keying)変調器に関するものである。
【０００２】
【従来の技術】
従来、Ｗ−ＣＤＭＡ方式を使用する通信システムでは、受信（親機から子機への通信）においては、送信チャンネルと制御チャンネルは、送信チャンネルと時分割して同じチャンネルに挿入されている。一方、送信（子機から親機への通信）においては、ＨＰＳＫ変調を使用している。
【０００３】
このＨＰＳＫ変調は、多チャンネルの拡散されたデータを直交成分を持つベクトル値に変換し、これをさらにスクランブルコードを用いて回転する変調方式である。
ＨＰＳＫ変調を通常の送信（シングルモード）に使用する場合には、送信チャンネルと制御チャンネルの２チャンネルから構成され、さらにこの状態から送信チャンネルを重ね合わせるとマルチモードになる。
【０００４】
マルチモードの具体例としては、音声と同時に画像にかかるデータを送る場合や、音声と同時にメ−ルにかかるデータを送る場合などである。このとき、音声と画像とでは送信すべきデータ量が違うので、音声データは低速で、画像データは高速で送信する。この送信データレートは１５ｋｂｐｓ〜９６０ｋｂｐｓの範囲で可変で、チップレート（拡散符号のレート）は３．８４ＭＨｚで、１つのデータに対して２５６チップ〜４チップの割合で拡散されることになる。
【０００５】
このような通信において、高速の場合には受信側では受信が難しくなるので、送信側では送信データレートに応じて送信電力を可変する。つまり、送信データレートの速さと送信電力の大きさを比例させ、送信データレートが高速になるほど送信電力を大きくするように制御し、高速通信時の受信を容易にしている。
これらの機能は、本来、高周波領域に委ねられていたが、Ｗ−ＣＤＭＡ方式を使用する場合には、マルチモードに対応するために、ベースバンド領域が担うようになっている。この送信電力を可変とする送信ゲインはβと呼ばれ、ベースバンド部では電圧を出力するので、そのβ値は送信データレートに比例し、β＝０〜１５（４ビット）で設定される。
【０００６】
次に、従来のＨＰＳＫ変調器の構成の一例について、図６および図７を参照して説明する。
図６は、マルチモードの場合のＨＰＳＫ変調器の構成の一例を示し、このＨＰＳＫ変調器は、図示のように、送信データを入力する６つの送信チャンネル１〜６と、制御データを入力する１つの制御チャンネル７とを有し、送信チャンネル１〜６に入力される各送信データＤＰＤＣＨ１〜ＤＰＤＣＨ６は、乗算器１１〜１６により各送信データ用拡散コードＣｄ１〜Ｃｄ６が乗算されるようになっている。乗算器１１〜１６からの各出力は、乗算器２１〜２６により送信電力を決めるゲインファクタβｄ１〜βｄ６が乗算されるようになっている。
【０００７】
また、制御チャンネル７に入力される制御データＤＰＣＣＨは、乗算器１７により制御データ用拡散コードＣｃが乗算され、乗算器１７からの出力は、乗算器２７によりゲインファクタβｃが乗算されるようになっている。
乗算器２１、２３、２５の各出力データは加算器３１で加算され、その加算データＩは加算器３４に出力されるようになっている。乗算器２２、２４、２６、２７の各出力データは加算器３２で加算され、その加算データＱは乗算器３３で虚数ｊが乗算されて加算器３４に出力されるようになっている。加算器３４は、入力される加算データＩを整数軸に配置するとともに、加算データＱを虚数軸に配置した多ビットの複素データＩ＋ｊＱを生成出力するようになっている。
【０００８】
加算器３４からの複素データＩ＋ｊＱは、乗算器３５でスクンブルコードＳｎが乗算されて出力されるようになっている。乗算器３５からの出力データは、レイズドＣＯＳフィルタ３６で帯域制限されて出力されるようになっている。
なお、図６において、乗算器３３〜３５により複素演算部３７が構成されている。
【０００９】
以上が、マルチモードの場合のＨＰＳＫ変調器の構成の概略であるが、動作の詳細な説明には、図７に示すようなシングルモードの場合のＨＰＳＫ変調器の方が分かりやすいので、図７について説明する。
この図７に示すＨＰＳＫ変調器は、シングルモードのために、図６のＨＰＳＫ変調器から加算器３１、３２を省略するとともに、２つのチャンネルに必要な構成要素を取り出したものである。
【００１０】
さらに詳述すると、乗算器１１、１７、２１、２７は、排他的論理和回路から構成されている。乗算器３３、加算器３４、乗算器３５は、複素演算部３７を構成している。レイズドＣＯＳフィルタ３６は、一般的なＦＩＲフィルタを使用し、畳み込み積分による演算ができるようになっている。
次に、このような構成からなる図７に示すＨＰＳＫ変調器の動作について説明する。
【００１１】
いま、送信データＤＰＤＣＨ１が乗算器１１に入力されると、その送信データＤＰＤＣＨ１に送信データ用拡散コードＣｄ１が乗算される。ここで、送信データＤＰＤＣＨ１は、データレートが１５ｋｂｐｓ〜９６０ｋｂｐｓの１ビットデータである。また、送信データ用拡散コードＣｄは、チップレートが３．８４ＭＨｚの１ビットデータである。
【００１２】
また、制御データＤＰＣＣＨが乗算器１７に入力されると、その制御データＤＰＣＣＨに制御データ用拡散コードＣｃが乗算される。ここで、この制御データＤＰＣＣＨは、データレートが１５ｋｂｐｓの１ビットデータである。また、制御データ用拡散コードＣｃは、チップレートが３．８４ＭＨｚの１ビットデータである。
【００１３】
乗算器１１の出力は、乗算器２１に入力されると送信電力を決めるゲインファクタβｄ１が乗算される。また、乗算器１７の出力は、乗算器２７に入力されると送信電力を決めるゲインファクタβｃが乗算される。ここで、ゲインファクタβｄ１、βｃは、２５６０×１５チップのフレームレートからなり、０〜１５の４ビットのデータである。
【００１４】
乗算器２１の出力データＩは、Ｉ＝Ｃｄ１×βｄ１×ＤＰＤＣＨ１となり、１チップレート毎に変化する５ビットのデータになる。また、乗算器２７の出力データＱは、Ｑ＝Ｃｃ×βｃ×ＤＰＣＣＨとなり、１チップレート毎に変化する５ビットのデータになる。
なお、図６に示す加算器３１の出力データＩは、Ｉ＝（Ｃｄ１×βｄ１×ＤＰＤＣＨ１）＋（Ｃｄ３×βｄ３×ＤＰＤＣＨ３）＋（Ｃｄ５×βｄ５×ＤＰＤＣＨ５）となる。また、図６に示す加算器３２の出力データＱは、Ｑ＝（Ｃｃ×βｃ×ＤＰＣＣＨ）＋（Ｃｄ２×βｄ２×ＤＰＤＣＨ２）＋（Ｃｄ４×βｄ４×ＤＰＤＣＨ４）…となる。
【００１５】
乗算器２１の出力データＩは加算器３４に入力され、乗算器２７の出力データＱは、乗算器３３で虚数データｊが乗算されて加算器３４に入力される。加算器３４では、乗算器２１からの出力データＩと、乗算器３３からの出力データｊＱとの加算が行われる。従って、加算器３４からは、乗算器２１からの出力データＩを整数軸に配置するとともに、乗算器２７の出力データＱを虚数軸に配置した各５ビットからなる複素データＩ＋ｊＱが出力される。
【００１６】
この複素データＩ＋ｊＱは乗算器３５に入力されると、スクランブルコードＳｎが乗算され、これにより（２ｎ＋１）π／４だけ位相のシフトされた複素データＩ’＋ｊＱ’が生成出力される。ここで、スクランブルコードＳｎは、チップレートが３．８４ＭＨｚの複素データであり、各１ビットデータからなる。また、複素データＩ’＋ｊＱ’は、各６ビットからなり、図 に示すマルチモードの場合には、そのビット数も増える。
【００１７】
なお、ベースバンド領域では複素数による演算が難しい。このため、複素演算部３７では、上記のような複素数演算を行うのではなく、下記の（１）式、（２）式のようにデータＩ’、Ｑ’を、整数であらかじめ演算しておく。そして、後段の中間周波数（ＩＦ）または高周波（ＲＦ）の領域の直交変換器（図示せず）にて複素数化するのが一般的である。
【００１８】
Ｉ’＝ＳＩｎ×Ｉ＋ＳＱｎ×Ｑ （１）
Ｑ’＝ＳＩｎ×Ｑ−ＳＱｎ×Ｉ （２）
ここで、ＳＩｎはスクランブルコードＳｎの整数データ、ＳＱｎはスクランブルコードＳｎの虚数データである。
乗算器３５から出力される複素データＩ’＋ｊＱ’は、レイズドＣＯＳフィルタ３６により帯域制限され、この帯域制限された出力データＩｏｕｔ＋ｊＱｏｕｔは後段のＤ／Ａ変換器（図示せず）に出力される。レイズドＣＯＳフィルタ３６としてはＦＩＲフィルタが使用され、畳込み積分が行われる。いま、そのＦＩＲフィルタのインパルス長が１０チップで、係数が１０ビットであった場合には、シングルモードの場合でも、整数部で１０×６ビットの乗算器が１０個、１５ビットの加算器９が必要となり、虚数部でも同等のものが必要となる。
【００１９】
【発明が解決しようとする課題】
以上説明したように従来のＨＰＳＫ変調器によれば、多ビット入力のＦＩＲフィルタを使用して畳込み積分を行う必要があり、回路規模や消費電力が大きくなるという不都合があった。
また、送信電力を決めるゲインファクタβｄ、βｃのビット数は０〜１５までであり、その微調整が困難であり、仮にそのビット数を増加させると、回路規模が増加するという新たな不都合が発生するという弊害があった。
【００２０】
さらに、複素演算部３７で複素演算後のデータに対して帯域制限するため、シングルモードなどの通信チャンネルが少ない場合でも、消費電力を低減することができない。
そこで、本発明は、上記の点に鑑み、回路規模および消費電力を軽減し、さらに送信電力の微調整が可能な変調器を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項１から請求項５に記載の各発明は以下のように構成した。
すなわち、請求項１に記載の発明は、送信データに拡散コードを乗算する拡散コード乗算部と、前記拡散コード乗算部の出力信号にスクランブルコードを複素数演算し、複素データに変換する複素演算部と、前記複素演算部からの複素データを帯域制限するフィルタと、前記フィルタの出力に送信電力を決めるゲインファクタを乗算するゲイン乗算部と、動作の開始時、動作の終了時、またはゲインファクタの変更時に、設定されるゲインファクタに応じてエンベロープ制御されたゲインファクタを前記ゲイン乗算部に出力するエンベロープ発生器と、を備えたことを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の変調器において、前記エンベロープ発生器は、前記設定されるゲインファクタに応じた出力を生成するアップ／ダウンカウンタと、このアップ／ダウンカウンタの出力を帯域制限するディジタルフィルタと、からなることを特徴とするものである。
【００２２】
請求項３に記載の発明は、請求項１または請求項２に記載の変調器において、前記送信データ、前記拡散コード、および前記スクランブルコードは、それぞれ１ビットのデータであることを特徴とするものである。
請求項４に記載の発明は、請求項３に記載の変調器において、前記拡散コード乗算部および前記複素演算部は、排他的論理和回路で構成されていることを特徴とするものである。
【００２３】
請求項５に記載の発明は、請求項３または請求項４に記載の変調器において、前記フィルタは、１ビット入力のＦＩＲフィルタにより構成されていることを特徴とするもである。
【００２４】
このように、請求項１〜請求項５に記載の各発明では、入力信号に拡散コードを乗算したのちスクランブルコードを複素数演算して複素データに変換し、この複素データを帯域制限するようにした。このため、フィルタを１ビット入力とすることが可能となり、その結果、フィルタの回路規模が小さくなって、全体の回路規模が小さくなり、全体の消費電力の低減化を図ることができる。
【００２５】
また、請求項１〜請求項５に記載の各発明では、ゲインファクタの乗算処理を、変調処理過程の最終段階に近い部分で行うようにした。このため、送信電力を決定するゲインファクタを大幅に拡張しても、回路に与える影響が小さく、送信電力の微調整ができる。
さらに、請求項１〜請求項５に記載の発明では、ゲインファクタの変更に際してエンベロープ制御を行うようにしたので、そのエンベロープ制御によりスイッチングスプリアスの劣化の軽減が可能となる。
【００２９】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
本発明の変調器の第１実施形態の構成について、図１のブロック図を参照して説明する。
この第１実施形態にかかるＨＰＳＫ変調器は、シングルモード時の場合の構成であり、図１に示すように、乗算器１１、１７と、乗算器４１〜４３からなる複素演算部４４と、レイズドＣＯＳフィルタ５１〜５４と、エンベロープ発生器６１、６２と、乗算器７１〜７４と、加算器８１、８２とを、少なくとも備えている。
【００３０】
乗算器１１、１７は、それぞれ排他的論理和回路（エクスクルーシブ・オア回路）から構成されている。乗算器４１〜４３は、それぞれ排他的論理和回路または２つのエクスクルーシブ・ノア回路で構成されている。レイズドＣＯＳフィルタ５１〜５４は、１ビット入力のＦＩＲフィルタから構成されている。
さらに詳述すると、乗算器１１は、送信チャンネル１を介して入力される送信データＤＰＤＣＨ１に送信データ用拡散コードＣｄ１を乗算し、その出力データＩ＝Ｃｄ１×ＤＰＤＣＨ１を乗算器４１に出力するようになっている。ここで、送信データＤＰＤＣＨ１は、例えばデータレートが１５ｋｂｐｓ〜９６０ｋｂｐｓの１ビットデータである。また、送信データ用拡散コードＣｄは、例えばチップレートが３．８４ＭＨｚの１ビットデータである。このため、乗算器１１の出力データＩは１ビットデータとなり、１チップ毎に変化する。
【００３１】
乗算器１７は、制御チャンネル７を介して入力される制御データＤＰＣＣＨに制御データ用拡散コードＣｃを乗算し、その出力データＱ＝Ｃｃ×ＤＰＣＣＨを乗算器４２に出力するようになっている。ここで、制御データＤＰＣＣＨは、例えばデータレートが１５ｋｂｐｓの１ビットデータである。また、制御データ用拡散コードＣｃは、例えばチップレートが３．８４ＭＨｚの１ビットデータである。このため、乗算器１７の出力データＱは１ビットデータとなり、１チップ毎に変化する。
【００３２】
乗算器４１は、乗算器１１からの出力データＩに対し、スクランブルコードＳｎに乗算して複素数演算を行い、実部データＩｉ１＝ＳＩｎ×Ｉと、虚部データＩｑ１＝ＳＱｎ×Ｑとからなる、各１ビットの複素データを出力するようになっている。ここで、スクランブルコードＳｎは、例えばチップレートが３．８４ＭＨｚからなる複素データであり、各１ビットからなる。また、上記のＳＩｎはスクランブルコードＳｎの整数データ、上記のＳＱｎはスクランブルコードＳｎの虚数データである。
【００３３】
乗算器４２は、乗算器１７からの出力データＱに対し、虚数ｊを乗算した出力データｊＱを乗算器４３に出力するようになっている。
乗算器４３は、乗算器４２からの出力データｊＱに対し、スクランブルコードＳｎを乗算して複素数演算を行い、実部データＱｉ１＝ＳＩｎ×Ｑと、虚部データＱｑ１＝−ＳＱｎ×Ｉとからなる、各１ビットの複素データを出力するようになっている。
【００３４】
レイズドＣＯＳフィルタ５１、５２は、乗算器４１の出力データＩｉ１、Ｉｑ１を帯域制限した多ビットのデータＩｉ２、Ｉｑ２を出力するようになっている。また、レイズドＣＯＳフィルタ５３、５４は、乗算器４３の出力データＱｉ１、Ｑｑ１を帯域制限したタビットのデータＱｉ２、Ｑｑ２を出力するようになっている。この例では、レイズドＣＯＳフィルタ５１〜５４は、１０ビットインパルス応答のＦＩＲフィルタを使用するので、その各出力データＩｉ２、Ｉｑ２、Ｑｉ２、Ｑｑ２は１０ビットになる。
【００３５】
エンベロープ発生器６１は、送信の開始時、停止時、またはゲインファクタβｄ１の変更時に、後述のように滑らかにエンベロープ制御されたゲインファクタβｄ１’を、乗算器７１、７２にそれぞれ出力するようになっている。エンベロープ発生器６２は、送信の開始時、停止時、またはゲインファクタβｃの変更時に、後述のように滑らかに制御されたゲインファクタβｃ’を、乗算器７３、７４に出力するようになっている。上記のゲインファクタβｄ１’、βｃ’は、送信電力を決める要素であり、この例では７ビット（０〜６３）のデータまで拡張し、送信電力が微調整できるようにしている。
【００３６】
乗算器７１は、レイズドＣＯＳフィルタ５１からの出力データＩｉ２と、エンベロープ発生器６１からのゲインファクタβｄ１’との乗算を行い、多ビットからなるデータＩｉ３を生成し、それを加算器８１に出力するようになっている。また、乗算器７２は、レイズドＣＯＳフィルタ５２からの出力データＩｑ２と、エンベロープ発生器６１からのゲインファクタβｄ１’との乗算を行い、多ビットからなるデータＩｑ３を生成して加算器８２に出力するようになっている。
【００３７】
乗算器７３は、レイズドＣＯＳフィルタ５３の出力データＱｉ２と、エンベロープ発生器６２からのゲインファクタβｃ’との乗算を行い、多ビットからなるデータＱｉ３を生成して加算器８１に出力するようになっている。また、乗算器７４は、レイズドＣＯＳフィルタ５４の出力データＱｑ２と、エンベロープ発生器６２からのゲインファクタβｃ’との乗算を行い、多ビットからなるデータＱｑ３を生成して加算器８２に出力するようになっている。
【００３８】
加算器８１は、データチャンネルにかかる乗算器７１の出力データＩｉ３と、制御チャネルにかかる乗算器７３の出力データＱｉ３とを加算した多ビットからなる出力データＩｏｕｔ＝Ｉｉ３＋Ｑｉ３を生成し、これを出力するようになっている。
加算器８２は、データチャネルにかかる乗算器７２の出力データＩｑ３と、制御チャネルにかかる乗算器７４の出力データＱｑ３とを加算した多ビットからなる出力データＱｏｕｔ＝Ｉｑ３＋Ｑｑ３を生成し、これを出力するようになっている。
【００３９】
さらに、加算器８１の出力データＩｏｕｔと、加算器８２の出力データＱｏｕｔとは、後段の各Ｄ／Ａコンバータ（図示せず）でＤ／Ａ変換されて高周波部に送られるようになっている。
なお、エンベロープ発生器６１、６２、乗算器７１〜７４、加算器８１、８２は、本例ではディジタル回路で構成したが、アナログ回路で構成しても良い。
【００４０】
次に、レイズドＣＯＳフィルタ５１〜５４の具体的な構成について、図２を参照して説明する。
このレイズドＣＯＳフィルタ５１〜５４は、１ビット入力のＦＩＲフィルタからなり、図２に示すように、ｎビットのシフトレジスタ５１１と、ｎ個のＲＯＭ（リード・オンリ・メモリ）５１２と、加算器５１３とから構成されている。
【００４１】
ここでは、インパルス応答長が（ｎ＋１）シンボル、４倍零挿入インターポレーションのＦＩＲフィルタを例について説明する。この時には、ｔ＝０〜３を繰り返す。
ＦＩＲフィルタの出力ＦＩＲＯＵＴ（ｔ）は、次式のように、多ビットのインパルス応答ｈ（４ｎ＋ｔ）と、ｎビットのシフトレジスタの１ビット出力Ｄ（ｎ）の累積加算結果となる。
【００４２】
ＦＩＲＯＵＴ（ｔ）＝Σ〔ｈ（４ｎ＋ｔ）×Ｄ（ｎ）〕 …（３）
ここで、上式中のｎは、ｎ＝０〜（シンボル数−１）である。
すなわち、
t ＝0 の時、
FIROUT(0) ＝h(0)×D(0)＋h(4)×D(1)＋h(8)×D(2)＋…＋h(4n) ×D(n)
t ＝1 の時、
FIROUT(1) ＝h(1)×D(0)＋h(5)×D(1)＋h(9)×D(2)＋…＋h(4n＋1)×D(n)
t ＝2 の時、
FIROUT(2) ＝h(2)×D(0)＋h(6)×D(1)＋h(10) ×D(2)＋…＋h(4n＋2)×D(n)
t ＝3 の時、
FIROUT(3) ＝h(3)×D(0)＋h(7)×D(1)＋h(11) ×D(2)＋…＋h(4n＋3)×D(n)
という、データレートの４倍の速度で、畳込み積分を行う。
【００４３】
ここで、Ｄ（ｎ）は、１ビットの符号データであるので、インパルス応答の反転データを用意すると、
ＦＩＲＯＵＴ（ｔ）＝Σ〔ｈ’（４ｎ＋ｔ）〕、
もし、Ｄ（ｎ）＝０とすると、ｈ’（４ｎ＋ｔ）＝ｈ（４ｎ＋ｔ）、
もし、Ｄ（ｎ）＝１とすると、ｈ’（４ｎ＋ｔ）＝−ｈ（４ｎ＋ｔ）となる。
【００４４】
従って、レイズドＣＯＳフィルタ５１〜５４は、図２に示すように、ｎビットのシフトレジスタ５１１と、ｎ個のＲＯＭ５１２と、加算器５１３のみの構成となる。
次に、エンベロープ発生器６１、６２の具体的な構成について、図３を参照して説明する。
【００４５】
エンベロープ発生器６１、６２は、設定するゲインファクタが異なるのみで、その構成は同一であるので、エンベロープ発生器６１の構成についてのみ説明する。すなわち、エンベロープ発生器６１は、図３に示すように、比較器６１１と、アップ／ダウンカウンタ６１２と、ディジタルフィルタ６１３とから構成されている。
【００４６】
比較器６１１は、設定されるゲインファクタβと、アップ／ダウンカウンタ６１２の出力を比較し、その比較結果を出力するようになっている。アップ／ダウンカウンタ６１２は、比較器６１１からの出力に応じて計数値が増加または減少し、その計数値をディジタルフィルタ６１３に出力するようになっている。ディジタルフィルタ６１３は、アップ／ダウンカウンタ６１２からの出力を帯域制限するようになっている。
【００４７】
このような構成のエンベロープ発生器６１では、比較器６１１に設定されるゲインファクタβｄが、例えば図４に示すようにβｏｌｄからβｎｅｗに変更されると、アップ／ダウンカウンタ６１２が動作し、その計数値がβｎｅｗになると、アップ／ダウンカウンタ６１２は計数動作を終了する。このとき、アップ／ダウンカウンタ６１２の出力は、図４（Ａ）に示すようなランプ波形に相当するものになる。しかし、ディジタルフィルタ６１３はそのランプ波形を帯域制限するので、図４（Ｂ）に示すような滑らかな波形に相当するものが得られる。
【００４８】
なお、エンベロープ発生器６１、６２は、送信開始時、送信停止時、またはゲインファクタβｄ１、βｃの変更時のみ動作するので、消費電力はさほで必要とならない。
次に、このような構成からなる第１実施形態にかかるＨＰＳＫ変調器の動作例について説明する。
【００４９】
いま、送信データＤＰＤＣＨ１が乗算器１１に入力されると、送信データ用拡散コードＣｄ１が乗算され、乗算器１１からはその出力データＩ＝Ｃｄ１×ＤＰＤＣＨ１が出力される。この出力データＩは１ビットデータとなり、１チップ毎に変化する。また、制御データＤＰＣＣＨが乗算器１７に入力されると、制御データ用拡散コードＣｃが乗算され、乗算器１７からはその出力データＱ＝Ｃｃ×ＤＰＣＣＨが出力される。この出力データＱは１ビットデータとなり、１チップ毎に変化する。
【００５０】
乗算器１１からの出力データＩが乗算器４１に入力されると、複素データからなるスクランブルコードＳｎが乗算されて複素数演算が行われる。この複素数演算の結果、乗算器４１からは、１ビットからなる実部データＩｉ１＝ＳＩｎ×Ｉと、１ビットからなる虚部データＩｑ１＝ＳＱｎ×Ｑとが、それぞれレイズドＣＯＳフィルタ５１、５２に出力される。ここで、ＳＩｎはスクランブルコードＳｎの整数データ、ＳＱｎはスクランブルコードＳｎの虚数データである。
【００５１】
乗算器１７からの出力データＱが乗算器４２に入力されると、虚数ｊが乗算され、乗算器４２からはその出力データｊＱが出力される。その出力データｊＱが乗算器４３に入力されると、複素データからなるスクランブルコードＳｎが乗算されて複素数演算が行われる。この複素数演算の結果、乗算器４３からは、１ビットからなる実部データＱｉ１＝ＳＩｎ×Ｑと、１ビットからなる虚部データＱｑ１＝−ＳＱｎ×Ｉとが、それぞれレイズドＣＯＳフィルタ５３、５４に出力される。
【００５２】
乗算器４１の出力データＩｉ１、Ｉｑ１がレイズドＣＯＳフィルタ５１、５２に入力されると、ここで帯域制限され、この帯域制限された多ビットのデータＩｉ２、Ｉｑ２はそれぞれ乗算器７１、７２に出力される。また、乗算器４３の出力データＱｉ１、Ｑｑ１がレイズドＣＯＳフィルタ５３、５４に入力されると、ここで帯域制限され、この帯域制限された多ビットのデータＱｉ２、Ｑｑ２はそれぞれ乗算器７３、７４に出力される。
【００５３】
レイズドＣＯＳフィルタ５１からの出力データＩｉ２と、エンベロープ発生器６１からのゲインファクタβｄ１’とが乗算器７１に入力されると、乗算器７１はそれらを乗算して多ビットのデータＩｉ３を生成し、これを加算器８１に出力する。また、レイズドＣＯＳフィルタ５２からの出力データＩｑ２と、エンベロープ発生器６１からのゲインファクタβｄ１’とが乗算器７２に入力されると、乗算器７２はそれらを乗算して多ビットのデータＩｑ３を生成し、これを加算器８２に出力する。
【００５４】
レイズドＣＯＳフィルタ５３の出力データＱｉ２と、エンベロープ発生器６２からのゲインファクタβｃ’とが乗算器７３に入力されると、乗算器７３ではそれらを乗算して多ビットからなるデータＱｉ３を生成し、これを加算器８１に出力する。また、レイズドＣＯＳフィルタ５４の出力データＱｑ２と、エンベロープ発生器６２からのゲインファクタβｃ’とが乗算器７４に入力されると、乗算器７４はそれらを乗算して多ビットのデータＱｑ３を生成し、これを加算器８２に出力する。
【００５５】
データチャネルにかかる乗算器７１の出力データＩｉ３と、制御チャネルにかかる乗算器７３の出力データＱｉ３とが加算器８１に入力されると、加算器８１では、それらを加算して多ビットの出力データＩｏｕｔ＝Ｉｉ３＋Ｑｉ３を生成し、これを次段に出力する。このため、加算器８１からは、各チャンネルの実部にかかる各データを加算したデータが出力される。
【００５６】
データチャネルにかかる乗算器７２の出力データＩｑ３と、制御チャネルにかかる乗算器７４の出力データＱｑ３とが加算器８２に入力されると、加算器８２では、それらを加算して多ビットの出力データＱｏｕｔ＝Ｉｑ３＋Ｑｑ３を生成し、これを次段に出力する。このため、加算器８２からは、各チャンネルの虚部にかかる各データを加算したデータが出力される。
【００５７】
以上説明したように、この第１実施形態では、２つの通信チャンネルのデータ毎に、拡散コードを乗算したのちスクランブルコードを複素数演算して複素データに変換し、この変換（展開）した複素データの実部と虚部の各データを帯域制限するようにした。このため、レイズドＣＯＳフィルタ５１〜５４を１ビット入力とすることができるので、フィルタの回路規模が小さくなって、全体の回路規模が小さくなり、全体の消費電力の低減化を図ることができる。
【００５８】
また、この第１実施形態では、送信電力の決定要素であるゲインファクタの乗算処理を、変調処理過程の最終段階に近い部分で行うようにしたので、ゲインファクタを４ビット以上に容易に拡張しても回路に与える影響が小さい。このため、送信電力の微調整が可能となる。従って、送信レートによる送信電力の精度が高くなり、理論値に近い送信が可能となり、かつ、送信電力を各モードで一定にすることができる。
【００５９】
さらに、この第１実施形態では、ゲインファクタの変更に際してエンベロープ制御を行うようにしたので、そのエンベロープ制御によりスイッチングスプリアスの劣化をすることが軽減できる。
次に、本発明の第２実施形態の構成について、図５を参照して説明する。
この第２実施形態にかかるＨＰＳＫ変調器は、マルチモードの場合であり、図５に示すように、図１の構成に、送信チャンネル２、３…にかかる部分の構成を追加するようにしたものである。
【００６０】
すなわち、この第２実施形態では、偶数の送信チャンネル２、４…の追加により、その各送信チャンネルには、図５に示すように、乗算器１２Ａと、乗算器４２Ａと、乗算器４３Ａと、レイズドＣＯＳフィルタ５３Ａと、レイズドＣＯＳフィルタ５４Ａと、エンベロープ発生器６２Ａと、乗算器７３Ａと、乗算器７４Ａとを追加するようにした。
【００６１】
また、奇数の送信チャンネル３、５…の追加により、その各送信チャンネルには、図５に示すように、乗算器１１Ａと、乗算器４１Ａと、レイズドＣＯＳフィルタ５１Ａと、レイズドＣＯＳフィルタ５２Ａと、エンベロープ発生器６１Ａと、乗算器７１Ａと、乗算器７２Ａとを追加するようにした。
なお、他の部分の構成は、図１の第１実施形態の各部の構成と同一であるので、同一の構成要素には同一符号を付してその説明は省略する。
【００６２】
このような構成からなる第２実施形態では、マルチモードに伴なって追加された奇数の送信チャンネル３、５…にかかる各部の動作は、図１の送信チャンネル１にかかる乗算器１１、乗算器４１、レイズドＣＯＳフィルタ５１、５２、エンベロープ発生器６１、乗算器７１、７２の各動作と基本的に同様であるので、その説明は省略する。
【００６３】
一方、偶数の送信チャンネル２、４…にかかる各部の動作は、送信データＤＰＤＣＨ２…と制御データＤＰＣＣＨなどの違いはあるが、制御チャンネル７にかかる各部の動作と基本的に同様であるので、その説明は省略する。
従って、この第２実施形態の場合には、加算器８１は、乗算器７１、７１Ａ、７３、７３Ａから出力される、各チャンネルの実部の各データを加算し、その加算データＩｏｕｔを出力する。また、加算器８２は、乗算器７２、７２Ａ、７４、７４Ａから出力される、各チャンネルの虚部の各データを加算し、その加算データＱｏｕｔを出力する。
【００６４】
以上説明したように、この第２実施形態では、上述の第１実施形態の構成を含むので、第１実施形態と同様の作用効果が得られる。
さらに、この第２実施形態では、各通信チャンネル毎にデータの処理がなされるので、使用しないチャンネルのデータ処理をフルパワーダウンすることができる。従って、シングルモードの使用頻度が高い場合には、消費電力を軽減することができる。
【００６５】
【発明の効果】
以上述べたように、請求項１〜請求項５にかかる各発明では、入力信号に拡散コードを乗算したのちスクランブルコードを複素数演算して複素データに変換し、この複素データを帯域制限するようにした。このため、フィルタを１ビット入力とすることが可能となり、その結果、フィルタの回路規模が小さくなって、全体の回路規模が小さくなり、全体の消費電力の低減化を図ることができる。
【００６６】
また、請求項１〜請求項５にかかる各発明では、ゲインファクタの乗算処理を、変調処理過程の最終段階に近い部分で行うようにしたので、送信電力を決定するゲインファクタを大幅に拡張しても、回路に与える影響が小さく、送信電力の微調整ができる。
さらに、請求項１〜請求項５にかかる発明では、ゲインファクタの変更に際してエンベロープ制御を行うようにしたので、スイッチングスプリアスの劣化の軽減が可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の構成を示すブロック図である。
【図２】図１に示すレイズドＣＯＳフィルタの具体的な構成の一例を示すブロック図である。
【図３】図１に示すエンベロープ発生器の具体的な構成の一例を示すブロック図である。
【図４】図３のエンベロープ発生器の各部の波形を示す波形図である。
【図５】本発明の第２実施形態の構成を示すブロック図である。
【図６】従来のＨＰＳＫ変調器の一例を示し、マルチモードの場合のブロック図である。
【図７】そのＨＰＳＫ変調器のシングルモードの場合のブロック図である。
【符号の説明】
１１、１７ 乗算器
４１〜４３ 乗算器
４４ 複素演算部
５１〜５４ レイズドＣＯＳフィルタ
６１、６２ エンベロープ発生器
７１〜７４ 乗算器
８１、８２ 加算器
５１１ シフトレジスタ
５１２ ＲＯＭ
５１３ 加算器
６１１ 比較器
６１２ アップ／ダウンカウンタ
６１３ ディジタルフィルタ
【発明の属する技術分野】
本発明は、無線通信などに使用されるディジタル変調器に関し、特に、Ｗ−ＣＤＭＡ(Wideband CDMA）に使用されるＨＰＳＫ（Hybrit Phase Shift Keying)変調器に関するものである。
【０００２】
【従来の技術】
従来、Ｗ−ＣＤＭＡ方式を使用する通信システムでは、受信（親機から子機への通信）においては、送信チャンネルと制御チャンネルは、送信チャンネルと時分割して同じチャンネルに挿入されている。一方、送信（子機から親機への通信）においては、ＨＰＳＫ変調を使用している。
【０００３】
このＨＰＳＫ変調は、多チャンネルの拡散されたデータを直交成分を持つベクトル値に変換し、これをさらにスクランブルコードを用いて回転する変調方式である。
ＨＰＳＫ変調を通常の送信（シングルモード）に使用する場合には、送信チャンネルと制御チャンネルの２チャンネルから構成され、さらにこの状態から送信チャンネルを重ね合わせるとマルチモードになる。
【０００４】
マルチモードの具体例としては、音声と同時に画像にかかるデータを送る場合や、音声と同時にメ−ルにかかるデータを送る場合などである。このとき、音声と画像とでは送信すべきデータ量が違うので、音声データは低速で、画像データは高速で送信する。この送信データレートは１５ｋｂｐｓ〜９６０ｋｂｐｓの範囲で可変で、チップレート（拡散符号のレート）は３．８４ＭＨｚで、１つのデータに対して２５６チップ〜４チップの割合で拡散されることになる。
【０００５】
このような通信において、高速の場合には受信側では受信が難しくなるので、送信側では送信データレートに応じて送信電力を可変する。つまり、送信データレートの速さと送信電力の大きさを比例させ、送信データレートが高速になるほど送信電力を大きくするように制御し、高速通信時の受信を容易にしている。
これらの機能は、本来、高周波領域に委ねられていたが、Ｗ−ＣＤＭＡ方式を使用する場合には、マルチモードに対応するために、ベースバンド領域が担うようになっている。この送信電力を可変とする送信ゲインはβと呼ばれ、ベースバンド部では電圧を出力するので、そのβ値は送信データレートに比例し、β＝０〜１５（４ビット）で設定される。
【０００６】
次に、従来のＨＰＳＫ変調器の構成の一例について、図６および図７を参照して説明する。
図６は、マルチモードの場合のＨＰＳＫ変調器の構成の一例を示し、このＨＰＳＫ変調器は、図示のように、送信データを入力する６つの送信チャンネル１〜６と、制御データを入力する１つの制御チャンネル７とを有し、送信チャンネル１〜６に入力される各送信データＤＰＤＣＨ１〜ＤＰＤＣＨ６は、乗算器１１〜１６により各送信データ用拡散コードＣｄ１〜Ｃｄ６が乗算されるようになっている。乗算器１１〜１６からの各出力は、乗算器２１〜２６により送信電力を決めるゲインファクタβｄ１〜βｄ６が乗算されるようになっている。
【０００７】
また、制御チャンネル７に入力される制御データＤＰＣＣＨは、乗算器１７により制御データ用拡散コードＣｃが乗算され、乗算器１７からの出力は、乗算器２７によりゲインファクタβｃが乗算されるようになっている。
乗算器２１、２３、２５の各出力データは加算器３１で加算され、その加算データＩは加算器３４に出力されるようになっている。乗算器２２、２４、２６、２７の各出力データは加算器３２で加算され、その加算データＱは乗算器３３で虚数ｊが乗算されて加算器３４に出力されるようになっている。加算器３４は、入力される加算データＩを整数軸に配置するとともに、加算データＱを虚数軸に配置した多ビットの複素データＩ＋ｊＱを生成出力するようになっている。
【０００８】
加算器３４からの複素データＩ＋ｊＱは、乗算器３５でスクンブルコードＳｎが乗算されて出力されるようになっている。乗算器３５からの出力データは、レイズドＣＯＳフィルタ３６で帯域制限されて出力されるようになっている。
なお、図６において、乗算器３３〜３５により複素演算部３７が構成されている。
【０００９】
以上が、マルチモードの場合のＨＰＳＫ変調器の構成の概略であるが、動作の詳細な説明には、図７に示すようなシングルモードの場合のＨＰＳＫ変調器の方が分かりやすいので、図７について説明する。
この図７に示すＨＰＳＫ変調器は、シングルモードのために、図６のＨＰＳＫ変調器から加算器３１、３２を省略するとともに、２つのチャンネルに必要な構成要素を取り出したものである。
【００１０】
さらに詳述すると、乗算器１１、１７、２１、２７は、排他的論理和回路から構成されている。乗算器３３、加算器３４、乗算器３５は、複素演算部３７を構成している。レイズドＣＯＳフィルタ３６は、一般的なＦＩＲフィルタを使用し、畳み込み積分による演算ができるようになっている。
次に、このような構成からなる図７に示すＨＰＳＫ変調器の動作について説明する。
【００１１】
いま、送信データＤＰＤＣＨ１が乗算器１１に入力されると、その送信データＤＰＤＣＨ１に送信データ用拡散コードＣｄ１が乗算される。ここで、送信データＤＰＤＣＨ１は、データレートが１５ｋｂｐｓ〜９６０ｋｂｐｓの１ビットデータである。また、送信データ用拡散コードＣｄは、チップレートが３．８４ＭＨｚの１ビットデータである。
【００１２】
また、制御データＤＰＣＣＨが乗算器１７に入力されると、その制御データＤＰＣＣＨに制御データ用拡散コードＣｃが乗算される。ここで、この制御データＤＰＣＣＨは、データレートが１５ｋｂｐｓの１ビットデータである。また、制御データ用拡散コードＣｃは、チップレートが３．８４ＭＨｚの１ビットデータである。
【００１３】
乗算器１１の出力は、乗算器２１に入力されると送信電力を決めるゲインファクタβｄ１が乗算される。また、乗算器１７の出力は、乗算器２７に入力されると送信電力を決めるゲインファクタβｃが乗算される。ここで、ゲインファクタβｄ１、βｃは、２５６０×１５チップのフレームレートからなり、０〜１５の４ビットのデータである。
【００１４】
乗算器２１の出力データＩは、Ｉ＝Ｃｄ１×βｄ１×ＤＰＤＣＨ１となり、１チップレート毎に変化する５ビットのデータになる。また、乗算器２７の出力データＱは、Ｑ＝Ｃｃ×βｃ×ＤＰＣＣＨとなり、１チップレート毎に変化する５ビットのデータになる。
なお、図６に示す加算器３１の出力データＩは、Ｉ＝（Ｃｄ１×βｄ１×ＤＰＤＣＨ１）＋（Ｃｄ３×βｄ３×ＤＰＤＣＨ３）＋（Ｃｄ５×βｄ５×ＤＰＤＣＨ５）となる。また、図６に示す加算器３２の出力データＱは、Ｑ＝（Ｃｃ×βｃ×ＤＰＣＣＨ）＋（Ｃｄ２×βｄ２×ＤＰＤＣＨ２）＋（Ｃｄ４×βｄ４×ＤＰＤＣＨ４）…となる。
【００１５】
乗算器２１の出力データＩは加算器３４に入力され、乗算器２７の出力データＱは、乗算器３３で虚数データｊが乗算されて加算器３４に入力される。加算器３４では、乗算器２１からの出力データＩと、乗算器３３からの出力データｊＱとの加算が行われる。従って、加算器３４からは、乗算器２１からの出力データＩを整数軸に配置するとともに、乗算器２７の出力データＱを虚数軸に配置した各５ビットからなる複素データＩ＋ｊＱが出力される。
【００１６】
この複素データＩ＋ｊＱは乗算器３５に入力されると、スクランブルコードＳｎが乗算され、これにより（２ｎ＋１）π／４だけ位相のシフトされた複素データＩ’＋ｊＱ’が生成出力される。ここで、スクランブルコードＳｎは、チップレートが３．８４ＭＨｚの複素データであり、各１ビットデータからなる。また、複素データＩ’＋ｊＱ’は、各６ビットからなり、図 に示すマルチモードの場合には、そのビット数も増える。
【００１７】
なお、ベースバンド領域では複素数による演算が難しい。このため、複素演算部３７では、上記のような複素数演算を行うのではなく、下記の（１）式、（２）式のようにデータＩ’、Ｑ’を、整数であらかじめ演算しておく。そして、後段の中間周波数（ＩＦ）または高周波（ＲＦ）の領域の直交変換器（図示せず）にて複素数化するのが一般的である。
【００１８】
Ｉ’＝ＳＩｎ×Ｉ＋ＳＱｎ×Ｑ （１）
Ｑ’＝ＳＩｎ×Ｑ−ＳＱｎ×Ｉ （２）
ここで、ＳＩｎはスクランブルコードＳｎの整数データ、ＳＱｎはスクランブルコードＳｎの虚数データである。
乗算器３５から出力される複素データＩ’＋ｊＱ’は、レイズドＣＯＳフィルタ３６により帯域制限され、この帯域制限された出力データＩｏｕｔ＋ｊＱｏｕｔは後段のＤ／Ａ変換器（図示せず）に出力される。レイズドＣＯＳフィルタ３６としてはＦＩＲフィルタが使用され、畳込み積分が行われる。いま、そのＦＩＲフィルタのインパルス長が１０チップで、係数が１０ビットであった場合には、シングルモードの場合でも、整数部で１０×６ビットの乗算器が１０個、１５ビットの加算器９が必要となり、虚数部でも同等のものが必要となる。
【００１９】
【発明が解決しようとする課題】
以上説明したように従来のＨＰＳＫ変調器によれば、多ビット入力のＦＩＲフィルタを使用して畳込み積分を行う必要があり、回路規模や消費電力が大きくなるという不都合があった。
また、送信電力を決めるゲインファクタβｄ、βｃのビット数は０〜１５までであり、その微調整が困難であり、仮にそのビット数を増加させると、回路規模が増加するという新たな不都合が発生するという弊害があった。
【００２０】
さらに、複素演算部３７で複素演算後のデータに対して帯域制限するため、シングルモードなどの通信チャンネルが少ない場合でも、消費電力を低減することができない。
そこで、本発明は、上記の点に鑑み、回路規模および消費電力を軽減し、さらに送信電力の微調整が可能な変調器を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項１から請求項５に記載の各発明は以下のように構成した。
すなわち、請求項１に記載の発明は、送信データに拡散コードを乗算する拡散コード乗算部と、前記拡散コード乗算部の出力信号にスクランブルコードを複素数演算し、複素データに変換する複素演算部と、前記複素演算部からの複素データを帯域制限するフィルタと、前記フィルタの出力に送信電力を決めるゲインファクタを乗算するゲイン乗算部と、動作の開始時、動作の終了時、またはゲインファクタの変更時に、設定されるゲインファクタに応じてエンベロープ制御されたゲインファクタを前記ゲイン乗算部に出力するエンベロープ発生器と、を備えたことを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の変調器において、前記エンベロープ発生器は、前記設定されるゲインファクタに応じた出力を生成するアップ／ダウンカウンタと、このアップ／ダウンカウンタの出力を帯域制限するディジタルフィルタと、からなることを特徴とするものである。
【００２２】
請求項３に記載の発明は、請求項１または請求項２に記載の変調器において、前記送信データ、前記拡散コード、および前記スクランブルコードは、それぞれ１ビットのデータであることを特徴とするものである。
請求項４に記載の発明は、請求項３に記載の変調器において、前記拡散コード乗算部および前記複素演算部は、排他的論理和回路で構成されていることを特徴とするものである。
【００２３】
請求項５に記載の発明は、請求項３または請求項４に記載の変調器において、前記フィルタは、１ビット入力のＦＩＲフィルタにより構成されていることを特徴とするもである。
【００２４】
このように、請求項１〜請求項５に記載の各発明では、入力信号に拡散コードを乗算したのちスクランブルコードを複素数演算して複素データに変換し、この複素データを帯域制限するようにした。このため、フィルタを１ビット入力とすることが可能となり、その結果、フィルタの回路規模が小さくなって、全体の回路規模が小さくなり、全体の消費電力の低減化を図ることができる。
【００２５】
また、請求項１〜請求項５に記載の各発明では、ゲインファクタの乗算処理を、変調処理過程の最終段階に近い部分で行うようにした。このため、送信電力を決定するゲインファクタを大幅に拡張しても、回路に与える影響が小さく、送信電力の微調整ができる。
さらに、請求項１〜請求項５に記載の発明では、ゲインファクタの変更に際してエンベロープ制御を行うようにしたので、そのエンベロープ制御によりスイッチングスプリアスの劣化の軽減が可能となる。
【００２９】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
本発明の変調器の第１実施形態の構成について、図１のブロック図を参照して説明する。
この第１実施形態にかかるＨＰＳＫ変調器は、シングルモード時の場合の構成であり、図１に示すように、乗算器１１、１７と、乗算器４１〜４３からなる複素演算部４４と、レイズドＣＯＳフィルタ５１〜５４と、エンベロープ発生器６１、６２と、乗算器７１〜７４と、加算器８１、８２とを、少なくとも備えている。
【００３０】
乗算器１１、１７は、それぞれ排他的論理和回路（エクスクルーシブ・オア回路）から構成されている。乗算器４１〜４３は、それぞれ排他的論理和回路または２つのエクスクルーシブ・ノア回路で構成されている。レイズドＣＯＳフィルタ５１〜５４は、１ビット入力のＦＩＲフィルタから構成されている。
さらに詳述すると、乗算器１１は、送信チャンネル１を介して入力される送信データＤＰＤＣＨ１に送信データ用拡散コードＣｄ１を乗算し、その出力データＩ＝Ｃｄ１×ＤＰＤＣＨ１を乗算器４１に出力するようになっている。ここで、送信データＤＰＤＣＨ１は、例えばデータレートが１５ｋｂｐｓ〜９６０ｋｂｐｓの１ビットデータである。また、送信データ用拡散コードＣｄは、例えばチップレートが３．８４ＭＨｚの１ビットデータである。このため、乗算器１１の出力データＩは１ビットデータとなり、１チップ毎に変化する。
【００３１】
乗算器１７は、制御チャンネル７を介して入力される制御データＤＰＣＣＨに制御データ用拡散コードＣｃを乗算し、その出力データＱ＝Ｃｃ×ＤＰＣＣＨを乗算器４２に出力するようになっている。ここで、制御データＤＰＣＣＨは、例えばデータレートが１５ｋｂｐｓの１ビットデータである。また、制御データ用拡散コードＣｃは、例えばチップレートが３．８４ＭＨｚの１ビットデータである。このため、乗算器１７の出力データＱは１ビットデータとなり、１チップ毎に変化する。
【００３２】
乗算器４１は、乗算器１１からの出力データＩに対し、スクランブルコードＳｎに乗算して複素数演算を行い、実部データＩｉ１＝ＳＩｎ×Ｉと、虚部データＩｑ１＝ＳＱｎ×Ｑとからなる、各１ビットの複素データを出力するようになっている。ここで、スクランブルコードＳｎは、例えばチップレートが３．８４ＭＨｚからなる複素データであり、各１ビットからなる。また、上記のＳＩｎはスクランブルコードＳｎの整数データ、上記のＳＱｎはスクランブルコードＳｎの虚数データである。
【００３３】
乗算器４２は、乗算器１７からの出力データＱに対し、虚数ｊを乗算した出力データｊＱを乗算器４３に出力するようになっている。
乗算器４３は、乗算器４２からの出力データｊＱに対し、スクランブルコードＳｎを乗算して複素数演算を行い、実部データＱｉ１＝ＳＩｎ×Ｑと、虚部データＱｑ１＝−ＳＱｎ×Ｉとからなる、各１ビットの複素データを出力するようになっている。
【００３４】
レイズドＣＯＳフィルタ５１、５２は、乗算器４１の出力データＩｉ１、Ｉｑ１を帯域制限した多ビットのデータＩｉ２、Ｉｑ２を出力するようになっている。また、レイズドＣＯＳフィルタ５３、５４は、乗算器４３の出力データＱｉ１、Ｑｑ１を帯域制限したタビットのデータＱｉ２、Ｑｑ２を出力するようになっている。この例では、レイズドＣＯＳフィルタ５１〜５４は、１０ビットインパルス応答のＦＩＲフィルタを使用するので、その各出力データＩｉ２、Ｉｑ２、Ｑｉ２、Ｑｑ２は１０ビットになる。
【００３５】
エンベロープ発生器６１は、送信の開始時、停止時、またはゲインファクタβｄ１の変更時に、後述のように滑らかにエンベロープ制御されたゲインファクタβｄ１’を、乗算器７１、７２にそれぞれ出力するようになっている。エンベロープ発生器６２は、送信の開始時、停止時、またはゲインファクタβｃの変更時に、後述のように滑らかに制御されたゲインファクタβｃ’を、乗算器７３、７４に出力するようになっている。上記のゲインファクタβｄ１’、βｃ’は、送信電力を決める要素であり、この例では７ビット（０〜６３）のデータまで拡張し、送信電力が微調整できるようにしている。
【００３６】
乗算器７１は、レイズドＣＯＳフィルタ５１からの出力データＩｉ２と、エンベロープ発生器６１からのゲインファクタβｄ１’との乗算を行い、多ビットからなるデータＩｉ３を生成し、それを加算器８１に出力するようになっている。また、乗算器７２は、レイズドＣＯＳフィルタ５２からの出力データＩｑ２と、エンベロープ発生器６１からのゲインファクタβｄ１’との乗算を行い、多ビットからなるデータＩｑ３を生成して加算器８２に出力するようになっている。
【００３７】
乗算器７３は、レイズドＣＯＳフィルタ５３の出力データＱｉ２と、エンベロープ発生器６２からのゲインファクタβｃ’との乗算を行い、多ビットからなるデータＱｉ３を生成して加算器８１に出力するようになっている。また、乗算器７４は、レイズドＣＯＳフィルタ５４の出力データＱｑ２と、エンベロープ発生器６２からのゲインファクタβｃ’との乗算を行い、多ビットからなるデータＱｑ３を生成して加算器８２に出力するようになっている。
【００３８】
加算器８１は、データチャンネルにかかる乗算器７１の出力データＩｉ３と、制御チャネルにかかる乗算器７３の出力データＱｉ３とを加算した多ビットからなる出力データＩｏｕｔ＝Ｉｉ３＋Ｑｉ３を生成し、これを出力するようになっている。
加算器８２は、データチャネルにかかる乗算器７２の出力データＩｑ３と、制御チャネルにかかる乗算器７４の出力データＱｑ３とを加算した多ビットからなる出力データＱｏｕｔ＝Ｉｑ３＋Ｑｑ３を生成し、これを出力するようになっている。
【００３９】
さらに、加算器８１の出力データＩｏｕｔと、加算器８２の出力データＱｏｕｔとは、後段の各Ｄ／Ａコンバータ（図示せず）でＤ／Ａ変換されて高周波部に送られるようになっている。
なお、エンベロープ発生器６１、６２、乗算器７１〜７４、加算器８１、８２は、本例ではディジタル回路で構成したが、アナログ回路で構成しても良い。
【００４０】
次に、レイズドＣＯＳフィルタ５１〜５４の具体的な構成について、図２を参照して説明する。
このレイズドＣＯＳフィルタ５１〜５４は、１ビット入力のＦＩＲフィルタからなり、図２に示すように、ｎビットのシフトレジスタ５１１と、ｎ個のＲＯＭ（リード・オンリ・メモリ）５１２と、加算器５１３とから構成されている。
【００４１】
ここでは、インパルス応答長が（ｎ＋１）シンボル、４倍零挿入インターポレーションのＦＩＲフィルタを例について説明する。この時には、ｔ＝０〜３を繰り返す。
ＦＩＲフィルタの出力ＦＩＲＯＵＴ（ｔ）は、次式のように、多ビットのインパルス応答ｈ（４ｎ＋ｔ）と、ｎビットのシフトレジスタの１ビット出力Ｄ（ｎ）の累積加算結果となる。
【００４２】
ＦＩＲＯＵＴ（ｔ）＝Σ〔ｈ（４ｎ＋ｔ）×Ｄ（ｎ）〕 …（３）
ここで、上式中のｎは、ｎ＝０〜（シンボル数−１）である。
すなわち、
t ＝0 の時、
FIROUT(0) ＝h(0)×D(0)＋h(4)×D(1)＋h(8)×D(2)＋…＋h(4n) ×D(n)
t ＝1 の時、
FIROUT(1) ＝h(1)×D(0)＋h(5)×D(1)＋h(9)×D(2)＋…＋h(4n＋1)×D(n)
t ＝2 の時、
FIROUT(2) ＝h(2)×D(0)＋h(6)×D(1)＋h(10) ×D(2)＋…＋h(4n＋2)×D(n)
t ＝3 の時、
FIROUT(3) ＝h(3)×D(0)＋h(7)×D(1)＋h(11) ×D(2)＋…＋h(4n＋3)×D(n)
という、データレートの４倍の速度で、畳込み積分を行う。
【００４３】
ここで、Ｄ（ｎ）は、１ビットの符号データであるので、インパルス応答の反転データを用意すると、
ＦＩＲＯＵＴ（ｔ）＝Σ〔ｈ’（４ｎ＋ｔ）〕、
もし、Ｄ（ｎ）＝０とすると、ｈ’（４ｎ＋ｔ）＝ｈ（４ｎ＋ｔ）、
もし、Ｄ（ｎ）＝１とすると、ｈ’（４ｎ＋ｔ）＝−ｈ（４ｎ＋ｔ）となる。
【００４４】
従って、レイズドＣＯＳフィルタ５１〜５４は、図２に示すように、ｎビットのシフトレジスタ５１１と、ｎ個のＲＯＭ５１２と、加算器５１３のみの構成となる。
次に、エンベロープ発生器６１、６２の具体的な構成について、図３を参照して説明する。
【００４５】
エンベロープ発生器６１、６２は、設定するゲインファクタが異なるのみで、その構成は同一であるので、エンベロープ発生器６１の構成についてのみ説明する。すなわち、エンベロープ発生器６１は、図３に示すように、比較器６１１と、アップ／ダウンカウンタ６１２と、ディジタルフィルタ６１３とから構成されている。
【００４６】
比較器６１１は、設定されるゲインファクタβと、アップ／ダウンカウンタ６１２の出力を比較し、その比較結果を出力するようになっている。アップ／ダウンカウンタ６１２は、比較器６１１からの出力に応じて計数値が増加または減少し、その計数値をディジタルフィルタ６１３に出力するようになっている。ディジタルフィルタ６１３は、アップ／ダウンカウンタ６１２からの出力を帯域制限するようになっている。
【００４７】
このような構成のエンベロープ発生器６１では、比較器６１１に設定されるゲインファクタβｄが、例えば図４に示すようにβｏｌｄからβｎｅｗに変更されると、アップ／ダウンカウンタ６１２が動作し、その計数値がβｎｅｗになると、アップ／ダウンカウンタ６１２は計数動作を終了する。このとき、アップ／ダウンカウンタ６１２の出力は、図４（Ａ）に示すようなランプ波形に相当するものになる。しかし、ディジタルフィルタ６１３はそのランプ波形を帯域制限するので、図４（Ｂ）に示すような滑らかな波形に相当するものが得られる。
【００４８】
なお、エンベロープ発生器６１、６２は、送信開始時、送信停止時、またはゲインファクタβｄ１、βｃの変更時のみ動作するので、消費電力はさほで必要とならない。
次に、このような構成からなる第１実施形態にかかるＨＰＳＫ変調器の動作例について説明する。
【００４９】
いま、送信データＤＰＤＣＨ１が乗算器１１に入力されると、送信データ用拡散コードＣｄ１が乗算され、乗算器１１からはその出力データＩ＝Ｃｄ１×ＤＰＤＣＨ１が出力される。この出力データＩは１ビットデータとなり、１チップ毎に変化する。また、制御データＤＰＣＣＨが乗算器１７に入力されると、制御データ用拡散コードＣｃが乗算され、乗算器１７からはその出力データＱ＝Ｃｃ×ＤＰＣＣＨが出力される。この出力データＱは１ビットデータとなり、１チップ毎に変化する。
【００５０】
乗算器１１からの出力データＩが乗算器４１に入力されると、複素データからなるスクランブルコードＳｎが乗算されて複素数演算が行われる。この複素数演算の結果、乗算器４１からは、１ビットからなる実部データＩｉ１＝ＳＩｎ×Ｉと、１ビットからなる虚部データＩｑ１＝ＳＱｎ×Ｑとが、それぞれレイズドＣＯＳフィルタ５１、５２に出力される。ここで、ＳＩｎはスクランブルコードＳｎの整数データ、ＳＱｎはスクランブルコードＳｎの虚数データである。
【００５１】
乗算器１７からの出力データＱが乗算器４２に入力されると、虚数ｊが乗算され、乗算器４２からはその出力データｊＱが出力される。その出力データｊＱが乗算器４３に入力されると、複素データからなるスクランブルコードＳｎが乗算されて複素数演算が行われる。この複素数演算の結果、乗算器４３からは、１ビットからなる実部データＱｉ１＝ＳＩｎ×Ｑと、１ビットからなる虚部データＱｑ１＝−ＳＱｎ×Ｉとが、それぞれレイズドＣＯＳフィルタ５３、５４に出力される。
【００５２】
乗算器４１の出力データＩｉ１、Ｉｑ１がレイズドＣＯＳフィルタ５１、５２に入力されると、ここで帯域制限され、この帯域制限された多ビットのデータＩｉ２、Ｉｑ２はそれぞれ乗算器７１、７２に出力される。また、乗算器４３の出力データＱｉ１、Ｑｑ１がレイズドＣＯＳフィルタ５３、５４に入力されると、ここで帯域制限され、この帯域制限された多ビットのデータＱｉ２、Ｑｑ２はそれぞれ乗算器７３、７４に出力される。
【００５３】
レイズドＣＯＳフィルタ５１からの出力データＩｉ２と、エンベロープ発生器６１からのゲインファクタβｄ１’とが乗算器７１に入力されると、乗算器７１はそれらを乗算して多ビットのデータＩｉ３を生成し、これを加算器８１に出力する。また、レイズドＣＯＳフィルタ５２からの出力データＩｑ２と、エンベロープ発生器６１からのゲインファクタβｄ１’とが乗算器７２に入力されると、乗算器７２はそれらを乗算して多ビットのデータＩｑ３を生成し、これを加算器８２に出力する。
【００５４】
レイズドＣＯＳフィルタ５３の出力データＱｉ２と、エンベロープ発生器６２からのゲインファクタβｃ’とが乗算器７３に入力されると、乗算器７３ではそれらを乗算して多ビットからなるデータＱｉ３を生成し、これを加算器８１に出力する。また、レイズドＣＯＳフィルタ５４の出力データＱｑ２と、エンベロープ発生器６２からのゲインファクタβｃ’とが乗算器７４に入力されると、乗算器７４はそれらを乗算して多ビットのデータＱｑ３を生成し、これを加算器８２に出力する。
【００５５】
データチャネルにかかる乗算器７１の出力データＩｉ３と、制御チャネルにかかる乗算器７３の出力データＱｉ３とが加算器８１に入力されると、加算器８１では、それらを加算して多ビットの出力データＩｏｕｔ＝Ｉｉ３＋Ｑｉ３を生成し、これを次段に出力する。このため、加算器８１からは、各チャンネルの実部にかかる各データを加算したデータが出力される。
【００５６】
データチャネルにかかる乗算器７２の出力データＩｑ３と、制御チャネルにかかる乗算器７４の出力データＱｑ３とが加算器８２に入力されると、加算器８２では、それらを加算して多ビットの出力データＱｏｕｔ＝Ｉｑ３＋Ｑｑ３を生成し、これを次段に出力する。このため、加算器８２からは、各チャンネルの虚部にかかる各データを加算したデータが出力される。
【００５７】
以上説明したように、この第１実施形態では、２つの通信チャンネルのデータ毎に、拡散コードを乗算したのちスクランブルコードを複素数演算して複素データに変換し、この変換（展開）した複素データの実部と虚部の各データを帯域制限するようにした。このため、レイズドＣＯＳフィルタ５１〜５４を１ビット入力とすることができるので、フィルタの回路規模が小さくなって、全体の回路規模が小さくなり、全体の消費電力の低減化を図ることができる。
【００５８】
また、この第１実施形態では、送信電力の決定要素であるゲインファクタの乗算処理を、変調処理過程の最終段階に近い部分で行うようにしたので、ゲインファクタを４ビット以上に容易に拡張しても回路に与える影響が小さい。このため、送信電力の微調整が可能となる。従って、送信レートによる送信電力の精度が高くなり、理論値に近い送信が可能となり、かつ、送信電力を各モードで一定にすることができる。
【００５９】
さらに、この第１実施形態では、ゲインファクタの変更に際してエンベロープ制御を行うようにしたので、そのエンベロープ制御によりスイッチングスプリアスの劣化をすることが軽減できる。
次に、本発明の第２実施形態の構成について、図５を参照して説明する。
この第２実施形態にかかるＨＰＳＫ変調器は、マルチモードの場合であり、図５に示すように、図１の構成に、送信チャンネル２、３…にかかる部分の構成を追加するようにしたものである。
【００６０】
すなわち、この第２実施形態では、偶数の送信チャンネル２、４…の追加により、その各送信チャンネルには、図５に示すように、乗算器１２Ａと、乗算器４２Ａと、乗算器４３Ａと、レイズドＣＯＳフィルタ５３Ａと、レイズドＣＯＳフィルタ５４Ａと、エンベロープ発生器６２Ａと、乗算器７３Ａと、乗算器７４Ａとを追加するようにした。
【００６１】
また、奇数の送信チャンネル３、５…の追加により、その各送信チャンネルには、図５に示すように、乗算器１１Ａと、乗算器４１Ａと、レイズドＣＯＳフィルタ５１Ａと、レイズドＣＯＳフィルタ５２Ａと、エンベロープ発生器６１Ａと、乗算器７１Ａと、乗算器７２Ａとを追加するようにした。
なお、他の部分の構成は、図１の第１実施形態の各部の構成と同一であるので、同一の構成要素には同一符号を付してその説明は省略する。
【００６２】
このような構成からなる第２実施形態では、マルチモードに伴なって追加された奇数の送信チャンネル３、５…にかかる各部の動作は、図１の送信チャンネル１にかかる乗算器１１、乗算器４１、レイズドＣＯＳフィルタ５１、５２、エンベロープ発生器６１、乗算器７１、７２の各動作と基本的に同様であるので、その説明は省略する。
【００６３】
一方、偶数の送信チャンネル２、４…にかかる各部の動作は、送信データＤＰＤＣＨ２…と制御データＤＰＣＣＨなどの違いはあるが、制御チャンネル７にかかる各部の動作と基本的に同様であるので、その説明は省略する。
従って、この第２実施形態の場合には、加算器８１は、乗算器７１、７１Ａ、７３、７３Ａから出力される、各チャンネルの実部の各データを加算し、その加算データＩｏｕｔを出力する。また、加算器８２は、乗算器７２、７２Ａ、７４、７４Ａから出力される、各チャンネルの虚部の各データを加算し、その加算データＱｏｕｔを出力する。
【００６４】
以上説明したように、この第２実施形態では、上述の第１実施形態の構成を含むので、第１実施形態と同様の作用効果が得られる。
さらに、この第２実施形態では、各通信チャンネル毎にデータの処理がなされるので、使用しないチャンネルのデータ処理をフルパワーダウンすることができる。従って、シングルモードの使用頻度が高い場合には、消費電力を軽減することができる。
【００６５】
【発明の効果】
以上述べたように、請求項１〜請求項５にかかる各発明では、入力信号に拡散コードを乗算したのちスクランブルコードを複素数演算して複素データに変換し、この複素データを帯域制限するようにした。このため、フィルタを１ビット入力とすることが可能となり、その結果、フィルタの回路規模が小さくなって、全体の回路規模が小さくなり、全体の消費電力の低減化を図ることができる。
【００６６】
また、請求項１〜請求項５にかかる各発明では、ゲインファクタの乗算処理を、変調処理過程の最終段階に近い部分で行うようにしたので、送信電力を決定するゲインファクタを大幅に拡張しても、回路に与える影響が小さく、送信電力の微調整ができる。
さらに、請求項１〜請求項５にかかる発明では、ゲインファクタの変更に際してエンベロープ制御を行うようにしたので、スイッチングスプリアスの劣化の軽減が可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の構成を示すブロック図である。
【図２】図１に示すレイズドＣＯＳフィルタの具体的な構成の一例を示すブロック図である。
【図３】図１に示すエンベロープ発生器の具体的な構成の一例を示すブロック図である。
【図４】図３のエンベロープ発生器の各部の波形を示す波形図である。
【図５】本発明の第２実施形態の構成を示すブロック図である。
【図６】従来のＨＰＳＫ変調器の一例を示し、マルチモードの場合のブロック図である。
【図７】そのＨＰＳＫ変調器のシングルモードの場合のブロック図である。
【符号の説明】
１１、１７ 乗算器
４１〜４３ 乗算器
４４ 複素演算部
５１〜５４ レイズドＣＯＳフィルタ
６１、６２ エンベロープ発生器
７１〜７４ 乗算器
８１、８２ 加算器
５１１ シフトレジスタ
５１２ ＲＯＭ
５１３ 加算器
６１１ 比較器
６１２ アップ／ダウンカウンタ
６１３ ディジタルフィルタ
Claims (5)
- 送信データに拡散コードを乗算する拡散コード乗算部と、
前記拡散コード乗算部の出力信号にスクランブルコードを複素数演算し、複素データに変換する複素演算部と、
前記複素演算部からの複素データを帯域制限するフィルタと、
前記フィルタの出力に送信電力を決めるゲインファクタを乗算するゲイン乗算部と、
動作の開始時、動作の終了時、またはゲインファクタの変更時に、設定されるゲインファクタに応じてエンベロープ制御されたゲインファクタを前記ゲイン乗算部に出力するエンベロープ発生器と、
を備えたことを特徴とする変調器。 - 前記エンベロープ発生器は、
前記設定されるゲインファクタに応じた出力を生成するアップ／ダウンカウンタと、
このアップ／ダウンカウンタの出力を帯域制限するディジタルフィルタと、
からなることを特徴とする請求項１に記載の変調器。 - 前記送信データ、前記拡散コード、および前記スクランブルコードは、それぞれ１ビットのデータであることを特徴とする請求項１または請求項２に記載の変調器。
- 前記拡散コード乗算部および前記複素演算部は、排他的論理和回路で構成されていることを特徴とする請求項３に記載の変調器。
- 前記フィルタは、１ビット入力のＦＩＲフィルタにより構成されていることを特徴とする請求項３または請求項４に記載の変調器。
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