JP2003051793A - オフライン・シグマ−デルタ変換及び記憶装置を有する高速、高分解能ｄ／ａ変換器を備えた無線ユーザー端末及びシステム - Google Patents

Abstract

(57)【要約】 【課題】高速、高分解能Ｄ／Ａ変換を実行する改良式Ｄ
ＡＣを有する無線通信装置及び対応するシステムを提供
する。 【解決手段】複数の１ビットＤＡＣ（１２０、１２２、
１２４、１２６）に結合したデジタル入力（１０６）の
全ての可能な値に対応するデルタ−シグマ・アナログシ
ーケンスを記憶するＲＯＭ等の記憶装置（１１０）を含
むＤＡＣ回路（１０５）を実施する無線ユーザー端末
（３０２）及び対応するシステム（３００）が設けられ
る。各ＤＡＣ（１２０、１２２、１２４、１２６）は、
各ＤＡＣ（１２０、１２２、１２４、１２６）に加えら
れる各位相がオーバーサンプリング期間だけ相互に関し
て遅延されるように多位相クロックによって刻時され
る。合算器は各ＤＡＣ（１２０、１２２、１２４、１２
６）に結合して各ＤＡＣ（１２０、１２２、１２４、１
２６）からの各出力を合算してアナログ出力を発生す
る。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】この発明は、オーバーサンプ
リング原理を使用して高速及び高分解能のＤ／Ａ変換を
実行するＤ／Ａ変換器を組み込んだ無線ユーザー端末及
び対応するシステムに関する。 【０００２】 【従来の技術およびその課題】Ｄ／Ａ変換は離散的デジ
タル信号を連続した時間範囲のアナログ信号に変換する
プロセスに関連している。アナログ信号からデジタル信
号への変換及びその逆の変換は、多くが連続して変化す
るアナログ信号をモニタする実ワールド・システムを、
サンプリングしたアナログ信号の離散的値を読み出し、
記憶し、解読し、操作しかつ処理するデジタルシステム
とインターフェースさせるのによく使用される。Ｄ／Ａ
変換器（ＤＡＣ）を使用する実ワールド・アプリケーシ
ョンは、例えば、デジタル信号を高分解能でアナログ波
形に変換することを含むコンパクトディスク・プレーヤ
ー、デジタルビデオ・プレーヤー及び他の高性能オーデ
ィオ・アプリケーション等のデジタルオーディオ・シス
テムを含んでいる。 【０００３】シグマ−デルタ変調（しばしば「デルタ−
シグマ変調（ｄｅｌｔａ−ｓｉｇｍａ ｍｏｄｕｌａｔ
ｉｏｎ）」と言う）は高分解能のＤ／Ａ変換解法をもた
らす。シグマ−デルタＤＡＣは、信号処理及びデジタル
オーディオ技術、それにそれらのアプリケーションの発
展と共にその使用が普及してきた。シグマ−デルタ変調
がノイズ整形技術を組み込むことによって、帯域幅より
もはるかに大きい周波数で動作する量子化器（しばしば
１ビット）のノイズが出力信号での高周波数に移行す
る。量子化器の後段のフィルタは帯域外ノイズを除去す
る。得られるシステムは高分解能データ変換器を総合的
に扱うが、低分解能のビルディング・ブロックから構成
される。シグマ−デルタＤＡＣは、極めて高い周波数で
の信号のサンプリング（即ち、ナイキスト（Ｎｙｑｕｉ
ｓｔ）比率よりもはるかに大きい比率でのサンプリン
グ）を通してオーバーサンプリングＤ／Ａ変換の備えを
するので、高い信号対ノイズ比が達成される。こうし
て、外部トリミング無しで高い分解能を達成するため
に、オーバーサンプリングとノイズ整形技術の組合わせ
をシグマ−デルタＤＡＣを使用して実施することができ
る。しかしながら、高速度及び高分解能の双方をもたら
すＤ／Ａ変換解法は今のところ存在しない。シグマ−デ
ルタ変調の理論に関する優れた大要はキャンディ（Ｃａ
ｎｄｙ）及びテームズ（Ｔｅｍｅｓ）著「オーバーサン
プリング・デルタ−シグマデータ変換器（Ｏｖｅｒｓａ
ｍｐｌｉｎｇ Ｄｅｌｔａ−Ｓｉｇｍａ Ｄａｔａ Ｃ
ｏｎｖｅｒｔｅｒｓ）」（１９９２年、アイトリプルイ
ー出版部（ＩＥＥＥ Ｐｒｅｓｓ）刊）にある。デルタ
−シグマ変調を利用するＤ／Ａ変換器の諸例は、米国特
許第４，９０１，０７７号、第５，０７９，５５１号、
第５，１８５，１０２号、第５，３１３，２０５号、第
５，７０１，１０６号、第５，７１２，６３５号、第
５，７８６，７７９号、第５，９２０，２７３号、及び
第５，９５２，９４７号にある。これらの引用文献の開
示は参照によって本願に組み込まれる。 【０００４】特に、シグマ−デルタＤＡＣは一般に、デ
ジタル入力サンプルを受信すると共に、これらのデジタ
ル入力サンプルの抽出比を増大する（一般に、入力抽出
比の６４から２５６倍）前置補間器を備えている。シグ
マ−デルタ変調器は補間器からの高周波数の入力サンプ
ルを受信すると共に、これらのサンプルを低分解能（一
般に、１ビット）高周波数ビットスロリームに変換す
る。０からのサンプリング用ナイキスト周波数の周波数
範囲に渡って均一に量子化ノイズを広げるよりもむし
ろ、シグマ−デルタ変調器がノイズを整形して、大部分
のノイズはナイキスト周波数を上回る極めて高い周波数
となる。こうして、シグマ−デルタ変調器は前に引用し
た特別のアプリケーションに対する重要なより低周波数
範囲からノイズを有効に除去する。一般に補間と呼ぶ、
サンプル速度を増大させる技術は当業者によって十分に
了知されている。多くの設計は幾つかの段階の増大を利
用することとなる。 【０００５】二次シグマ−デルタ量子化器及びアナログ
低域フィルタを利用してシグマ−デルタ量子化器からの
データをアナログ信号に変換するオーバーサンプリング
ＤＡＣは、高速アプリケーションに対しては不十分では
あるが、低速オーディオアプリケーションに対しては極
めて有効な装置である。また、このオーバーサンプリン
グＤＡＣは望ましいよりも高い電力を必要とする比較的
高いデータ変換速度を有している。更に、セルラー基地
局応用に対して要求される４００Ｍサンプル／秒等の高
い抽出比でｎ＝２５６のオーダーであるオーバーサンプ
リング補間を考慮すれば、極端な刻時速度（４００ＭＨ
ｚ×２５６）は重大な設計上の障害となる。 【０００６】こうして、シグマ−デルタ原理を異なる方
法で利用する、従来達成可能であったよりも高速度で動
作可能な改良式ＤＡＣを有する無線通信装置及び対応す
るシステムに対する必要性が存在する。 【０００７】 【課題を解決するための手段】この発明は、シグマ−デ
ルタ原理を異なる方法で利用する、従来達成可能であっ
たよりも高速度で動作可能な改良式ＤＡＣを有する無線
通信装置及び対応するシステムを具備している。特に、
この発明は複数の１ビットのＤ／Ａ変換器に結合したデ
ジタル入力の全ての可能な値に対応するデルタ−シグマ
・ビットシーケンスを記憶するメモリを有するＤ／Ａ変
換回路を実施する無線ユーザー端末及び対応するシステ
ムを具備している。Ｄ／Ａ変換器のおのおのに加えられ
る各位相が、所定の補間したサンプルの数で除したナイ
キスト期間であるオーバーサンプリング期間だけ次の１
つに関して遅延されるようにして、Ｄ／Ａ変換器のおの
おのが多位相クロックによって刻時される。アナログ合
算器は全てのＤ／Ａ変換器に結合して、複数のＤ／Ａ変
換器から全ての出力を合算してアナログ出力を発生す
る。これによって、無線通信装置及び対応するシステム
で実施されるＤ／Ａ変換回路は、高速度及び高分解能の
双方を有するデルタ−シグマＤ／Ａ変換器をエミュレー
トする。 【０００８】 【発明の実施の形態】この発明は従来技術との比較によ
って最良に理解される。従って、詳細な説明は図１に示
すような周知の一次のシグマ−デルタ量子化器に関する
議論から始める。Ｄ／Ａ変換器におけるこの量子化器の
目的は、数ビット（例えば１６）を有する高分解能デジ
タル信号Ｘ_ｉを、正確にアナログに変換することができ
る単一のビットコードｙ_ｉに変換することである。入力
１１は積分器１６を介して量子化器に送られ、量子化し
た出力にはフィードバック２５としてフィードバックさ
れ、加算器１４を使用して入力から減算される。量子化
器２１は積分器の出力が正であるか負であるかに応じて
１ビットの出力を発生する。量子化器の機能は積分器の
出力をエラー信号ｅ_ｉ（図示せず）に加算するものとし
てモデル化されている。このモデル化によってノイズの
スペクトルの計算を簡単な方法で行うことができる。 【０００９】大きな正の入力に対しては、積分器の出力
は正となる。論理１は量子化器の出力であり、この出力
はフィードバックされ、入力から減算される。一連の出
力１は、負のフィードバックに起因してランピング（ｒ
ａｍｐｉｎｇ）する積分器の出力が、量子化器が負の１
を出力する量子化閾値を最終的に横切るまで継続する。
時間が過ぎて、平均出力ｙ_ｉは入力ｘ_ｉに等しい。単一
の積分器段を使用することから、このシステムは一次シ
グマ−デルタ変換器と呼ぶ。 【００１０】図２は一般的な二次シグマ−デルタ量子化
器を示している。多くのＤ／Ａ変換アプリケーションに
おいて、シグマ−デルタ変換器は少なくとも二次に選択
される。何故ならば、より高次の変調器は帯域中量子化
エラーに関する改良した予想に起因して信号帯域中のノ
イズを良好に低減するからである。こうして、得られる
信号対ノイズ比はより良好になる。二次シグマ−デルタ
変調器は依然として比較的安定しており、設計し易い。
しかしながら、三次及びより高次の変調器の設計は全く
複雑となり得る。 【００１１】図２の量子化器に対して、入力ｘ_ｉ３０は
加算器３２によってフィードバック信号４２に加えられ
る。加算器３２からの信号は第１の累算器３４に送られ
る。この累算器３４の出力は第２の累算器３６に送られ
る。累算器３６の出力は量子化器３８に入力される。剰
余またはエラー信号ｅ_ｉ（図示せず）は加算器３２によ
って入力ｘ_ｉに加えられる。量子化した出力３８はまた
フィードバック信号４２としてフィードバックされる。
量子化器３８は信号を１及び０（１ビット形式）または
多レベルに量子化することができる。 【００１２】簡略化のために、より高周波数で入力デー
タを反復することによるオーバーサンプリングを考察す
る。一定の入力を有するデルタ−シグマ・ループの分析
は簡単である。図１における積分器１６の剰余Ｒ出力
は、（ループの回りの負のフィードバックのためにεに
よって示される）小さい値に制限されたままであること
を想定することができる。剰余Ｒは以下のように（入力
シーケンスｘ_ｉ−出力シーケンスｙ_ｉ）におけるエラー
に等しい。 【００１３】 【数１】 ナイキストサンプル間でｎ回の入力データの反復を使用
するｎ回のオーバーサンプリングに対して、ｘ_ｉはｎ回
の反復に一定であるので、ループのｎ回の反復の後、こ
のエラーはε／ｎに低減する。 【００１４】 【数２】【００１５】二次ループにおいて、直列に２個の積分器
がある。第１の積分器において、入力はｘ，２ｘ，３
ｘ，．．．，ｎｘとして累算される。順次、第２の積分
器は入力サンプルのみに起因してｘ，３ｘ，６
ｘ，．．．，ｎ（ｎ＋１）ｘ／２として割り切れる。こ
うして、エラーは２／（ｎ^２＋ｎ）として平方式に低下
する。 【００１６】 【数３】 【００１７】換言すると、ループ即ちｎの次数を増加す
ることによって、記憶した値がｎに比例して大きくなる
につれてエラーを無視できる程小さくすることができ
る。 【００１８】参照によって本願に組み込まれる米国特許
第５，８１５，１０２号に開示されているように、図３
は復調器６９としての二次シグマ−デルタ量子化器７０
及び１ビットＤ／Ａ変換器７１、それに１ビット信号か
らノイズを除去する低域フィルタ７３を利用するオーバ
ーサンプリングＤ／Ａ変換器を示している。オーバーサ
ンプリングは量子化エラーを小さい値に低減することに
よって分解能を増大するのに使用する。一般に補間と呼
ばれる、サンプルを増大する技術は当業者によって十分
に了知される。とりわけ、代表的技術は零スタッフィン
グ（ｚｅｒｏｓｔａｆｆｉｎｇ）及びデータ反復を含ん
でいる。 【００１９】図３において、入力信号ｘ_ｉ，６０は８ｋ
Ｈｚで１６ビットワードに復号化したデータから構成さ
れる。これらのワードはレジスタ６３に入力され、この
レジスタ６３から３２ｋＨｚで低域フィルタ６４に送ら
れ、各ワードは４回反復される。低域フィルタは有限イ
ンパルス応答型式である。低域フィルタである線形補間
器６６は３つの新しいワードを低域フィルタ６４からの
ワードの各対の間に挿入し、このことによってデータ転
送速度は１２８ｋＨｚに上昇する。これらのワードは第
２のレジスタ６７に送られ、このレジスタ６７は各ワー
ドを復調器６９に送り、これを各ワード８回反復し、こ
の結果、１ＭＨｚのデータ転送速度が得られる。サンプ
ルのこの反復は簡易型式の低域フィルタである。１ＭＨ
ｚの抽出比はオーディオアプリケーションに対しては十
分に高いデータ転送速度であり、この結果、信号に導入
されることとなる量子化ノイズは小さく、かつ、アナロ
グ平滑フィルタに関する要求は容易に満たされる。出力
ｙ_ｉ，６１はアナログ信号である。オーディオアプリケ
ーションに対して、スピーカーは低域フィルタとして機
能することから、復調器６９の出力は時には直接スピー
カーに入力することができる。この構成はクラスＤ出力
またはパルス密度変調駆動と呼ばれるものを使用する。
クラスＤ段階のワット損は、出力トランジスタが常に十
分に閉または開の位置にあるので、非常に小さくなる潜
在性を有し、この結果、殆どの抵抗性電力損失を除去す
る。 【００２０】二次シグマ−デルタ量子化器７０及び低域
フィルタ７１を利用してシグマ−デルタ量子化器７０か
らのデータをアナログ信号ｙ_ｉ，６１に変換する、図３
に示すようなオーバーサンプリングＤ／Ａ変換器は、低
速オーディオアプリケーションに対するような低速度サ
ンプリング用の非常に有効な装置である。しかしなが
ら、このオーバーサンプリングＤ／Ａ変換器は望ましい
よりも高い電力を要求する比較的高い出力データ遷移レ
ートを有している。更に、例えば、セルラー基地局アプ
リケーション、及びｎ＝２５６個のオーバーサンプリン
グのオーダーのオーバーサンプリング補間に対して要求
される２００ＭＨｚサンプリング等の高速抽出比では、
極端な刻時速度（４００ＭＨｚ×２５６）は重大な設計
上の障害となる。 【００２１】オーバーサンプリングは任意の所定の補間
手順によって達成することができる。例えば、ナイキス
ト期間全体の間に一定に保持されるサンプルについてオ
ーバーサンプリングが行われる場合、補間は入力サンプ
ルをｎ回（ｎはオーバーサンプリング比率）反復するこ
とに低減する。サンプル及び保持オペレーションによっ
て低域フィルタリング機能が得られ、これは周知の（Ｓ
ｉｎＸ）／Ｘ関数である。図４はオーバーサンプリング
・シグマ−デルタ変調器に結合したデジタル信号プロセ
ッサ８０を使用した周知の実施を示している。このデジ
タル信号プロセッサ８０は実時間の入力信号を用いてシ
ーケンス値を計算し、シグマ−デルタ変換器はオーバー
サンプリング・レートで動作する。 【００２２】図５はこの発明による出力シーケンスのオ
フライン処理をもたらす装置を図示している。１６ビッ
トの入力ワードはリード・オンリー・メモリ１１０に結
合したシグマ−デルタ変換器１００によって受信され
る。入力信号及びシグマ−デルタ変換器１００の出力信
号はリード・オンリー・メモリ１１０に結合してテーブ
ルとして記憶される。動作時、シグマ−デルタ変換はオ
フラインで予め計算されて、無視できなければ剰余は勿
論、出力シーケンスを発生する。信号の１つの値の変換
は各入力のそれ以前の経歴とは無関係であるので、この
ことは可能となる。こうして、全ての可能な１６ビット
に対応する６５，５３６個の値を一度に１個のベースで
オフライン・シグマ−デルタ変換器に送り込むことがで
きる。変換器はｎサイクル（ｎはオーバーサンプリング
因子）の間移動する。このオフライン計算から得られた
ｎビット及び剰余の出力シーケンスは１６ビット入力ワ
ードによってアドレス指定可能なリード・オンリー・メ
モリ１１０に記憶される。 【００２３】図６はこの発明による高速、高分解能Ｄ／
Ａ変換器１０５を表示している。入力信号１０６の１６
ビット入力ワードは、全ての可能な１６ビット入力に対
応する予め計算したデルタ−シグマ値を含む図５のリー
ド・オンリー・メモリ１１０をアドレス指定する。入力
信号１０６によってアドレス指定したときにリード・オ
ンリー・メモリ１１０に記憶されている各値はシグマ−
デルタ・シーケンスの全ての記憶した値を同時に出力す
ることとなる。ＲＯＭ１１０のｎ個の出力に結合した複
数の１ビットＤ／Ａ変換器（ＤＡＣ）１２０、１２２、
１２４及び１２６を使用して出力を要求されるアナログ
信号に変換することができ、ｎ個の出力のおのおのは、
おのおのがオーバーサンプリング期間だけ次の１つに関
して遅延される多位相クロックによって刻時される。Ｒ
ＯＭ１１０に記憶されているデータは必要ならば圧縮さ
れて、ＲＯＭ１１０の記憶セルの数、即ちサイズを最小
化する。ＲＯＭ１１０に何が記憶されているかに応じ
て、ＲＯＭ１１０から出力されるデータは種々の有益な
低遷移レート型式であって良い。 【００２４】遅延ロック・ループ及びｎ個の１ビットＤ
ＡＣ１２０、１２２、１２４及び１２６があるとすれ
ば、メモリが入力によってアドレス指定される場合、記
憶したビット−シーケンス全体及び剰余は同時に出力に
転送される。このシーケンスはカラムとして記憶され、
これらのビットは図示のように並行してＤＡＣ１２０、
１２２、１２４及び１２６に送られる。各ＤＡＣ１２
０、１２２、１２４及び１２６は単一の差分対及び後部
電流源（ｔａｉｌ ｃｕｒｒｅｎｔ ｓｏｕｒｃｅ）を
有する電流ステアリング構成を使用して実施することが
できる。各差分対がクロックド・フリップ−フロップ
（ｃｌｏｃｋｅｄ ｆｌｉｐ−ｆｌｏｐ）によって切り
換えられることによって、電流を一方の側から他方の側
に転送する。ＤＡＣ１２０、１２２、１２４及び１２６
は図７に示す遅延クロックを用いて刻時される。隣接す
るクロック間の遅延はＴ／ｎ（Ｔはナイキスト期間）で
ある。この多位相クロックは非常に低いジッターを有す
る遅延ロック・ロープを使用して得なければならない。
改良した精度の理由のために、記憶した剰余が出力され
れば、個別剰余加算器１２８及びＤＡＣ１３０が必要と
なろう。これらの値はデジタル定義域において加算され
よう。剰余の値がかなりのものとなる場合（即ち、最上
位のビットが１になる場合）、値はアナログに変換さ
れ、補正として出力に加えられることとなる。 【００２５】全てのＤＡＣ１２０、１２２、１２４及び
１２６の出力を合算することによって得られるアナログ
出力はシグマ−デルタＤＡＣをエミュレートし、なおこ
の実施例は従来技術のシグマ−デルタ解法では不可能の
高速及び高分解能の双方をもたらす。この出力はろ波し
尽くさなければならないオーバーサンプリング・レート
を上回る高周波数で量子化ノイズを整形していることに
留意されたい。（本願に組み込まれる）米国特許第５，
０１２，２４５号に開示されているように、この整形を
行う便利な方法は、種々のＤＡＣ１２０、１２２、１２
４及び１２６の後部電流をフィルタの係数に対応するよ
うに調整することによって単に得られるＦＩＲフィルタ
リング技術を使用することである。オペランドのうちの
１つがａ＋１、−１または０の場合に乗算はとるに足ら
ないものである。フィルタの係数における不正確性は非
線形性または刺激（ｓｐｕｒ）を導入することはない
が、フィルタの周波数応答を変化させるに過ぎないこと
に留意されたい。 【００２６】別の実施例はオーバーサンプリング・レー
トが１２８の１００ｄＢのダイナミック・レンジを得る
べく、二次シグマ−デルタ・ループを組み込むことがで
きる。このことは読出し専用記憶が６５Ｋ×１２８ビッ
トであることを意味している。より高次のループまたは
多ビット遅延ループが利用されれば、オーバーサンプリ
ング・レートはより小さくなる。しかしながら、ＤＡＣ
１２０、１２２、１２４及び１２６の数及びクロック位
相の数は低減するものの、ＤＡＣは一層複雑になる。 【００２７】別の実施例はタップの最適数及びフィルタ
の重み係数を適用する装置を備えることができる。前記
米国特許第５，０１２，２４５号に開示されているよう
にタップの最適数及びタップ重み係数を設計する方法は
本願に組み込まれる。特別に、これらのタップ重み係数
はＤＡＣ１２０、１２２、１２４及び１２６からのアナ
ログ出力信号に適用されよう。 【００２８】また別の実施例はテーブルにおける対称性
を利用してデータが圧縮され、次いで記憶される図５に
おけるようなＲＯＭを含むことができる。データは図６
のＲＯＭから出力された後ＲＯＭの出力に結合する拡張
ユニットによって後に拡張される。対応する拡張ユニッ
トも高速度でなければならない。 【００２９】サブアセンブリはデジタル入力の可能な値
に対する予め記憶したシグマ−デルタ・デジタルシーケ
ンスを有するＲＯＭのみから構成することができる。 【００３０】デジタル信号を高速及び高分解能を有する
アナログ信号に変換する方法は図８のフローチャートに
まとめてある。開始時（ステップ２００）、シグマ−デ
ルタ・アナログシーケンス・パターンが、ステップ２０
１に示すように全ての可能なデジタル信号入力に対して
オフラインで発生される。これらのシーケンス・パター
ンはステップ２０２でリード・オンリー・メモリ等の記
憶装置に記憶される。ステップ２０３でデジタル信号入
力がリード・オンリー・メモリをアドレス指定して、記
憶したシーケンス・パターンを検索した後、ステップ２
０４でアナログシーケンス・パターンが検索される。こ
のデータはステップ２０４において複数のＤ／Ａ変換器
に加えられる。ステップ２０６において、複数のＤ／Ａ
変換器のおのおのは多位相クロックによって刻時され
る。各Ｄ／Ａ変換器から全ての出力は合算されて、ステ
ップ２０６で出力信号を提供して、プロセスを終了する
（ステップ２０８）。 【００３１】この発明の高速、高分解能のＤ／Ａ変換器
は多種多様の電気通信及び他のアプリケーションに使用
することができる。従来、Ｄ／Ａ変換器１０５は、例え
ばコード分割多元接続（ＣＤＭＡ：Ｃｏｄｅ Ｄｉｖｉ
ｓｉｏｎ ＭｕｌｔｉｐｌｅＡｃｃｅｓｓ）及び移動通
信用グローバルシステム（ＧＳＭ：ＧｌｏｂａｌＳｙｓ
ｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔ
ｉｏｎ）等の国際規格に従って動作する無線ユーザー端
末及び基地局の一部であることができる。 【００３２】図９はこの発明のＤ／Ａ変換器を実施する
ことができる無線通信システムを図示している。無線通
信システム３００はアップリンク・チャネル３０６及び
ダウンリンク・チャネル３０８によって基地局（セルラ
ー基地局を図示している）３０４と通信する無線ユーザ
ー端末（セルラーハンドセットを図示している）３０２
を備えている。基地局及び無線ユーザー端末ユニットは
同様に動作する。 【００３３】システム３００におけるセルラー通信は、
時間領域デュプレックス（ＴＤＤ：Ｔｉｍｅ Ｄｏｍａ
ｉｎ Ｄｕｐｌｅｘ）または周波数領域デュプレックス
（ＦＤＤ：Ｆｒｅｑｕｅｎｃｙ Ｄｏｍａｉｎ Ｄｕｐ
ｌｅｘ）において容易にすることができる。時間領域デ
ュプレックス（ＴＤＤ）において、無線ユーザー端末３
０２及び基地局３０４の間の通信は単一のチャネル上で
行われる。ウォーキートーキー（ｗａｌｋｙ−ｔａｌｋ
ｙ）のように、チャネルは移動局送信機及び基地局送信
機によって時間的に共有される。タイムスロットはアッ
プリンク専用であり、別のタイムスロットはダウンリン
ク専用である。アップリンク及びダウンリンクのタイム
スロットの相対的長さは非対称性のデータトラフィック
を収容するように調整することができる。ダウンリンク
のデータトラフィックが平均値でアップリンクのデータ
トラフィックの２倍であることが見い出せれば、ダウン
リンクのタイムスロットはアップリンクのタイムスロッ
ト２倍である。周波数領域デュプレックス（ＦＤＤ）に
おいて、無線ユーザー端末３０２及び基地局３０４は一
対の無線周波数によって通信する。より低い周波数は移
動局が情報を基地局に送るアップリンクである。アップ
リンク及びダウンリンクの双方は、信号ソース、送信
機、伝播経路、受信機、及び情報を提供する方法から構
成される。無線ユーザー端末及び基地局の双方は、高速
度及び高分解能でデジタルデータをアナログ信号に変換
する送信機を用いてこの発明を実施する。基地局は多キ
ャリア・ダウンリンク信号全体を単一のＲＦ送信機に使
用するアナログ信号に変換することができよう。無線ユ
ーザー端末は以下において説明する。 【００３４】図１０は無線ユーザー端末３０２のトップ
レベルのブロック図３１０を提示している。無線ユーザ
ー端末３０２において、無線周波数（ＲＦ）信号はＲＦ
セクション３１２によって受信され送信される。図示の
実施例において、ＲＦセクション３１２はアンテナ３３
８を受信機３１７及び電力増幅器３２３に結合する送受
切換器３３５を備えている。変調器３２１は電力増幅器
３２３及びシンセサイザー３１９に結合している。シン
セサイザー３１９は更に受信機３１７に結合している。
ＲＦセクション３１２は更にアナログベースバンド３１
３に結合している。図示の実施例において、アナログベ
ースバンド３１３はＲＦインーターフェース３１４及び
オーディオインターフェース３１５を備えている。スピ
ーカー３３７及びマオクロフォン３３９はオーディオイ
ンターフェース３１５に結合している。ＲＦインーター
フェース３１４はＲＦセクション３１２の受信機３１７
及び変調器３２１の双方に結合している。アナログＲＦ
インターフェース３１４はアナログ及びデジタル領域間
で変換を行うＩ（同相）及びＱ（クワド位相）のＡ／Ｄ
変換器（ＡＤＣ）及びＤ／Ａ変換器（ＤＡＣ）を含んで
いる。オーディオインターフェース３１５はまたデジタ
ル及びアナログ領域間で変換を行うＩ及びＱのＡ／Ｄ変
換器（ＡＤＣ）及びＤ／Ａ変換器（ＤＡＣ）１０５を含
むことができる。アナログベースバンド３１３は更にデ
ジタルベースバンド３１６に結合している。 【００３５】図示の実施例において、デジタルベースバ
ンド３１６は３つの構成要素、即ち、デジタル信号プロ
セッサ（ＤＳＰ：ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒ
ｏｃｅｓｓｏｒ）３１８、マイクロコントローラ・ユニ
ット（ＭＣＵ：ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ ｕｎ
ｉｔ）３２０、及びアプリケーション特定集積回路（Ａ
ＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ
ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）３２２を備えて
いる。ＤＳＰ３１８はオーディオインターフェース３１
５をＲＦインターフェース３１４及びマイクロコントロ
ーラ・ユニット（ＭＣＵ）３２０に結合する。デジタル
信号プロセッサ（ＤＳＰ）３１８及びマイクロコントロ
ーラ・ユニット（ＭＣＵ）３２０は更にＡＳＩＣバック
プレーン３２２に結合している。マイクロコントーラ・
ユニット（ＭＣＵ）３２０は、少なくともユーザー・デ
ィスプレイ３２９及びキーボード３３１（付加的加入者
識別モジュール（ＳＩＭ）カード３３３も開示される）
を備えたユーザー・インターフェース３２７に結合して
いる。 【００３６】デジタル信号プロセッサ（ＤＳＰ）３１８
はプログラム可能スピーチ符号化及び復号化（ボコーダ
ー）、チャネル符号化及び復号化、等化、復調及び暗号
化をもたらす。マイクロコントローラ・ユニット（ＭＣ
Ｕ）はレベル２＆３プロトコル、無線リソース管理、シ
ョートメッセージ・サービス、マンマシン・インターフ
ェース及び実時間動作システムを扱う。ＡＳＩＣバック
プレーン３２２は全てのチップレート処理を実行する。
トップレベル・ブロック図はＲＦセクション３１２、ア
ナログベースバンード３１３及びデジタルベースバンド
３１６を別個のパッケージまたはチップであるようにし
て図示しているが、この発明では、ＲＦ機能、及び／又
はアナログベースバンード機能及び／又はデジタルベー
スバンド機能等の等価機能で任意の前記構成要素を置換
することが期待される。実際の実施が変化するとしても
これらの機能は同じままであろう。この発明では更に、
ＲＦセクション３１２、アナログベースバンード３１３
及びデジタルベースバンド３１６は選択的に１つまたは
２つのパッケージまたはチップに組み合わせたり及び／
又は集積化することができるということを期待される。 【００３７】無線ユーザー端末３０２用のアップリンク
音声処理チェーン３０６を図１１に図示している。この
チャネルはマイクロフォン３３９をボコーダー３４３に
結合するＣＯＤＥＣ３４５と、ボコーダー３４３を高速
及び高分解能のＤ／Ａ変換器３２５に結合するベースバ
ンド変調器３４１とを含んでいる。ＲＦ送信機３３４
（ＲＦセクション３１２の一部）はアンテナ３３８をＤ
／Ａ変換器３２５に結合する。ＲＦ送信機３３４内にお
いて、変調器３２１は２つのＲＦミクサー、即ち、ＲＦ
局部発信器として実施される、シンセサイザーによって
駆動されるＩ及びＱとして実施される。ＲＦ送信機ＣＯ
ＤＥＣ３４５は共に１個のチップ上に結合されるオーデ
ィオ増幅器（図示せず）、シグマ−デルタＡ／Ｄ変換器
（ＡＤＣ）（図示せず）及びデジタルフィルタ（図示せ
ず）を含んでいる。このＣＯＤＥＣはマイクロフォンを
通してアナログ音声信号を受信すると共に、この受信し
たアナログ音声信号をデジタル信号に変換する。ＣＯＤ
ＥＣはデジタルベースバンド３１６とは別個のものとし
て示されているが、このＣＯＤＥＣ３４５はデジタルベ
ースバンド３１６の内部にあっても良い。ＣＯＤＥＣ３
４５はＶＯＣＯＤＥＲに含まれるアルゴリズムを使用し
てオーディオ信号をデジタルワードにトランスコード
（ｔｒａｎｓｃｏｄｅ）する。次いで、この信号は複素
数変調され、アナログ（Ｉ＆Ｑ）に変換され、送信機に
加えられる。送信機はハンドセットに割り当てた無線周
波数で複素数変調される。この送信機はアンテナ３３８
に結合した電力増幅器を使用してデジタル信号を送信す
ることによって、（デジタル）音声情報を基地局受信機
に効果的に伝達する。 【００３８】無線ユーザー端末３０２用のダウンリンク
音声チャネル３０８を図１２に図示してある。このチャ
ネルはアンテナ３３８をＡ／Ｄ変換器（ＡＤＣ）３４２
（シグマ−デルタＡ／Ｄ変換器（ＡＤＣ）が図１２の実
施例に示されているが、他のＡ／Ｄ変換器を使用するこ
とができる）に結合するＲＦ受信機（ＲＦセクション３
１２の一部）３４０と、復調器３４４をＣＯＤＥＣ３４
５に結合するボコーダー３４３と、ＣＯＤＥＣ３４５に
結合したスピーカー３３７とを含んでいる。ＣＯＤＥＣ
３４５はデジタルベースバンド３１６とは別個のものと
して示されているが、このＣＯＤＥＣ３４５はデジタル
ベースバンド３１６の内部にあっても良い。ＣＯＤＥＣ
３４５はＶＯＣＯＤＥＲに含まれるアルゴリズムを使用
してデジタルワードをアナログ信号にトランスコードす
る。ＣＯＤＥＣ３４５は共に１個のチップに結合される
デジタルフィルタ、ＤＡＣ及びオーディオ増幅器を含ん
でいる。ＲＦ受信機はＩＦ増幅器利得を受信した信号の
関数として変化させる自動利得制御（ＡＧＣ）回路を使
用している。目標は歪み無しでかつ最小限度のノイズで
Ａ／Ｄ変換器にフルスケール・アナログ信号を提供する
ことである。 【００３９】この発明の通信システムが動作するセルラ
ーシステムの帯域構造は非常に高いスペクトル密度を有
する緊密にパックしたＲＦキャリアから構成される。図
１３に図示するように、世界的に最も広く展開している
時分割多元接続（ＴＤＭＡ）システムは移動通信用グロ
ーバルシステム（ＧＳＭ）であり、ジー・エム・エス・
ケー（ＧＭＳＫ）変調式キャリアは、隣接するチャネル
信号干渉が第１の隣接チャネルで−３０ｄＢｃにまた第
２の隣接チャネルで−６０ｄＢｃに抑制された状態で２
００ｋＨｚラスター３４８上に置かれる。米国（ＩＳ−
９５）で使用される２−Ｇコード分割多元接続（ＣＤＭ
Ａ）システムは、極めて小さい保護周波数帯で１．２５
ＭＨｚで離隔している４位相偏移変調（ＱＰＳＫ）−変
調式（１．２２８８Ｍｓｐｓ）キャリアを使用してい
る。各キャリアはユーザーを分離するのに使用される３
２ウォルシュ（Ｗａｌｓｈ）コードまで変調することが
できる。前述したように、この発明で開示した高速、高
分解能Ｄ／Ａ変換器を使用することによって、一般のＲ
Ｆ電力増幅器を通して多キャリア基地局伝送を行うこと
ができる。 【００４０】図１４は２Ｇ及び３Ｇセルラー規則のスペ
クトル定義を図示している。基地局送信機は上部周波数
帯域上で動作する。例えば、欧州では、基地局は１９０
０から１９８０ＭＨｚの信号を受信し、２１１０から２
１７０ＭＨｚの信号を送信する。 【００４１】この発明のＤ／Ａ変換器は、迅速に変換し
なければならない大量のデータがあるデータ通信システ
ム、ハードディスク・ドライブ、ＣＤプレーヤー、ビデ
オディスプレイ、及び任意の他のアプリケーション等の
他のアプリケーションに使用することができる。 【００４２】前述の明細書中で用いてきた用語及び表現
は説明のために本願で用いたものであって限定的なもの
ではなく、かつ、図示し説明した特徴の等価物またはそ
の一部分を排除するこの種の用語及び表現の使用を意図
するものではなく、この発明の範囲は特許請求の範囲に
よってのみ規定され制限されることが認められよう。 【００４３】以上の説明に関して更に以下の項を開示す
る。 【００４４】（１）無線周波数（ＲＦ）通信機能を有す
る無線ユーザー端末において、デジタルベースバンド
と、ＲＦセクションと、前記デジタルベースバンドを前
記ＲＦセクションに結合させるアナログベースバンド
と、を具備し、前記アナログベースバンドがデジタル入
力及びアナログ出力を有するデルタ−シグマＤ／Ａ変換
器を更に備え、かつ、前記デジタル入力の全ての可能な
値に対応する多数の所定の補間したサンプルだけ送られ
たデルタ−シグマ変換器の各出力を記憶すると共に、前
記デジタル入力を受信すべく結合した記憶装置と、前記
記憶した出力を受信すべく前記記憶装置に結合すると共
に、多位相クロックによって刻時される複数のＤ／Ａ変
換器であって、該複数のＤ／Ａ変換器のおのおのに加え
られる各位相が、所定の補間したサンプルの数で除算し
たナイキスト（Ｎｙｑｕｉｓｔ）期間と等しいオーバー
サンプリング期間だけ次の１つに関して遅延されてなる
前記複数のＤ／Ａ変換器と、前記複数のＤ／Ａ変換器に
結合され、前記アナログ出力を発生すべく前記複数のＤ
／Ａ変換器からの全出力を合算する合算器と、を備えて
いることを特徴とする前記無線ユーザー端末。 【００４５】（２）無線周波数（ＲＦ）通信機能を有す
る無線ユーザー端末において、デジタルベースバンド
と、ＲＦセクションと、前記デジタルベースバンドを前
記ＲＦセクションに結合させるアナログベースバンド
と、を具備し、前記アナログベースバンドが、前記デジ
タル入力の全ての可能な値に対応する多数の所定の補間
したサンプルだけ送られたデルタ−シグマ変換器の圧縮
した出力を記憶し、前記デジタル入力を受信すべく結合
した記憶装置と、前記記憶装置に結合して前記圧縮した
出力を拡張する拡張ユニットと、前記拡張した記憶した
出力を受信すべく前記拡張ユニットに結合し多位相クロ
ックによって刻時される複数のＤ／Ａ変換器であって、
該複数のＤ／Ａ変換器のおのおのに加えられる各位相
が、所定の補間したサンプルの数で除算したナイキスト
期間に等しいオーバーサンプリング期間だけ次の１つに
関して遅延されてなる前記複数のＤ／Ａ変換器と、前記
複数のＤ／Ａ変換器に結合し、前記複数のＤ／Ａ変換器
からの全ての出力を合算して前記アナログ出力を発生す
る合算器と、を備えていることを特徴とする前記無線ユ
ーザー端末。 【００４６】（３）無線周波数（ＲＦ）通信機能を有す
る無線ユーザー端末において、デジタルベースバンド機
能をもたらす回路群と、ＲＦ機能をもたらす回路群と、
アナログベースバンド機能をもたらす回路群であって、
前記デジタルベースバンド機能をもたらす回路群及び前
記ＲＦ機能をもたらす回路群に結合した前記回路群と、
を具備し、前記アナログベースバンド機能をもたらす回
路群が、前記デジタル入力の全ての可能な値に対応する
多数の所定の補間したサンプルだけ送られたデルタ−シ
グマ変換器の圧縮した出力を記憶し、前記デジタル入力
を受信すべく結合した記憶装置と、前記記憶装置に結合
して前記圧縮した出力を拡張する拡張ユニットと、前記
拡張した記憶した出力を受信すべく前記拡張ユニットに
結合し多位相クロックによって刻時される複数のＤ／Ａ
変換器であって、該複数のＤ／Ａ変換器のおのおのに加
えられる各位相が、所定の補間したサンプルの数で除算
したナイキスト期間に等しいオーバーサンプリング期間
だけ次の１つに関して遅延されてなる前記複数のＤ／Ａ
変換器と、前記複数のＤ／Ａ変換器に結合し、該複数の
Ｄ／Ａ変換器からの全ての出力を合算して前記アナログ
出力を発生する合算器と、を備えていることを特徴とす
る前記無線ユーザー端末。 【００４７】（４）無線周波数（ＲＦ）イネーブル化通
信システムにおいて、基地局と、無線周波数（ＲＦ）通
信を介して前記基地局と通信することができる無線ユー
ザー端末と、を具備し、前記無線ユーザー端末が更に、
デジタルベースバンドと、ＲＦセクションと、前記デジ
タルベースバンドを前記ＲＦセクションに結合させるア
ナログベースバンドと、を備え、前記アナログベースバ
ンドがデシタル入力及びアナログ出力を有するデルタ−
シグマＤ／Ａ変換器を更に備え、かつ、前記デジタル入
力の全ての可能な値に対応する多数の所定の補間したサ
ンプルだけ送られたデルタ−シグマ変換器の各出力を記
憶すると共に、前記デジタル入力を受信すべく結合した
記憶装置と、前記記憶した出力を受信すべく前記記憶装
置に結合すると共に、多位相クロックによって刻時され
る複数のＤ／Ａ変換器であって、該複数のＤ／Ａ変換器
のおのおのに加えられる各位相が、所定の補間したサン
プルの数で除算したナイキスト期間と等しいオーバーサ
ンプリング期間だけ次の１つに関して遅延されてなる前
記複数のＤ／Ａ変換器と、前記複数のＤ／Ａ変換器に結
合され、前記アナログ出力を発生すべく前記複数のＤ／
Ａ変換器からの全出力を合算する合算器と、を備えてい
ることを特徴とする前記無線周波数（ＲＦ）イネーブル
化通信システム。 【００４８】（５）無線周波数（ＲＦ）イネーブル化通
信システムにおいて、基地局と、無線周波数（ＲＦ）通
信を介して前記基地局と通信することができる無線ユー
ザー端末と、を具備し、前記無線ユーザー端末が更に、
デジタルベースバンド機能をもたらす回路群と、ＲＦ機
能をもたらす回路群と、アナログベースバンド機能をも
たらす回路群であって、前記デジタルベースバンド機能
をもたらす回路群及び前記ＲＦ機能をもたらす回路群に
結合した前記回路群と、を具備し、前記アナログベース
バンド機能をもたらす回路群が、前記デジタル入力の全
ての可能な値に対応する多数の所定の補間したサンプル
だけ送られたデルタ−シグマ変換器の圧縮した出力を記
憶し、前記デジタル入力を受信すべく結合した記憶装置
と、前記記憶装置に結合して前記圧縮した出力を拡張す
る拡張ユニットと、前記拡張した記憶した出力を受信す
べく前記拡張ユニットに結合し多位相クロックによって
刻時される複数のＤ／Ａ変換器であって、該複数のＤ／
Ａ変換器のおのおのに加えられる各位相が、所定の補間
したサンプルの数で除算したナイキスト期間に等しいオ
ーバーサンプリング期間だけ次の１つに関して遅延され
てなる前記複数のＤ／Ａ変換器と、前記複数のＤ／Ａ変
換器に結合し、前記複数のＤ／Ａ変換器からの全ての出
力を合算して前記アナログ出力を発生する合算器と、を
備えていることを特徴とする前記無線周波数（ＲＦ）イ
ネーブル化通信システム。 【００４９】（６）第１項または第２項記載の無線ユー
ザー端末、または第４項または第５項記載の無線周波数
（ＲＦ）イネーブル化通信システムにおいて、前記記憶
装置が読出し／書込みプログラム可能なメモリのうちの
一方であることを特徴とする前記無線ユーザー端末また
は前記無線周波数（ＲＦ）イネーブル化通信システム。 【００５０】（７）第１項、第２項または第３項の何れ
かに記載の無線ユーザー端末、または第４項または第５
項記載の無線周波数（ＲＦ）イネーブル化通信システム
において、前記無線ユーザー端末はセルラーハンドセッ
トであることを特徴とする前記無線ユーザー端末または
前記無線周波数（ＲＦ）イネーブル化通信システム。 【００５１】（８）第１項、第２項または第３項の何れ
かに記載の無線ユーザー端末、または第４項または第５
項記載の無線周波数（ＲＦ）イネーブル化通信システム
において、前記デジタルベースバンドが、デジタル信号
プロセッサ（ＤＳＰ）と、前記ＤＳＰに結合したマイク
ロコントラー・ユニット（ＭＣＵ）と、前記ＤＳＰ及び
前記ＭＣＵに結合したＡＳＩＣバックプレーンと、を更
に備えたことを特徴とする前記無線ユーザー端末または
前記無線周波数（ＲＦ）イネーブル化システム。 【００５２】（９）第１項、第２項または第３項の何れ
かに記載の無線ユーザー端末、または第４項または第５
項記載の無線周波数（ＲＦ）イネーブル化通信システム
において、前記アナログベースバンドが前記ＤＳＰ、ス
ピーカー及びマイクロフォンに結合したオーディオイン
ターフェースを備えたことを特徴とする前記無線ユーザ
ー端末または前記無線周波数（ＲＦ）イネーブル化通信
システム。 【００５３】（１０）第１項、第２項または第３項の何
れかに記載の無線ユーザー端末、または第４項または第
５項記載の無線周波数（ＲＦ）イネーブル化通信システ
ムにおいて、前記アナログベースバンドが前記デジタル
ベースバンド及び前記ＲＦセクションに結合したＲＦイ
ンターフェースを備え、前記デルタ−シグマＤ／Ａ変換
器が前記ＲＦインターフェース内に位置していることを
特徴とする前記無線ユーザー端末または前記無線周波数
（ＲＦ）イネーブル化通信システム。 【００５４】（１１）シグマ−デルタ原理を異なる方法
で利用する、従来達成可能であったものよりも高速度で
動作可能な改良式ＤＡＣを有する無線通信装置及び対応
するシステム。特に、この発明は複数の１ビットＤ／Ａ
変換器（１２０、１２２、１２４、１２６）に結合した
デジタル入力（１０６）の全ての可能な値に対応するデ
ルタ−シグマ・アナログシーケンスを記憶する、リード
・オンーリー・メモリ等の、記憶装置（１１０）を含む
Ｄ／Ａ変換回路（１０５）を実施する無線ユーザー端末
（３０２）及び対応するシステム（３００）を備えてい
る。Ｄ／Ａ変換器（１２０、１２２、１２４、１２６）
のおのおのは、Ｄ／Ａ変換器（１２０、１２２、１２
４、１２６）のおのおのに加えられる各位相がオーバー
サンプリング期間だけ相互に関して遅延されるように多
位相クロックによって刻時される。合算器は各Ｄ／Ａ変
換器（１２０、１２２、１２４、１２６）に結合して各
Ｄ／Ａ変換器（１２０、１２２、１２４、１２６）から
の各出力を合算してアナログ出力を発生する。これによ
って、この発明によるＤ／Ａ変換回路（１０５）は高速
度及び高分解能の双方を有するデルタ−シグマＤ／Ａ変
換器をエミュレートする。 【００５５】関連出願のクロス・リファレンスこの発明
は、参照によって本願に組み込まれる同時係属出願の２
００１年４月３０日付で出願した米国特許出願第０９／
８４６，４４０号（ＴＩ−３２８８６）、２００１年４
月３０日付で出願した米国特許出願第０９／８４６，９
３５号（ＴＩ−３２９５６）、及び２００１年４月３０
日付で出願した米国特許出願第０９／８４６，４２９号
（ＴＩ−３２９５７）に関連している。

【図面の簡単な説明】 【図１】既知の一次シグマ−デルタ変換器の略図であ
る。 【図２】既知の二次シグマ−デルタ変換器の略図であ
る。 【図３】図１の既知の一次シグマ−デルタ変換器を有す
る既知のオーバーサンプリングＤＡＣシステムの略図で
ある。 【図４】従来技術のデジタル信号プロセッサ及びＤＡＣ
配置の略図である。 【図５】プログラムを記憶するリード・オンーリー・メ
モリに結合した一次シグマ−デルタ変換器の略図であ
る。 【図６】この発明の一実施例で開示するようなシグマ−
デルタ変調器の実施例のブロック図である。 【図７】この発明によるシグマ−デルタ変調器の各１ビ
ットＤＡＣに対するクロック信号のタイミング図であ
る。 【図８】この発明による信号の変調方法のフローチャー
トである。 【図９】この発明の一実施例のシグマ−デルタ変調器を
実施する通信システムの略図である。 【図１０】この発明の実施例で実施される無線ユーザー
端末のブロック図である。 【図１１】この発明の実施例によるシグマ−デルタ変調
器を実施する無線ユーザー端末のブロック図である。 【図１２】この発明の実施例によるシグマ−デルタ変調
器を実施する無線ユーザー端末受信機のブロック図であ
る。 【図１３】ａ及びｂはＴＤＭＡ（ＧＳＭ）及びＣＤＭＡ
（ＩＳ−９５）に対する送信したスペクトルを示す図で
ある。 【図１４】２Ｇ及び３Ｇセルラー規則のスペクトル定義
を示す図である。 【符号の説明】 １００：シグマ−デルタ変換器、１０５：Ｄ／Ａ変換回
路、１０６：入力信号、１１０：リード・オンリー・メ
モリ、１２０、１２２、１２４、１２６：１ビットＤ／
Ａ変換器、１２８：個別剰余加算器、１３０：Ｄ／Ａ変
換器、３００：無線通信システム、３０２：無線ユーザ
ー端末、３０４：基地局、３０６：アップリンク・チャ
ネル、３０８：ダウンリンク・チャネル、３１２：ＲＦ
セクション、３１３：アナログベースバンド、３１４：
ＲＦインターフェース、３１５：オーディオインターフ
ェース、３１６：デジタルベースバンド、３１７：受信
機、３１８：デジタル信号プロセッサ、３１９：シンセ
サイザー、３２０：マイクロコントローラ・ユニット、
３２１：変調器、３２２：アプリケーション特定集積回
路、３２３：電力増幅器、３２５：Ｄ／Ａ変換器、３２
７：ユーザー・インターフェース、３２９：ユーザー・
ディスプレイ、３３１：キーボード、３３３：ＳＩＭカ
ード、３３４：ＲＦ送信機、３３５：送受切換器、３３
７：スピーカー、３３８：アンテナ、３３９：マイクロ
フォン、３４０：ＲＦ受信機、３４１：ベースバンド変
調器、３４２：Ａ／Ｄ変換器、３４３：ボコーダー、３
４４：復調器、３４５：ＣＯＤＥＣ。

フロントページの続き (72)発明者 ティー、アール、ヴィスワナサン アメリカ合衆国 テキサス、アディソン、 セレスティアル プレイス 14725 Ｆターム(参考） 5J064 AA01 AA02 BA03 BA06 BB04 BC01 BC07 BC08 BC09 BC11 BC16 BC29 BD02 5K041 AA09 BB01 EE01 EE46 FF32 HH07 HH12

Claims (1)

1. 【特許請求の範囲】 【請求項１】 無線周波数（ＲＦ）通信機能を有する無
   線ユーザー端末において、 デジタルベースバンドと、 ＲＦセクションと、 前記デジタルベースバンドを前記ＲＦセクションに結合
   させるアナログベースバンドと、を具備し、前記アナロ
   グベースバンドがデジタル入力及びアナログ出力を有す
   るデルタ−シグマＤ／Ａ変換器を更に備え、かつ、 前記デジタル入力の全ての可能な値に対応する多数の所
   定の補間したサンプルだけ送られたデルタ−シグマ変換
   器の各出力を記憶すると共に、前記デジタル入力を受信
   すべく結合した記憶装置と、 前記記憶した出力を受信すべく前記記憶装置に結合する
   と共に、多位相クロックによって刻時される複数のＤ／
   Ａ変換器であって、該複数のＤ／Ａ変換器のおのおのに
   加えられる各位相が、所定の補間したサンプルの数で除
   算したナイキスト（Ｎｙｑｕｉｓｔ）期間と等しいオー
   バーサンプリング期間だけ次の１つに関して遅延されて
   なる前記複数のＤ／Ａ変換器と、 前記複数のＤ／Ａ変換器に結合され、前記アナログ出力
   を発生すべく前記複数のＤ／Ａ変換器からの全出力を合
   算する合算器と、を備えていることを特徴とする前記無
   線ユーザー端末。