JP4053884B2 - 高効率マルチキャリアフィルタ - Google Patents

Description

本発明は、遠隔通信システムおよび関連するハードウエアに関する。特に、この発明は、複数のキャリア信号を採用する符号分割多重アクセス（ＣＤＭＡ）無線通信システムのためのフィルタに関する。

無線通信システムは、都会の携帯電話およびビジネスアプリケーションを含む多種の厳しい用途に採用される。そのようなアプリケーションは取り落とした呼を最小にしながら、効率的に増大する要求に適応することができる信頼できる通信システムを必要とする。

符号分割多重アクセス（ＣＤＭＡ）のような無線通信システムは典型的には、１つ以上の基地局またはサイトとも呼ばれる基地局トランシーバサブシステム（ＢＴＳ）に接続される複数の移動局（例えば、携帯電話または無線電話）を含む。ＢＴＳから移動電話への通信リンクは順方向リンクとして知られる。移動局からＢＴＳへの通信リンクは逆方向リンクとして知られる。

基地局またはＢＴＳは移動局間の呼の経路選択および移動局と、地上の通信線ネットワークとも呼ばれる公衆電話交換網（ＰＳＴＮ）に接続された他の通信装置との間の呼の経路選択を容易にする。

ＣＤＭＡ通信システムは、ＩＳ−９５電子通信工業標準に従って構築される。ＩＳ−９５システムにおいて、データはＢＴＳと移動局との間で２０ミリ秒フレームで送信される。フレームは、チャネル雑音、容量、およびデータの安全保護のためにデジタル的に符号化される。畳み込み符号器は各フレーム内の情報の符号化をしばしば容易にする。

ＣＤＭＡ通信システムの信頼性と容量を増大するために、３ｘＣＤＭＡシステムと呼ばれる新しいＣＤＭＡシステムが採用される。３ｘＣＤＭＡシステムは３ｘ直接拡散（３ｘＤＳ）または３ｘマルチキャリア（３ｘＭＣ）システムの何れかである。３ｘＤＳシステムはＩＳ−９５システムに類似しているが、ＩＳ−９５チップレートの３倍で（３ｘ１．２２８８Ｍｃｈｉｐｓ／ｓ）で送信する。３ｘＭＣ信号は、１．２５ＭＨｚの間隔の中心周波数３つのキャリア信号を有する３ｘ帯域幅信号である。３ｘＭＣ信号は左キャリア、中央キャリア，右キャリアを含む。

３ｘＣＤＭＡシステム（ＣＤＭＡ２０００システム）において送信する前に、通信信号は、符号化され、インターリーブされ、スクランブルされ、３つのデータストリームに多重化される。各データストリームは、３ｘ帯域幅信号を生じる３つの異なるキャリア信号（キャリア）の１つを介して送信される。無線電話において、３ｘ帯域幅信号はベースバンドにダウンコンバートされ、フィルタリングされ、関連する移動局モデム（ＭＳＭ）に送信される。受信した３ｘＭＣ信号を復調するために、ＭＳＭは３ｘＭＣフィルタがローパスフィルタでなければならないことを必要とする。ロウパスフィルタは、小さなキャリア間干渉を用いてそして基地局のパルス整形効果を密接にマッチさせることにより、受信した３ｘ帯域幅信号から各キャリア信号を抽出することにより、信号対雑音比（ＳＮＲ）を最大にしなければならない。フィルタは受信した信号に関して基地局の前置イコライズの効果にも適合しなければならない。残念ながら、この発明以前に、これらの機能を十分に実行するロウパスフィルタは入手できなかった。

既存のロウパスフィルタは効果的に基地局の前置イコライズフィルタリングを補償しないし、３ｘ帯域幅フィルタから各キャリア信号を抽出しないし、基地局のパルス整形に密接にマッチしない。従って、既存のフィルタは望ましくない大きなキャリア間干渉を生じ、受信した信号の全体の位相の非線形性を最小にすることができない可能性があり、これは信号の品質を低下させる。

従って、キャリア間の干渉を最小にし、基地局の前置イコライズフィルタリングを補償し、および基地局のパルス整形を密接にマッチさせる、受信した３ｘ帯域幅ＣＤＭＡ信号を復調するための効率的なフィルタの必要性が存在する。

この技術的な必要性は、この発明のマルチキャリア信号を採用する無線通信システムのためのマルチキャリアフィルタに注意を向ける。説明するための実施例において、発明のフィルタは、マルチキャリア無線ＣＤＭＡシステムとともに使用するために適合され、そして、マルチキャリア信号を受信し、それに応答して構成要素キャリア信号成分を抽出するための第１の機構を含む。第２の機構はキャリア信号成分をフィルタリングし、それに応答して復調された、フィルタリングされたマルチ帯域幅信号を出力する。

さらに、特定の実施の形態において、第１の機構は回転子を含む。マルチキャリア信号は３つのキャリア成分を有する３ｘ帯域幅マルチキャリア信号である。３つのキャリア成分は、中央キャリア、左キャリアおよび右キャリアを含む。中央キャリア、左キャリア、および右キャリアは約１．２５ＭＨｚだけ分離される。回転子は、マルチキャリア信号を時計方向または反時計方向に選択的に回転させ、それに応答してそれぞれ左キャリアまたは右キャリアを出力するための機構を含むルックアップテーブル回転子である。

説明するための実施例において、第２機構は、マルチキャリア信号に関連する基地局のパルス整形にマッチさせるための無限インパルス応答（ＩＩＲ）フィルタを含む。第２機構は、さらに位相非線形性を最小にするためにマルチキャリア信号に関して前置イコライズ効果を補償するための機構を含む。ＩＩＲフィルタは５次の楕円ＩＩＲフィルタであり、個々のキャリア信号成分をロウパスフィルタするための１ｘロウパスフィルタとして採用される。キャリア信号成分は、周波数で分離された３つのデータストリームを含む。

ＩＩＲフィルタは縦列ダイレクトフォームＩＩフィルタ構造を有し、以下の伝達関数により特徴付けられる。

但し、α_００、α_０１、α_０２、α_１１、α_２１、α_２２、β_００、β_０１、β_０２、β_１０、β_１１、β_２０、β_２１、およびβ_２２は所定の定数であり、ｚは複素変数である。

特定の実施の形態において、

である。α係数の値とβ係数の値は、ＩＩＲフィルタのノードにおいて、オーバーフローを回避するために選択される。α係数とβ係数はシフトおよび加算型乗算器を介して実現され、この乗算器はＬ無限ノルムに従ってＩＩＲフィルタのノードにおいて、信号値に倍率をかける。

この発明の新規な設計は第２の機構により容易にされる。この第２の機構は、キャリア間の干渉を最小にすることを手助けし、基地局の前置イコライズフィルタリングおよびパルス整形を補償し、および優れた信号対雑音（ＳＮＲ）比を獲得する固有のＩＩＲフィルタを含む。

この発明は特定のアプリケーションに対して説明するための実施例を参照してここに記載されるけれども、この発明はそれに限定されないことが理解されなければならない。技術的に通常の技術を有するものおよびここに提供される開示にアクセスするものはこの発明の範囲内において、そしてこの発明が有用な重要性をもつさらなる分野において、さらなる変形例、応用例、および実施の形態を認識するであろう。

図１はこの発明の開示に従って構成された例示無線通信システム１０のブロック図である。システム１０は、基地局コントローラ（ＢＳＣ）１４を有する携帯電話システム向け交換機（ＭＳＣ）１２を含む。公衆電話交換網（ＰＳＴＮ）１６は電話線および他のネットワークおよび通信装置（図示せず）からの呼をＭＳＣ１２におよびＭＳＣ１２からの呼を経路選択する。ＭＳＣ１２はＰＳＴＮ１６からの呼を１ｘ前置イコライズフィルタ２０および３ｘ前値イコライズフィルタ２４を有する第２ＢＴＳ２２に経路選択し、第１ＢＴＳ１８および第２ＢＴＳ２２からの呼を経路選択する。第１のＢＴＳ１８は第１のセル２２に関連する。第２のＢＴＳ２２は第２のセル２６に関連する。ＢＴＳ１８および２２はしばしばセルコントローラと呼ばれる。この説明において、用語基地局とＢＴＳは、交換できるように使用される。

ＭＳＣ１２はＢＴＳ１８と２２との間の呼を経路選択する。第１のＢＴＳ１８は第１の通信リンク２８を介して第１のセル２２内の移動局３４に呼を方向づける。移動局３４は、以下に詳細に記載するように、この発明の開示に従って構成された固有の３ｘＭＣ受信器４０を含む、無線電話のような無線トランシーバである。通信リンク２８はＢＴＳ１８から移動局３４への順方向リンクと、移動局３４からＢＴＳ１８への逆方向リンクを有する２方向リンクである。典型的には、ＢＴＳ１８が移動局３４との音声通信を確立すると、リンク２８はトラヒックチャネルとして特徴づけられる。２つのＢＴＳ１８および２２のみが図１に示されているけれども、この発明の範囲を逸脱することなく、さらに多くのＢＴＳまたはより少ないＢＴＳを採用するようにしてもよい。

移動局３４が第１のセル２２から第２のセル２６に移動すると、移動局３４はハードハンドオフまたはソフトハンドオフを介して第２ＢＴＳ２２にハンドオフされる。ソフトハンドオフはしばしばオーバラップ領域３８においてトリガされる。移動局３４が第２のセル２６に入った後、移動局は第１の通信リンクを落とすことができる。移動局３４が第１のセル２２から第２のセル２６に移動すると、ソースＢＴＳ１８へのリンク２８は落ち、新しいリンク４０が目標ＢＴＳ２２とともに形成される。

第１のＢＴＳ１８は前置イコライズフィルタ２０およびパルス整形フィルタ（図示せず）を採用するＩＳ−９５ＢＴＳである。１Ｘ前置イコライズフィルタ２０は、ＩＳ−９５Ａ電子通信工業会標準に従って構築された移動局（図示せず）内の費用効率が高いアンチエイリアスフィルタに適合する。基地局１８は１ｘ帯域幅信号を順方向リンク３２を介してブロードキャストする。１ｘ帯域幅信号は所定の周波数帯域に制約された単一のキャリア信号を採用する。

この例示実施の形態において、第２ＢＴＳ２２は、第２ＢＴＳ２２と移動局３４との間の新しい順方向リンク４０を介して、３ｘＭＣまたは３ｘＤＳ（ダイレクトシーケンス）を介して移動局３４と通信する。第２ＢＴＳ２２は３ｘＤＳ（ダイレクトシーケンス）モードまたは３ｘＭＣモードで動作することができる。３ｘＤＳモードにおいて、第２ＢＴＳ２２は３ｘＤＳ信号を送信する前に３ｘＤＳ前置イコライズフィルタ２４を採用する。３ｘＭＣモードにおいて、第２ＢＴＳ２２は、３ｘＭＣ信号を移動局３４に送信する前に、３ｘ前置イコライズフィルタ２４の代わりに、１ｘ前置イコライズフィルタ２０に類似した１ｘ前置イコライズフィルタ（図示せず）を採用する。当業者は、第２ＢＴＳ２２がこの発明の範囲を逸脱することなく、３ｘＤＳモードのみまたは３ｘＭＣモードのみで送信することができることを理解するであろう。

移動局３８の３ｘＭＣ受信器３６のアンチエイリアスフィルタは前置イコライズを必要としない。従って、３ｘＭＣ受信器３６は受信したマルチキャリア信号に関連した１ｘ前置イコライズ効果、および３ｘ前置イコライズ効果、およびパルス整形効果を補償する。これらの前置イコライズ効果のための補償は受信したマルチキャリア信号の位相非線形性を最小にするのに役立つ。

受信器３６のフロントエンドは、移動アナログ受信セクション（ＭＡＲＳ）回路（これはカルコム株式会社(Qualcomm Incoroporated)から注文することができる）を介して、必要に応じて３ｘ前置イコライズを選択的に補償する。３ｘＭＣ受信器３６により採用される特殊な３ｘＭＣフィルタは、以下に詳細に述べるように１ｘ前置イコライズを補償する。前置イコライズを補償するために、フィルタ２０および２４のような前置イコライズフィルタにより、送信された信号に付加された効果は３ｘＭＣ受信器３６により除去される。

移動局３８の固有の３ｘＭＣ受信器３６は、第１ＢＴＳ１８または第２ＢＴＳ２２により送信される１ｘ帯域幅信号、３ｘＤＳ信号、および３ｘＭＣ信号に適合する。３ｘＭＣ受信器３６に含まれる特殊な３ｘＭＣフィルタは以下に詳細に記載するように、これらの信号の適合を容易にする。

図２はこの発明の開示に従って構成される無線通信システム受信器５０の図である。明確にするために、増幅器および電源のような種々の部品は図２から省略した。しかしながら、この開示にアクセスする技術に熟達した人は、さらなる必要な部品をどこにどのように実現するかを知るであろう。

この特定の実施の形態において、受信器５０は無線電話トランシーバ（図１の３４参照）および対応する符号分割多重アクセス無線通信システム（図１の１０参照）とともに使用するように適合される。受信器５０は固有の３ｘマルチキャリア（３ｘＭＣ）フィルタ５４と通信するフロントエンド５２を含む。３ｘＭＣフィルタ５４の出力は移動局モデム（ＭＳＭ）５６に接続される。ＭＳＭ５６の出力はベースバンドプロセッサ５８に接続される。

フロントエンド５２は無線周波数から中間周波数（ＲＦ／ＩＦ変換）変換回路６２と通信するアンテナ６０を含む。ＲＦ／ＩＦ変換回路６２の出力は移動アナログ受信セクション型ＩＦ／ベースバンド変換回路６４に入力される。ＭＡＲＳ ＩＦ／ベースバンド変換回路６４の出力はデマルチプレクサ（ＤＥＭＵＸ）６６に入力される。コントローラ６８はＤＥＭＵＸ６６および３ｘＭＣフィルタ５４の位相アキュムレータ７０に制御入力を供給する。

ＤＥＭＵＸ６６の第１出力はアンチエイリアスおよびアナログ／デジタル（Ａ／Ｄ）変換回路８４に入力される。アンチエイリアスおよびアナログ／デジタル（Ａ／Ｄ）変換回路８４の出力は、３ｘＭＣフィルタ５４の回転子７２および第１ロウパスフィルタ７６の入力に接続される。ＤＥＭＵＸ６６の第２出力は受信器フロントエンド５２の３ｘＤＳ前置イコライズ補償回路７４に入力される。３ｘ前置イコライズ補償回路７４の出力はアンチエイリアスおよびＡ／Ｄ変換回路８４に入力される。

３ｘＭＣフィルタ５４はＣＨＩＰｘ８（９，８３０４ＭＨｚ）クロック信号（チップレートの８倍）を位相アキュムレータ７０および回転子７２に供給する。位相アキュムレータ７０はコントローラ６８からプログラマブル制御入力を受信し、位相（φ）出力を回転子７２に供給する。アンチエイリアスおよびＡ／Ｄ変換回路８４はＤＥＭＵＸ６６または３ｘＤＳ前置イコライズ補償回路７４のどちらかの出力がアクティブになっているほうから同相および直交（Ｉ，Ｑ）信号成分を有する信号を受信する。

入力Ｉ_ｉｎ、Ｑ_ｉｎ信号の時計方向を表す、回転子の第１出力は第２ロウパスフィルタ８０に入力される。入力Ｉ_ｉｎ、Ｑ_ｉｎ信号の反時計方向の回転を表す、回転子７２の第２出力は第３ロウパスフィルタ８２に入力される。第１ロウパスフィルタ７６、第２ロウパスフィルタ８０、および第３ロウパスフィルタ８２の出力はＭＳＭ５６に入力され、それぞれ中央キャリア（Ｂ_０）、右キャリア（Ｂ_１）および左キャリア（Ｂ_−１）に対応するデータストリームを表す。ＭＳＭ５６の出力はベースバンドプロセッサ５８に入力される。ベースバンドプロセッサは、さらなる信号処理を実行し、音声またはデータを出力し、および／または、ユーザインターフェースおよびベースバンドプロセッサ５８上で実行されるアプリケーションソフトウエアのようなソフトウエアとインターフェースする。

ＩＳ−９５Ａ／Ｂ ＣＤＭＡ遠隔通信システムにおいて、非線形の前置イコライズフィルタ（図１の２０および２４参照）が、相対的に安価なアンチエイリアスフィルタを無線電話、すなわち移動局に適合させるために、基地局内（図１の１８および２２参照）に採用される。しかしながら、新しいアンチエイリアスフィルタおよびアナログ／デジタル変換器（ＡＤＣ）は、基地局前置イコライズフィルタを必要としない。従って、新しい３ｘ ＭＣ移動局は古いＩＳ−９５基地局から受信した信号の基地局前置イコライズを元に戻さなければならない。動作において、無線周波数（ＲＦ）３ｘＭＣ信号がアンテナ６０により受信される。受信した３ｘＭＣ信号は基地局または他のインフラストラクチャ（図１の１８および２２参照）における送信器から送信された。現在の特定の実施の形態において、基地局からの送信前に、単一のデータストリームを表す信号が符号化され、インターリーブされ、スクランブルされ、直交位相シフト変調（ＱＰＳＫ）記号のストリームを生じる。次に、ＱＰＳＫ記号のストリームが３つの分離されたデータストリームに逆多重化される。各データストリームはウオルシュチップ（ウオルシュコード）の異なる系列および異なる擬似雑音（ＰＮ）系列により乗算される。次に、３つのデータストリームの各々はインパルス変調に入力される。インパルス変調は、各記号ストリームをインパルス系列に変換し、インパルス曲線より下の領域はチップエネルギー（Ｅｃ）に設定される。次に、３つの異なるインパルスストリームは、パルス整形および擬似イコライズフィルタリングを行なうフィルタリング回路に入力される。ＣＤＭＡ２０００システムにおいて、前置イコライズフィルタリングはしばしば３ｘＤＳ（３ｘダイレクト拡散）前置イコライズまたは１ｘＤＳ前置イコライズである。ＩＳ−９５システムにおいて、前置イコライズは１ｘＤＳ前置イコライズである。次に、フィルタリング回路の出力は、位相が異なるキャリア信号と乗算され、中央キャリア信号、右キャリア信号、および左キャリア信号を生じ、これらは一緒に加算され、無線チャネルを介して送信される。無線チャネルは、フェージングおよびキャリア間干渉を含む雑音項を加算された送信された信号に付加する。

加算された送信された信号は受信器フロントエンド５２のアンテナにより受信され、ＲＦ／ＩＦ変換回路６２に転送される。ＲＦ／ＩＦ変換回路６２は受信したＲＦ信号をアップコンバート回路（図示せず）を介して中間周波数（ＩＦ）信号に変換する。結果として得られるＩＦ信号は次に、ＭＡＲＳ ＩＦ／ベースバンド変換回路６４によりベースバンドに変換される。ＭＡＲＳ ＩＦ／ベースバンド変換回路６４はサンプリングおよびダウンコンバート回路（図示せず）を含む。ＩＦ／ベースバンド変換回路は、３ｘＤＳ前置イコライズ補償、アンチエイリアシングおよびＡ／Ｄ変換のようなさらなる処理のために信号を作るために、自動利得制御回路のような種々のフィルタおよび増幅器も含む。好適実施の形態において、受信器フロントエンド５２は、ＲＦ／ＩＦ変換回路６２およびＩＦ／ベースバンド変換回路６４に対してＭＡＲＳ型のアーキテクチャを採用し、アンテナ６０において受信された信号がＭＳＭ５６までずっと線形位相を維持することを保証するのを助ける。

次に、コントローラ６８は受信した信号に基づいて、受信器フロントエンド５２が第１のモード（３ｘＤＳモード）であるべきか、または第２のモード（１ｘＭＣまたは３ｘＭＣモード）であるべきかを判断する。図１のＣＤＭＡ２０００基地局２２のような送信基地局が３ｘダイレクト拡散（３ｘＤＳ）前置イコライズを採用するなら、フロントエンド５２は第１のモードになり、３ｘＤＳ前置イコライズ補償回路７４を介して、３ｘＤＳ前置イコライズを元に戻す。

図１の基地局１８または２２のような送信基地局が１ｘＭＣ信号または３ｘＭＣ信号を送信し、各キャリアはＩＳ−９５Ａ／Ｂ前置イコライズフィルタにより前置イコライズされるなら、受信フロントエンド５２は第２モードになる。第２モードのときに、３ｘＤＳ前置イコライズ補償回路７４は、コントローラ６８からの信号に応答してＤＥＭＵＸ６６を介してバイパスされる。それゆえ、３ｘＤＳ前置イコライズされた受信信号は３ｘＤＳ前置イコライズに対して補償され、一方１ｘ帯域幅前置イコライズされた１ｘおよび３ｘＭＣ信号は３ｘＤＳ前置イコライズに対して補償されない。３ｘＭＣフィルタ５４は１ｘＭＣ信号および３ｘＭＣ信号に対して、送信する基地局１８および２２により採用されたＩＳ−９５ １ｘ帯域幅前置イコライズフィルタリングに対して補償する。

受信した信号が３ｘ ＤＳ前置イコライズされたなら、コントローラ６８は、ＤＥＭＵＸ６６への制御信号を介してフロントエンド５２を３ｘＤＳモードに切り替える。第１のモードにおいて、ＭＡＲＳ ＩＦ／ベースバンド変換回路６４から出力された信号はＤＥＭＵＸ６６の第２出力を介して３ｘＤＳ前置イコライズ補償回路７４に渡される。アンチエイリアスおよびＡ／Ｄ変換回路８４に入力される、ＤＥＭＵＸ６６の第１の出力はディスエーブルされる。３ＸＤＳ前置イコライズ補償回路７４は、信号を３ｘＤＳ前置イコライズするために基地局により採用されるフィルタリングプロセスの逆を実行することにより３ｘＤＳ前置イコライズに対して受信した信号を補償する。次に、補償された信号が３ｘＤＳ前置イコライズ補償回路７４に出力される。

受信した信号が３ｘＤＳ前置イコライズされなかったなら、３ｘＤＳ前置イコライズ補償回路７４はバイパスされる。コントローラ６８から出力された制御信号はＤＥＭＵＸ６６の第１出力をイネーブルにし、ＤＥＭＵＸ６６の第２出力をディスエーブルにし、第１出力は３ｘＤＳ前置イコライズ補償回路７４に入力される。

当業者は、この発明の範囲を逸脱することなく受信器フロントエンド５２の代わりに異なる受信器のフロントエンドを採用してもよいことを理解するであろう。例えば、ベースバンドアナログプロセッサ（ＢＢＡ）ＩＦ／ベースバンド変換回路が採用されるなら、３ｘＤＳ前置プリイコライズ補償回路７４は容易にバイパスされず、３ｘＤＳ前置イコライズ補償は必要なくても自動的に実行される。従って、第１のモードにおいて、送信基地局（図示せず）により採用されるフィルタに類似した３ｘＤＳ前置イコライズフィルタ（図示せず）は、過度の不必要な３ｘＤＳ前置イコライズ補償回路の後に含まれる。３ｘＤＳ前置イコライズ補償は、受信した信号が、３ｘＤＳ前置イコライズを採用しないＩＳ−９５Ａ／Ｂ基地局（図１の１８参照）からのものであるとき、必要ない。

この発明の特定の実施の形態において、フロントエンド５２はＭＡＲＳ型アーキテクチャを採用し、このアーキテクチャは前置イコライズ補償回路７４の選択的バイパスに適合する。当業者は、受信器フロントエンド５２がＤＥＭＵＸ６６を欠いた一般的なＭＡＲＳ受信器フロントエンドにより交換可能であり、この発明の範囲から逸脱することなく、あるモードにプリセットされることを理解するであろう。そのようなＭＡＲＳ受信器フロントエンドはカルコム株式会社（Qualcomm Incorporated)から購入することができる。

３ｘ ＭＣフィルタ５４により抽出される個々のキャリアは１ｘ帯域幅信号であり、中央キャリア、左キャリア、および右キャリアを含む。受信した３ｘＭＣ信号の左キャリア（Ｂ_−１（ｎ））はＩ信号成分およびＱ信号成分を有するデジタル信号であり、（ＵＳＡ−ＰＣＳアプリケーションに対して１．２５ＭＨｚにより）反時計方向に回転され、次に、第２の１ｘ帯域幅ロウパスフィルタ８０を介してフィルタリングされる。同様にして、右キャリア（Ｂ_１（ｎ））は、最初に、受信した３ｘＭＣ信号を時計方向に回転し、次に、回転された信号が第３の１ｘ帯域幅ロウパスフィルタ８２を介してフィルタリングすることにより復調される。中央キャリア（Ｂ_０（ｎ））を抽出するために、受信した３ｘＭＣ信号は第１の１ｘ帯域幅ロウパスフィルタ７６によりフィルタされ回転子７２による事前の回転は必要ない。

３ｘＤＳ前置イコライズ補償回路７４の出力はアンチエイリアスおよびＡ／Ｄ変換回路８４に入力される。アンチエイリアスおよびＡ／Ｄ変換回路８４への入力は３ｘＤＳ前置イコライズ前に補償されていたかまたは３ｘＤＳ前置イコライズされていなかった。アンチエイリアスおよびＡ／Ｄ変換回路８４への信号入力はＡ／Ｄ変換器を介してアナログ信号からデジタル信号に変換され、次に、アンチエイリアスおよびＡ／Ｄ変換回路８４のアンチエイリアスフィルタを介してフィルタされ、アンチエイリアスおよびＡ／Ｄ変換回路は同相（Ｉ）記号および直交（Ｑ）記号のデジタルストリームを回転子７２および第１ロウパスフィルタ７６に出力する。アンチエイリアスおよびＡ／Ｄ変換器８４から出力されたＩ記号およびＱ記号（Ｉ_ｉｎ，Ｑ_ｉｎ）出力のストリームはデジタル３ｘＭＣ信号（ｓ（ｎ））を表し、これは３つの異なる信号の加算値である。（雑音を排除し、他の影響をフィルタリングにより除去して）出力信号ｓ（ｎ）は以下のように書くことができる。

ただし、ｎはデジタル系列内のビットの所定位置を指定する整数の時間変数である。

ω_０はキャリア信号間の周波数間隔であり、それぞれＵＳＡセルシステム、ＵＳＡ−ＰＣＳシステムまたは日本システムに対してほぼ１．２３ＭＨｚ、１．２５ＭＨｚまたは１．２２５ＭＨｚである。Ｔ_ｓはデジタルサンプリング期間である。Ｉ（ｎ）は同相信号成分である。Ｑ（ｎ）は直交信号成分である。Ｂ_０（ｎ）は中央キャリアに関連したデジタル信号である。

は右キャリアに関連したデジタル信号である。

は左キャリアに関連したデジタル信号であり、（前置イコライズ効果により生じる）後でフィルタリングされる雑音項および他の項は指定されない。

３ｘＭＣフィルタ５４はアンチエイリアスおよびＡ／Ｄ変換回路８４から３ｘＭＣフィルタ５４に入力される複素信号から３つのキャリア信号Ｂ_０（ｎ）、Ｂ_１（ｎ）、およびＢ_−１（ｎ）を抽出する。Ｂ_０（ｎ）を抽出するために、信号ｓ（ｎ）は最初のロウパスフィルタ７６によりロウパスフィルタされる。Ｂ_１（ｎ）を抽出するために、信号ｓ（ｎ）はω_０ｎＴ_ｓだけ時計方向に回転され、次に、第２ロウパスフィルタ８０によりロウパスフィルタされる。Ｂ_−１（ｎ）を抽出するために、信号ｓ（ｎ）はω_０ｎＴ_ｓだけ反時計方向に回転され、次に、第３ロウパスフィルタ８２によりロウパスフィルタされる。ω_０ｎＴ_ｓ分の信号の時計方向の回転は、

と信号の乗算に等しい。期間

と

の乗算はＢ１（ｎ）を生じる。同様に、成分

の反時計方向の回転、すなわち

との乗算はＢ_−１（ｎ）を生じる。

回転子７２は入力Ｉ_ｉｎ、Ｑ_ｉｎ信号ｓ（ｎ）を時計方向にφ＝ω_０ｎＴ_ｓだけ回転させる固有のルックアップテーブル（ＬＵＴ）回転子７０であり、それに応答して信号Ｉ_ｃｗ、Ｑ_ｃｗを第２ロウパスフィルタ８０に出力する。回転子７０は入力Ｉ_ｉｎ、Ｑ_ｉｎ信号ｓ（ｎ）を角度φ＝ω_０ｎＴ_ｓだけ反時計方向に回転させ、それに応答して信号Ｉ_ｃｃｗ、Ｑ_ｃｃｗを第３ロウパスフィルタ８２に出力する。

特定の実施の形態において、ロウパスフィルタ７６、８０、および８２は、キャリア間干渉を最小にするのを助け、全体の位相非線形性を最小にするためにＩＳ−９５Ａ／Ｂ１ｘ帯域幅前置イコライズを補償し、信号対雑音比（ＳＮＲ）を最大にするために基地局（図示せず）のパルス整形に密接にマッチする５次の楕円無限インパルス応答（ＩＩＲ）フィルタである。フィルタ７６、８０、および８２の固有の設計は以下にさらに詳細に説明する。

それぞれ第１ロウパスフィルタ７６、第２ロウパスフィルタ８０、および第３ロウパスフィルタ８２から出力される信号Ｂ_０（ｎ）、Ｂ_１（ｎ）、Ｂ_−１（ｎ）はＭＳＭ５６に入力される３つのデータストリームを表す。ＭＳＭ５６は、音声またはデータ出力または他の無線電話機能を容易にするベースバンドプロセッサ５８上で実行される種々のソフトウエアプログラムおよび／またはハードウエアアルゴリズムによる使用に備えてさらなる信号処理を実行する。例えばＭＳＭ５６は各キャリア（Ｂ_０、Ｂ_１、Ｂ_−１）を逆拡散する複素擬似雑音（ＰＮ）のための回路、ウオルシュコード乗算のための回路、１記号期間にわたるビット加算のための回路、判断ロジックのための回路、およびベースバンドプロセッサ５８によりさらなる処理を容易にするために、キャリアＢ_０、Ｂ_１、Ｂ_−１に関連したデータストリーム（Ｚ_０、Ｚ_１，Ｚ_−１）を単一の直交位相シフトキーイング（ＱＰＳＫ）データストリームに多重化するための乗算器のための回路を含むことができる。ＭＳＭ５６は米電子通信工業会（ＴＩＡ）標準に従って、組み込まれた一般的な３ｘＭＣ ＭＳＭを用いて実現してもよい。あるいは、適当なＭＳＭをカルコム株式会社(Qualcomm Incorporated)から注文してもよい。

当業者は、一般的なベースバンドプロセッサおよびＭＳＭを採用してもよいし、あるいは、所定のアプリケーションの必要性に適合するためにシステム５０で用いる既存のモジュールを変更してもよい。いくつかのアプリケーションにおいて、ＭＳＭ５６はデータストリームＢ_０（ｎ）、Ｂ_１（ｎ）、およびＢ_−１（ｎ）を単一のデータストリームにつなぎ合わせるためにシーケンサまたは乗算器を含むであろう。

図３は図２の固有の３ｘＭＣフィルタ５４のより詳細な図である。回転子７２は、図２のアンチエイリアスおよびＡ／Ｄ変換器回路８４からのＩ_ｉｎ信号成分およびＱ_ｉｎ信号成分を受信し、位相アキュムレータ７０からプログラマブル位相入力φ＝Δ＋Ｎ＊９０（但しＮはデジタル位相信号φのビット５および４により指定される０と４の間の整数）を受信し、およびクロック７８からＣＨＩＰｘ８クロック信号を受信するルックアップテーブル（ＬＵＴ）９０を示すために図３において拡大されている。ＬＵＴ９０は、ＬＵＴ９０に入力される回転されたＩ_ｉｎ成分およびＱ_ｉｎ成分の第１成分（Ｉ_Ｉ，Ｉ_Ｑ）および第２成分（Ｑ_Ｉ，Ｑ_Ｑ）の絶対値または大きさを符号決定回路９２に出力する。符号決定回路９２は、次段の加算／減算回路９４により選択的に付加されるとき、ＬＵＴ７２に入力されるＩ_ｉｎ、Ｑ_ｉｎ信号の時計方向に回転されたおよび反時計方向に回転されたバージョンのＩ_ｉｎ、Ｑ_ｉｎ信号を生じるように、ＬＵＴ９０から出力される大きさに関連する符号を決定する。それぞれ（位相アキュムレータからの出力として）角度φおよび−φだけ回転された時計方向に回転された信号および反時計方向に回転された信号は、第２ロウパスフィルタ８０および第３ロウパスフィルタ８２に入力される。

固有のロウパスフィルタ７６、８０、および８２は、以下に詳細に記載するように、基地局のパルス整形をマッチさせ、１ｘ帯域幅前置イコライズを補償し、およびキャリア間干渉を最小にすることによりＳＮＲを最大にするのを助ける。ロウパスフィルタ７６，８０、および８２から出力されるフィルタリングされた信号（Ｂ_０、Ｂ_１、Ｂ_−１）は図２のＭＳＭ５６に入力される。

フェーズアキュムレータ７０は回転子７２により使用される位相オフセットを発生する。回転子７２は、固定の周波数オフセットを取り、それに蓄積していく飽和しないアキュムレータ７０を含む。アキュムレータ７０のビット幅選択は、各加算から生じる量子化エラーが最小化されその上復調許容値、この特定の実施の形態では１０Ｈｚを超えないように選択される。

位相アキュムレータ７０の構成の詳細はアプリケーション特有である。この開示にアクセスすることにより、当業者は、所定のアプリケーションの必要性に適合するように位相アキュムレータ７０を構成することができる。この特定の実施の形態において、位相アキュムレータ７０はＬビット幅の信号を加算器（図示せず）の第１入力に供給するプログラマブルマイクロレジスタ（図示せず）を含む。但し、Ｌは入力周波数ビット幅である。加算器の出力は、ＣＨＩＰｘ８＝９，８３０４ＭＨｚでクロックされる第２レジスタ（図示せず）に入力されるＮビット幅の信号である。第２レジスタの出力は位相アキュムレータ７０の出力を表し、加算器の第２入力にフィードバックされる。

好適実施の形態において、位相アキュムレータ７０の出力ビット幅Ｎは関係

を満足し、従ってＮ＝２０である。ＵＳＡ−ＰＣＳシステムの場合、最大周波数オフセットは２^Ｌ＊１０＝１．２５＊１０^６であるので、入力周波数ビット幅はＬ＝１７となる。それゆえ、量子化エラーを最小にするために、位相アキュムレータの出力ビット幅Ｎは約２０に設定され、入力周波数ビット幅Ｌは１７に設定される。加算ごとの量子化エラーは１０Ｈｚの復調許容値を越えてはならない。

位相アキュムレータ７０により出力される位相φは、コントローラ６８から位相アキュムレータ７０のマイクロレジスタ（図示せず）への入力を介してプログラマブルである。この特定の実施の形態において、位相φは、３６０／２６＝５．６２５°のステップ（Δ’ｓ）において０°と３６０°との間の角度を指定する６ビットデジタルである。φのビット５および４は０°と３６０°との間の４つの象限（０°、９０°、１８０°、２７０°）の１つを指定し、ビット３乃至０はビット５および４により指定される象限内の１６の可能な値の１つを表す。ビット３乃至０がゼロのとき、位相φはビット５および４により指定される位相プラス５．６２５°／２＝２．８１２５°に等しくなるように位相φがバイアスされる。例えば、２．８１２５°の位相はφ＝（００ ００００）に相当し、９２，８１２５°の位相はφ＝（０１ ００００）に相当し、１８８．４３７５°の位相はφ＝（１０ ０００１）に相当する。

ＬＵＴ７２に入力されるＩ_ｉｎ、Ｑ_ｉｎ信号（Ｓ）はＩ_ｉｎ＋ｊＱ_ｉｎとして複素形式で書くことができる。技術的に知られているように、複素数とｅ^−ｊφとの乗算はφだけベクトル（Ｉ_ｉｎ、Ｑ_ｉｎ）を時計方向に回転させることに相当する。オイラーの公式はｅ^−ｊφ＝ｃｏｓφ−ｊｓｉｎφを指定する。従ってＩ_ｉｎ、Ｑ_ｉｎ信号Ｓの時計方向に回転されたバージョン（Ｓ_ｃｗ）は以下のように書くことができる。

但しＩ_ｃｗは時計方向に回転された信号Ｓ_ｃｗの第１の成分である。Ｑ_ｃｗは信号Ｓ_ｃｗの第２の成分である。そして、関係ｓｉｎφ＝ｃｏｓ（９０−φ）が採用される。

Ｉ_ｉｎ、Ｑ_ｉｎ信号Ｓの反時計方向に回転されたバージョン（Ｓ_ｃｃｗ）は以下のように書くことができる。

但し、Ｉ_ｃｃｗは反時計方向に回転された信号Ｓ_ｃｃｗの第１の成分であり、Ｑ_ｃｃｗは信号Ｓ_ｃｃｗの第２の成分である。

式（２）を参照して、Ｉ_ｃｗはＩ_ｃｗ＝Ｉ_ｃｗＩ＋Ｉ_ｃｗＱとして書くことができ、この場合、Ｉ_ｃｗＩ＝Ｉ_Ｉ＝Ｉ_ｉｎｃｏｓφ、およびＩ_ｃｗＱ＝Ｉ_Ｑ＝Ｑ_ｉｎｃｏｓ（９０−φ）であり、Ｉ_ｃｗＩおよびＩ_ｃｗＱはそれぞれＩ_ｃｗの第１および第２の成分である。Ｑ_ｃｗはＱ_ｃｗＩ＋Ｑ_ｃｗＱとして書くことができ、この場合、Ｑ_ｃｗＩ＝Ｑ_Ｉ＝Ｑ_ｉｎｃｏｓφおよびＱ_ｃｗＱ＝−Ｑ_Ｑ＝−Ｉ_ｉｎｃｏｓ（９０−φ）である。そして、Ｑ_ｃｗＩおよびＱ_ｃｗＱはそれぞれＱ_ｃｗの第１および第２の成分である。

同様に、式（２）を参照すると、Ｉ_ｃｃｗはＩ_ｃｃｗ＝Ｉ_ｃｃｗＩ＋Ｉ_ｃｃｗＱと書くことができ、Ｉ_ｃｃｗＩ＝Ｉ_Ｉ＝Ｉ_ｉｎｃｏｓφおよびＩ_ｃｃｗＱ＝−Ｉ_Ｑ＝−Ｑ_ｉｎｃｏｓ（９０−φ）であり、Ｉ_ｃｃｗＩおよびＩ_ｃｃｗＱはそれぞれＩ_ｃｃｗの第１と第２の成分である。Ｑ_ｃｃｗはＱ_ｃｃｗＩ＋Ｑ_ｃｃｗＱと書くことができ、Ｑ_ｃｃｗＩ＝Ｑ_Ｉ＝Ｑ_ｉｎｃｏｓφおよびＱ_ｃｃｗＱ＝Ｑ_Ｑ＝Ｉ_ｉｎｃｏｓ（９０−φ）であり、Ｑ_ｃｃｗＩおよびＱ_ｃｃｗＱはそれぞれＱ_ｃｃｗの第１および第２の成分である。

それゆえ、

である。

それゆえ、Ｓ_ｃｗとＳ_ｃｃｗの個々の成分を得るために、Ｉ_Ｉ、Ｉ_Ｑ、Ｑ_ＩおよびＱ_Ｑが選択的に加算され、または減算される。この選択的な加算および／または減算は以下により完全に記載するように、加算／減算回路９４により実現される。

位相φは

として書くことができる。

但し、Ｎは、それぞれ第１象限、第２象限、第３象限および第４象限を識別する集合｛０，１，２，３｝＝｛００，０１，１０，１１｝内の整数である。０°＜Δ＜９０°であり、４ビットによりデジタル的に表され、０°と９０°との間の１６の等間隔値の１つを表す。

ＬＵＴ９０は、

の記憶された値のテーブルに基づいてＩ_Ｉ、Ｉ_Ｑ、Ｑ_Ｉ、Ｑ_Ｑを決定する。但しΔは位相アキュムレータ７０によりＬＵＴ９０に出力される６ビット位相出力のビット３乃至０（位相（３：０））により指定される。そして、Ｎは位相アキュムレータ７０の出力のビット５および４（位相（５：４））により指定される。

ｃｏｓｉｎｅ関数の性質により、ｃｏｓ（Δ＋Ｎ＊９０°）、ｃｏｓ（９０−（Δ＋Ｎ＊９０°））は以下の表１に示すように、＋／−ｃｏｓ（Δ）または＋／−ｃｏｓ（９０−Δ）である。この性質は、ＬＵＴ９０を簡単にするのに役に立つ。ｃｏｓ（Δ）またはｃｏｓ（９０−Δ）に関連した大きさを記憶するだけでよい。

Δおよび９０°−Δ＝Δ’はビット位置のコンプリメントである。それゆえ、ｃｏｓ（９０−Δ）はすでに記憶された値を表すので、ＬＵＴ９０はｃｏｓΔに関連した１６の値を記憶するだけでよい。例えば、最初に記憶されたΔの値が、Δ＝２．８１２５°ならば、９０°−Δ＝８７．１８７５°はＬＵＴ９０に記憶されたΔの１６の値を表す。

Ｉ_ｉｎとｃｏｓ（Δ）またはｃｏｓ（９０−Δ）との間の積、およびＱ_ｉｎとｃｏｓ（Δ）またはｃｏｓ（９０−Δ）との間の積はＬＵＴ９０内の乗算器を介して実行することができる。しかしながら、積は、値の所定のテーブルにあらかじめ決定され、量子化されることが望ましい。

ＩｉｎとＱｉｎが正（０）のとき、表１内のｃｏｓｉｎｅ値に関連する符号は、＋が０により表され−が１により表される以下の表に従って、符号決定回路９２により決定される。

Ｉ_Ｉの符号は位相（５）ｘｏｒ位相（４）であり、これはＱ_Ｑの符号と同じである。ＱＩの符号は位相（５）に等しい、そして、ＩＱの符号は位相（５）の逆数すなわちＩｎｖ（位相（５））であり、ｘｏｒはイクスクルーシブＯＲ演算子である。

以下の表３において、表１内のｃｏｓｉｎｅ値に関連する符号は、Ｉ_ｉｎおよびＱ_ｉｎのイニシャル符号を指定するＬＵＴ７２からの符号選択信号を参照して、符号決定回路９２により決定される。この特定の実施の形態において、Ｉ_ｉｎまたはＱ_ｉｎの符号を指定する符号選択信号は、それぞれＩ_ｉｎまたはＱ_ｉｎの最上位ビット（ＭＳＢ）である。

符号決定回路９２は表３に従って、Ｉ_Ｉ、Ｉ_Ｑ、Ｑ_Ｉ、Ｑ_Ｑの符号を決定するロジック回路である。この開示にアクセスすることにより、当業者は、過度の実験なしに表３に従って論理回路を設計することができる。

当業者は、回転子７２がこの発明の範囲から逸脱することなく、コーディック(Cordic)
回転子のような異なるタイプの回転子に交換可能であることを理解するであろう。

符号決定回路９２は、符号選択信号とともに、ＬＵＴ９０からＩ_Ｉ、Ｉ_Ｑ、Ｑ_ＩおよびＱ_Ｑの絶対値を受信し、それに応答して、Ｉ_Ｉ、Ｉ_Ｑ、Ｑ_ＩおよびＱ_Ｑの符号の付けられた値を加算／減算回路９４に出力する。

Ｉ_Ｉ、Ｉ_Ｑ、Ｑ_Ｉ、およびＱ_Ｑの絶対値はそれぞれ、

である。

加算／減算回路９４は第１加算器９６、第２加算器１０２、第１減算器９８、および第２減算器１００を含む。第１の加算器９６は符号決定回路９２からの入力としてＩ_ＩおよびＩ_Ｑを受信し、それに応答して第２ロウパスフィルタ８０への出力としてＩ_ｃｗを供給する。第１の減算器９８は符号決定回路９２からの入力としてＩ_ＩおよびＩ_Ｑを受信し、それに応答して、第３ロウパスフィルタ８２への出力としてＩ_ｃｃｗ＝Ｉ_Ｉ−Ｉ_Ｑを供給する。第２減算器１００はＬＵＴ９０からの入力としてＱ_ＩおよびＱ_Ｑを受信し、それに応答して、第２ロウパスフィルタ８０への出力としてＱ_ｃｗ＝Ｑ_Ｉ−Ｑ_Ｑを供給する。第２加算器１０２は、入力としてＱ_ＩおよびＱ_Ｑを受信し、それに応答して、第３ロウパスフィルタ８２への出力としてＱ_ｃｃｗ＝Ｑ_Ｉ＋Ｑ_Ｑを供給する。それゆえ、第２ロウパスフィルタ８０は、入力としてＩ_ｃｗおよびＱ_ｃｗにより指定された時計方向に回転された信号を受信し、第３ロウパスフィルタ８２は入力として、Ｉ_ｃｃｗおよびＱ_ｃｃｗにより指定された反時計方向に回転された信号を受信し、および第１ロウパスフィルタ７６は入力として、回転されない信号Ｉ_ｉｎおよびＱ_ｉｎを受信する。

第１ロウパスフィルタ７６、第２ロウパスフィルタ８０、および第３ロウパスフィルタ８２は、以下により完全に記載するように、５次の楕円ＩＩＲフィルタを含む。楕円ＩＩＲフィルタは、ＩＳ−９５Ａ／Ｂ基地局１ｘ帯域幅前置イコライズを補償することによりＳＮＲを最大にし、キャリア間干渉を最小にし、基地局パルス整形を密接にマッチさせる。ロウパスフィルタ７６、８０および８２は、以下に完全に説明するように、それぞれ中央キャリア（Ｂ_０）、右キャリア（Ｂ_１）および左キャリア（Ｂ_−１）に関連したデータストリームを生じる。この特定の実施の形態において、ロウパスフィルタ７６、８０、および８２は同一である。

図４は図３の第２の１ｘロウパスフィルタ８０のより詳細な図である。図３の第１のロウパスフィルタ７６および第３のロウパスフィルタ８２は図４の第２のロウパスフィルタ８０に類似している。明確にするために、電源やクロックのような種々の部品は図４から消去される。しかしながら、この開示にアクセスする当業者は、どこにどのようにしてさらなる必要な部品を実現するかを知るであろう。この特定の実施の形態において、図４の種々のモジュールは、チップレートの８倍（９，８３０４ＭＨｚ）に言及するＣＨＩＰｘ８でクロックされるデジタル回路である。

ロウパスフィルタ８０は、図３の回転子７２からの６Ｑ１ビット幅がある入力を受信し、１１Ｑ６出力を楕円ＩＩＲフィルタ１１２に供給する。表示ｘＱｙは符号ビットを含むｘ＋ｙビットを持つ２の補数の数を表し、最後のｙビットは、２進小数点の右側にある。楕円ＩＩＲフィルタ１１２は１１Ｑ６ビット幅の信号を第１デジタル加算器１１４の第１の入力に出力する。第１のデジタル加算器１１４の第２の入力は、所定のＤＣオフセット値を出力するＤＣオフセット回路１１６の出力に接続される。デジタル加算器１１４の１１Ｑ６出力は第１の飽和回路１１８および第２の飽和回路１２０に入力される。第１飽和回路１１８の１１Ｑ６出力は最上位ビット（ＭＳＢ）インターリーバ１２４に入力され、ＭＳＢインターリーバ１２４はそれに応答して入力値の符号を反転し、１１Ｑ６出力を第１の切り捨て回路１２６に出力する。第１切捨て回路１２６の出力は４Ｑ０オフセットバイナリ信号を表し、このオフセットバイナリ信号は右キャリアＢ_１に相当し、図２のＭＳＭ５６に入力される。第２飽和回路１２０の１１Ｑ６出力は第２デジタル加算器１２２に入力され、第２デジタル加算器は０．５を入力に加算する。第２デジタル加算器１２２の１１Ｑ６出力は第２切り捨て回路１２８に入力され、第２切り捨て回路１２８は、右キャリアＢ１に関連するデータストリームを表す２の補数出力信号を図２のＭＳＭ５６に供給する。

動作において、符号拡張回路１１０は図３の回転子７２からの６Ｑ１ビット幅の入力信号を技術的に知られた方法を介して１１Ｑ６信号に拡張する。楕円ＩＩＲフィルタ１１２は、以下に完全に記載するように、符号拡張された１１Ｑ６信号をフィルタリングし、フィルタリングされた１１Ｑ６信号を第１デジタル加算器１１４に供給し、第１デジタル加算器１１４はＤＣオフセット回路１１６により供給される所定のＤＣオフセットを加算する。ＤＣオフセットの正確な値はアプリケーション特有であり、所定のアプリケーションのニーズに合うように当業者により設定可能である。ＤＣオフセット回路１１６はＤＣオフセット値をプログラミングするのを容易にするためにプログラマブルマイクロレジスタ（図示せず）を含む。第１のデジタル加算器１１４から出力されるフィルタリングされかつＤＣオフセット調節された信号は、２つの異なるフォーマット、すなわちオフセットバイナリフォーマットと２の補数フォーマットで出力を供給する２つの異なるモードを介して４Ｑ０精度に変換される。

第１のモードにおいて、第１の飽和回路１１８は第１のデジタル加算器１１４から出力される１１Ｑ６信号を飽和する。結果として生じる飽和された信号の最上位ビットは次にＭＳＢインバータ１２４により反転され、その結果は第１の切捨て回路１２６により切り捨てられ、０．５の最大切捨てエラーを有する４Ｑ０出力信号を生じる。この特定の実施の形態において、切り捨て回路１２６および１２８は丸め量子化の代わりに係数量子化を採用する。

第２のモードにおいて、第２飽和回路１２０は第１デジタル加算器１１４から出力される１１Ｑ６信号を飽和する。第２のデジタル加算器１２２は、結果として生じる飽和された信号に０．５を加算し、ノンゼロエラー平均値を消去する。結果として生じる信号は４Ｑ０精度に切り捨てられ、図２のＭＳＭ５６に出力される。

当業者は、この発明の範囲から逸脱することなく、１つのデジタル出力フォーマットのみが供給できることを理解するであろう。例えば、回路１１８、１２４、および１２６は省略してもよい。

特定の実施の形態において、丸め量子化の代わりに、切り捨て量子化が採用される。切り捨て量子化はノンゼロ平均値を生じる可能性があるが、このノンゼロ平均値はＵＰ／ＤＳＰレジスタ（図示せず）を含むＤＣオフセット回路１１６によりＤＣオフセットの加算により取り除かれる。必要とされるＤＣオフセットの正確な量は当業者によるシミュレーションを介して決定することができる。シミュレーションを実行するために、ＣＤＭＡ任意波形発生器（ＣＡＷＧ）プログラムにより発生されるランダム３ｘＭＣ信号を採用することができ、出力手段を記録することができる。

図５は図４の楕円無限インパルス応答（ＩＩＲ）フィルタ１１２のより詳細な図である。楕円ＩＩＲフィルタ１１２は、図４の符号拡張回路１１０から１１Ｑ６入力信号を受信し、出力を第１フィルタセクション１４４に供給する、第１α係数乗算器（α_００）１４０を含むカスケードダイレクトフォームＩＩフィルタ(cascade direct form II filter)構造を有する。第１フィルタセクション１４４の出力は第２フィルタセクション１４６に入力される。第２フィルタセクション１４６の出力は第３フィルタセクション１４８に入力される。

第１フィルタセクション１４４は第１加算器１５０、第１β係数乗算器（β_００）１５２、第２加算器１５４、第２β係数乗算器（β_０１）１５６、第３β係数乗算器（β_０２）１５８、第１デジタル遅延エレメント（ｚ^−１）１６０、第２デジタル遅延エレメント（ｚ^−１）１６２、第２α係数乗算器（−α_０１）１６４および第３α係数乗算器（−α_０２）１６６を含む。第１加算器１５０の入力は、第１のα係数乗算器（α_００）１４０、第２α係数乗算器（−α_０１）１６４、および第３α係数乗算器（−α_０２）１６６の出力に接続される。第１加算器１５０の出力は、第１β係数乗算器（β_００）１５２の入力に接続されるとともに第１デジタル遅延エレメント（ｚ^−１）１６０の入力に接続される。第１デジタル遅延エレメント（ｚ^−１）１６０の出力は第２α係数乗算器（−α_０１）１６４に接続され、第２デジタル遅延エレメント（ｚ^−１）１６２の入力に接続され、および第２β係数乗算器（β_０１）１５６の入力に接続される。第２デジタル遅延エレメント（ｚ^−１）１６２の出力はα係数乗算器（−α_０１）１６６の入力に接続されるとともに第３β係数乗算器（β_０２）１５８の入力に接続される。第２β係数乗算器（β_０１）１５６と第３β係数乗算器（β_０２）１５８の出力は第２加算器１５４に入力され、第２加算器１５４は第１フィルタセクション１４４の出力を供給する。

第１α係数乗算器（α００）および第１フィルタセクション１４４は以下の関数Ｈ０（ｚ）を実施する。

α係数とβ係数は

の形態で表すことができるように選択され、ｐに対する最も小さな可能な値は各係数に対して選択される。これは、係数を実行するために係数乗算器の設計と構成を容易にする。第２フィルタセクション１４６の構成は第１フィルタセクション１４４の構成に類似している。但し、エレメント１５８、１６２、および１６６は第２フィルタセクション１４６から省略され、第１フィルタセクション１４４のエレメント１５０、１５２、１５４、１５６、１６０、および１６４は、第２フィルタセクション１４６においてそれぞれ対応するエレメント、すなわち第３加算器１７０、第４β係数乗算器（β_１０）１７２、第４加算器１７４、第５β係数乗算器（β_１１）１７６、第３デジタル遅延エレメント（ｚ^−１）１７８、および第４α係数乗算器（−α_１１）１８０と交換される。第３加算器１７０の入力は第１フィルタセクション１４４の第２加算器１５４の出力に接続される。

第２フィルタセクション１４６は以下の伝達関数を実施する。

第３フィルタセクション１４８は第１フィルタセクションと類似している。但し、第１フィルタセクションの加算器１５０および１５２、デジタル遅延（ｚ^−１）１６０および１６２、および係数乗算器β_００ １５２、β_０１ １５６、β_０２ １５８、−α_０１ １６４、および−α_０２ １６６は、それぞれ対応する加算器１８２および１８４、デジタル遅延（ｚ^−１）１８６および１８８、および係数乗算器β_２０ １９０、β_２１ １９２、β_２２ １９４、−α_２１ １９６および−α_２２ １９８と交換される。

第３フィルタセクション１４８は以下の伝達関数を実施する。

ＩＩＲフィルタ１１２に対する全体の伝達関数は、

但し、変数は上述の通りである。

α係数とβ係数を乗算するためのデジタル係数乗算器は類似した構造を有する。乗算器を実現するための好適な乗算器構造は以下により完全に記述される。加算器１５０、１５４、１７０、１７４、１８２および１８３も同様の構造を有し、一般的なデジタル加算器により実現することができる。同様に、デジタル遅延エレメント（ｚ^−１）、１６０、１６２、１７８は、ラッチのような一般的なデジタル回路により実現することができる。

この特定の実施の形態において、楕円ＩＩＲフィルタ１１２のα係数およびβ係数の値は、ＩＩＲフィルタ１１２の各ノードにおけるオーバフローの可能性を消去するために選択され、以下の表において与えられる。

楕円ＩＩＲフィルタ１１２において、必要とされる乗算器の数を最小にすることができるとき、分子係数が採用される。

単一のセクションを採用するよりはむしろ２次フィルタセクション１４４および１４８および１次フィルタセクション１４６を縦列接続することは係数量子化効果に対するＩＩＲフィルタ１１２の感度を低減する。

式（９）を参照すると、ＩＩＲフィルタ１１２の極は約０．８９９＋０．３４７５ｊ、０．８９９−０．３４５ｊ、０．８７４＋０．２１１６ｊ、０．８７４−０．２１１６ｊおよび０．８６９８であり、ｊ項の係数は虚数を表す。それゆえ、ＩＩＲフィルタ１１２は第２象限内の実軸の下に２つの極を含み、第１象限内の実軸の上に２つの極を含み、第１象限と第２象限の間の実軸上に１つの極を含む。ＩＩＲフィルタ１１２の零点は約０，５８１＋０，８１３９ｊ、０，５８１−０．８１３９ｊ、０．２００８＋０．９７９６ｊ、０．２００８−０，９７９６ｊ、および−１である。それゆえ、ＩＩＲフィルタ１１２は第１象限内の実軸の上に２つの零点を含み、第２象限内の実軸の下に２つの零点を含み、第３象限と第４象限との間の実軸上に１つの零点を含む。

当業者は、この発明の範囲を逸脱することなく、カスケードダイレクトフォームＩＩ ＩＩＲフィルタよりもむしろ上述の極−零点配置を実施するために、他のタイプのフィルタを採用することが出来ることを理解するであろう。例えば、ＩＩＲフィルタ１１２は、この発明の範囲を逸脱することなく、並列に実施してもよい。

ＩＩＲフィルタ１１２のための代わりのカスケード構造は、極−零点ペアリング(pairing)、およびサブフィルタ１４４、１４６および１４８の順序付け（置換）に依存したいくつかの可能な構成を有する。この発明の範囲を逸脱することなく、異なる極−零点ペアリングおよび置換を有する少なくとも１２の可能なフィルタ構成が可能である。この構成はダイレクトフォームＩＩまたは転置されたダイレクトフォームＩＩフィルタとして実現可能であり、２４の可能なフィルタ構造を生じる。また、この発明の範囲を逸脱することなく、ＩＩＲフィルタ１１２のために採用可能なダイレクトフォームＩフィルタ構造および転置されたダイレクトフォームＩフィルタ構造を採用することができる。

ＩＩＲフィルタ１１２は１１Ｑ６信号上で動作する。これは、２６ｄＢの最小信号対量子化雑音比を確立するのに役立つ。これは９ｄＢのＩ、Ｑ信号電力レベルを仮定すると、０．２２６の最大出力雑音分散に等しい。加法的白色ガウス雑音（ＡＷＧＮ）源の分散が１／１２であるとき、フィルタ１１２の量子化エラーにより生じた出力雑音分散は約３６．４６なので、出力雑音分散は１６１３の因数だけ低減されなければならない。これは、最下位ビット（ＬＳＢ）値を２^−６に設定することにより得られ、これは加算器が１１Ｑ６加算器であることを意味する。

図２、４、および５を参照すると、この特定の実施の形態において、図２のＭＳＭ５６は４ビットの分解能（４Ｑ０）入力を取る。従って、受信した複素信号電力が、図２の受信器フロントエンド５２内の自動利得制御（ＡＧＣ）回路により１８ｄＢに設定されるなら、全体の信号対量子化雑音比（ＳＱＮＲ）は約２０ｄＢである。

ＩＩＲフィルタ１１２は図４のロウパスフィルタ８０に対して２６ｄＢの最小ＳＱＮＲを確立するのに役にたつ。これは、付加的損失が、受信器フロントエンド５２の全体のＳＱＮＲおよび３ｘＭＣフィルタ５４に対してせいぜい１ｄＢになる。当業者は２６ｄＢの最小ＳＱＮＲ要件はアプリケーション特有であることを理解するであろう。４ビット分解能入力を必要とするＭＳＭを採用しないアプリケーションにおいて、２６ｄＢの最小ＳＱＮＲ要件はそれに応じて変化するであろう。

一般に、リカーシブデジタルフィルタは、リミットサイクルと呼ばれる望ましくない、周期的な出力信号発振を呈示する可能性がある。リミットサイクルはしばしば有限精度算術演算から生じるフィルタ非線形性により生じる。乗算および加算のような有限制度算術演算は、それぞれ量子化エラーおよびオーバーフローエラーから非線形効果を導入する可能性がある。デジタルＩＩＲフィルタ１１２はα係数およびβ係数を採用して、入力信号に対して正しく倍率をかけ、オーバーフローを防止する。

リミットサイクルは小縮尺リミットサイクルまたは大縮尺リミットサイクルである。小縮尺リミットサイクルはしばしば信号量子化により生じ、フィルタ構造および採用される量子化タイプ（切り捨てまたは丸め）に依存する。小縮尺リミットサイクルは量子化分解能を増大させることにより低減される。

大縮尺リミットサイクルはしばしばデジタル信号加算から生じるオーバーフローによって生じる。一般に、大縮尺リミットサイクルはより多くの問題がある。大縮尺リミットサイクルを低減または防止するために、ＩＩＲフィルタ１１２は飽和タイプ加算器１５０、１５４、１７０、１７４、１８２、および１８４の使用によりオーバーフローの可能性を消去するように設計される。

係数量子化効果は、フィルタ構造および極の位置に依存する。群生した極を有するフィルタは典型的にダイレクトフォームで実施されると、係数量子化にさらに敏感になる。従って、そのようなフィルタはさらに高い係数精度を必要とする。

低次のフィルタ１４４、１４６および１４８の組合せとして高次のＩＩＲフィルタ１１２を実施することにより、係数量子化効果は最小化される。ＩＩＲフィルタ１１２は、２次フィルタのような種々の組合せの低次フィルタを介して異ならせて実施可能であるけれども、カスケード構造および並列構造はしばしば実施が容易であり、最小の計算しか必要としない。

加算を実行する各ノードが最大レンジを越えないことを保証するために、図５のＩＩＲフィルタ１１２において、α係数およびβ係数によるスケーリングが採用される。この特定の実施の形態において、α係数とβ係数はＬｐノルムに従って選択される。あるフィルタの入力からそのフィルタの特定のノードへの伝達関数のＬｐノルムは以下のように定義される。

但し、ω_ｓはサンプリング周波数であり、ｐは整数であり、ωは周波数変数である。

Ｌ_ｐノルムに従って倍率のかけられたフィルタの各ノードｉはフィルタ入力からそのノードｉへの伝達関数Ｆ_ｉ（ω）に関連し、これは、

であるように設計される。

もし

なら、式（１２）が満足されるように、伝達関数Ｆ_ｉ（ω）がスケールファクタ

と乗算されるように、フィルタが調節される。ＩＩＲフィルタ１１２において、必要なスケーリング乗算器の数を低減することが可能な場合に、分子係数が採用される。

Ｆ（ω）が連続的なら、ｐが無限

に近づく

のリミットは、以下の式で与えられる。

但し、

はＬ−無限ノルム

であり、残りの変数は上述したとおりである。

ＩＩＲフィルタ１１２は

に従って倍率がかけられる。しかしながら、ＩＩＲフィルタ１１２は、この発明の範囲から逸脱することなく、Ｌ_ｐノルムに従って倍率がかけられる（但しｐは無限以外の所定値）。

各フィルタセクション１４４、１４６、および１４８（それぞれ式（７）、（８）および（９））の伝達関数Ｆ_ｉ（ω）は、

に従ってα係数およびβ係数を介して倍率がかけられる。従って、

となる。

ＩＩＲフィルタ１１２に関連する雑音電力スペクトルは以下の式によりモデル化することができる。

但し、量子化雑音分散は

である。但し、ｅ_ｉ［ｎ］は各ｉフィルタセクション（１４４、１４６、および１４８）に関連した量子化雑音であり、ｋ_ｉ加法的白色ガウス雑音源（ＡＷＧＮ）の合計としてモデル化され、この場合、各ソースはＮ_ｏ／２の両面のある電力スペクトル密度を有する。ｋ_ｉは、ｉ番目のノードに関連する乗算の数を表す。そして、Ｇ_ｉ（ω）は雑音源ｅ_ｉ［ｎ］から出力ｙ（ｎ）への伝達関数である。

この実施の形態において、α係数とβ係数を実施する乗算器の出力は合計の前に量子化される。それゆえ、量子化雑音源の数は各ノードに関連した乗算の数に等しい。

図２および図５を参照して、ＩＩＲフィルタ１１２の構造および極−零点配置は、受信器フロントエンド５２および３ｘＭＣフィルタ５４と相関される信号劣化または信号損失を記載する誤差測定基準（Ｌ）を参照して選択された。この特定の実施の形態において、誤差測定基準Ｌは、以下のアナログ信号（ｓ（ｔ））が基地局により送信され、付加された複素ＡＷＧＮ雑音成分Ｎ（ｔ）とともに図２の受信器５０により受信されたと仮定して、得られる。

但し、ｘ（ｉ_−１）、ｘ（ｉ_０）およびｘ（ｉ_１）は、それぞれｉ番目のユーザの左キャリア、中央キャリア、および右キャリアに相関する直交位相シフトキーイング（ＱＰＳＫ）データストリームを表す。Ｗ_ｎ（ｉ_−１）、Ｗ_ｎ（ｉ_０）、およびＷ_ｎ（ｉ_１）は時刻ｎにおける、それぞれｉ番目のユーザの左キャリア、中央キャリア、および右キャリアに相関するウオルシュチップを表す。φ_−１、φ_０、およびφ_１はそれぞれ左キャリア、中央キャリア、および右キャリアに相関する位相である。ω_０はキャリア信号周波数間隔を表す。ＰＮｎは時刻ｔにおける擬似雑音系列であり、

のように正規化される。Ｎｕはユーザの数であり、これは基地局と通信する３ｘＭＣ順方向リンクチャネルの数に相当する。Ｔｃはチップ期間またはサンプリング間隔である。Ｅｃは各ユーザのチップあたりのエネルギーである。関数ｈ（ｔ）は基地局のパルス整形フィルタおよび前置イコライズフィルタの結合された効果を表すインパルス応答関数であり、パルス整形フィルタのインパルス応答と、前置イコライズフィルタのインパルス応答の畳み込みであり、正規化される。従って

となる。但し、Ｈ（ｆ）はｈ（ｔ）に相関する周波数応答または伝達関数であり、ｈ（ｔ−ｎＴｃ）はｎＴｃだけ右にシフトされたｈ（ｔ）である。

サンプリングとダウンコンバートの後、受信した信号ｓ（ｔ）はデジタル信号ｓ（ｎ）＝Ｉ（ｎ）＋ｊＱ（ｎ）であり、これは３ｘＭＣフィルタ５４に入力される。ｓ（ｎ）は以下のように書くことができる。

但し、ｎは整数であり、デジタル時間変数である。Ｔｃはサンプリング期間、すなわちチップ期間である。Ｂ_０（ｎ）、Ｂ_−１（ｎ）およびＢ_１（ｎ）は、それぞれ中央キャリアＣＤＭＡ信号、左キャリアＣＤＭＡ信号、および右キャリアＣＤＭＡ信号複素ベースバンド表示である。そして、Ｎ（ｎＴｓ）は付加されたＡＷＧＮ雑音成分である。

誤差測定基準Ｌは以下の式により記載される。

但しＮ_０は基地局と受信器５０との間のチャネルにより送信された信号に付加された雑音信号Ｎ（ｔ）のスペクトル密度の２倍を表す雑音項である。ＳＮＲは受信した信号の信号対雑音比である。ＳＮＲ_{ｉｄｅａｌ}は理想的な信号対雑音比であり、２ＮＥ_ｃ／Ｎ_０に等しい。但し、Ｎは各記号期間のチップの数である。Ｅ_ｃはチップあたりのエネルギーである。Ｉｏｒは受信した信号エネルギーを表し、Ｅ_ｃＮ_ｕに等しい。但し、Ｎ_ｕは、基地局から受信器５０への順方向リンクチャネルのユーザの数である。ｇ［ｎ］は３ｘＭＣフィルタ５４のインパルス応答関数である。ｎは、基地局の順方向リンク変調器により、受信した信号がＰＮ_ｎにより乗算された時間に対応する整数である。ｍは、ＭＳＭ５６内の順方向リンク復調器（図示せず）により、受信信号が、共役ＰＮシーケンス

と乗算された時間に対応する整数である。ｐ［ｎ］は基地局パルス整形と前置イコライズフィルタと３ｘＭＣフィルタ５４（ｐ［ｎ］＝ｈ［ｎ］＊ｇ［ｎ］のインパルス応答の畳み込みであり、＊は畳み込みを表す。βは

式（１９）の誤差測定基準Ｌは式（１７）および（１８）を採用し、以下の仮定を行なうことにより得られる。

１．３ＱＰＳＫ記号が基地局により送信され、中央キャリアのみが復調され（ｙ_ｍ（ｋ_０）およびＺ_０が処理される）ように、１つの記号が送信され各キャリア上に復調される。

２．３ｘＭＣ信号が送信されるチャネルはマルチパスフェージング(multi-path fading)を有さないＡＷＧＮチャネルである。

３．コヒーレント復調が採用される；各順方向リンクチャネルキャリア信号位相は周知である。

４．異なるユーザおよび同じユーザの両方からの各キャリア上の各ＱＰＳＫ記号は独立しており、ゼロ平均値を用いて全く同じに分配される。

５．Ｉ信号成分とＱ信号成分との間に干渉は存在しない。それゆえ、誤差測定基準Ｌを計算するとき、ｙ_ｍ（ｋ_０）およびＺ_０の実数部のみを考慮すれば十分である。

当業者は、この発明の範囲から逸脱することなく、に従って得られる異なる誤差測定基準を採用し、ＩＩＲフィルタ１１２の構造を選択し、所定のアプリケーションのニーズに適合させることができることを理解するであろう。

パラメータＬは不完全なフィルタにより生じるＳＮＲ内の劣化を表し、フィルタインパルス応答ｇ［ｎ］およびＩ_ｏｒ／Ｎ_ｏ比に依存する。Chebyshevllフィルタ、Chebyshevlフィルタ、バターワースフィルタ、楕円フィルタ、マッチド(matched)フィルタのような種々のＩＩＲフィルタおよび構造のためのＬ対Ｉｏｒ／Ｎｏをプロットすることにより、（性能、コスト、サイズ等の観点から）所定のアプリケーションに対して最も適したフィルタのタイプを選択することができる。この特定の実施の形態において、他の試験されたフィルタに関連して、式（１９）のパラメータＬに従う性能に基づいて、５次楕円ＩＩＲフィルタ１１２が選択された。ＩＩＲフィルタ１１２の選択は、固有の誤差測定基準Ｌに基づき、これはキャリア間干渉、チップ間干渉、およびＡＷＧＮを説明する。

式（１９）の誤差測定基準Ｌに従って、フィルタ５０の構造および対応する係数を選択することにより、ＩＩＲフィルタ５０は、基地局のパルス整形にマッチすること、全体の位相非線形性を最小にするために１ｘ帯域幅基地局前置イコライズを補償すること、および小さなキャリア間干渉を容易にすることが保証される。

この発明に従ってフィルタを設計する方法は、フィルタ性能を判断するために、誤差測定基準Ｌを決定し、この基準に基づいてフィルタタイプを選択し、選択されたフィルタタイプに基づいて縦続接続ダイレクトフォームのようなフィルタの構造を決定し、選択された構造に従って実施を容易にする係数を戦略的に選択することを含む。

図６は図５の係数乗算器を実施するためのデジタル乗算器２００の図である。係数乗算器２００は第１シフトレジスタ２０２、第２シフトレジスタ２０４、および第３シフトレジスタ２０６を含む。レジスタ２０２、２０４、および２０６の入力は図５の加算器またはデジタル遅延の出力に接続され、加算器またはデジタル遅延の出力はさらにビット並列加算器２１０の（１１＋Ｃ）Ｑ６加算器２０８の第１入力にも接続される。第３シフトレジスタ２０６の出力は、（１１＋ｃ）Ｑ６の第２入力に接続され、（１１＋ｃ）Ｑ６の出力はビット並列加算器２１０の（１１＋ｂ）Ｑ６加算器２１２の第１入力に接続される。（１１＋ｂ）Ｑ６加算器２１２の第２入力は第２シフトレジスタ２０４の出力に接続される。（１１＋ｂ）Ｑ６加算器２１２の出力はビット並列加算器２１０の（１１＋ａ）Ｑ６加算器２１４の第１入力に接続される。（１１＋ａ）Ｑ６加算器２１４の出力は第４レジスタ２１６に入力される。第４レジスタ２１６の出力は飽和および切り捨て回路２１８に入力される。飽和および切り捨て回路２１８の出力は１１Ｑ６信号であり、これは係数乗算器２００の出力を表す。

動作において、デジタル乗算器は、シフトおよび加算することにより、１１Ｑ６入力と係数（２^ａ＋２^ｂ＋２^ｃ＋１）／２^ｋとを乗算する。ただし、ｋ、ａ、ｂ、ｃは整数であり、ａ＞ｂ＞ｃである。例えば、表４を参照して、乗算器α_００は乗算器２００の構造を用いて実施される。ただしｋ＝９、ａ＝４、ｂ＝２およびｃ＝０である。乗算器α_００は以下の係数を生じる。（１６＋４＋２）／５１２＝２２／５１２。

第１のシフトレジスタ２０２は１１Ｑ６入力信号をａビットだけ左にシフトする。第２のシフトレジスタ２０４は１１Ｑ６入力信号をｂビットだけ左にシフトする。第３シフトレジスタ２０６は１１Ｑ６入力信号をｃビットだけ左にシフトし、その結果はシフトされない１１Ｑ６入力信号に加算される。結果として得られる信号は（１１＋ｃ）Ｑ６ビット幅であり、（１１＋ｂ）Ｑ６加算器２１２により第２レジスタ２０４のシフトされた出力に加算され、（１１＋ｂ）Ｑ６加算器２１２は（１１＋ｂ）Ｑ６結果を生じる。（１１＋ｂ）Ｑ６結果は、（１１＋ａ）Ｑ６加算器２１４により第１レジスタ２０２のシフトされた出力に加算され、（１１＋ａ）Ｑ６加算器２１４は、（１１＋ａ）Ｑ６結果を生じる。（１１＋ａ）Ｑ６結果は、係数２^ａ＋２^ｂ＋２^ｃ＋１を表し、係数２^ａ＋２^ｂ＋２^ｃ＋１は第４シフトレジスタ２１６によりｋビットだけ右にシフトされる、これは２^ｋにより除算に相当する。第４シフトレジスタ２１６は（１１＋ａ＋ｋ）Ｑ６信号を飽和および切り捨て回路２１８に出力し、飽和および切り捨て回路２１８は（１１＋ａ＋ｋ）Ｑ６信号を１１Ｑ６信号に変換し、１１Ｑ６信号はデジタル乗算器２００の出力を表す。

α係数およびβ係数は２の累乗の結合なので、デジタル入力信号とα係数およびβ係数との関連した乗算はシフトおよび加算により実施される。図６の乗算器２００は例示乗算器である。シフタ２０２、２０４、および２０６はハードワイヤ（固定されたシフト）により実現される。加算器２０８、２１２、２１４、および２１６を介した加算はビット並列の方法で実行される。これは、乗算器を介して合計遅延をｎ＋ｍに低減する。但し、ｎは加算されるビット数であり、ｍは、乗算器２００により実施される特定のαまたはβの係数まで加算する２の累乗の数である。

乗算器２００は、第４シフトレジスタ２１６により出力される積のビット幅は、乗算器２００の１１Ｑ６入力に対してａ−ｋビットを増大させるという事実を補償する。但し、乗算器２００により実施されるα係数またはβ係数が上述したように（２ａ＋２ｂ＋２ｃ＋１）／２ｋに等しくなるように、ａは第１シフトレジスタ２０２によりシフトされるビットの数であり、ｋは第４シフトレジスタによりシフトされるビットの数である。（ｋはこの特定の実施の形態において、９に等しい）。ビット幅拡張補償は、飽和および切り捨て回路２１８を介して第４シフトレジスタ２１６の出力を飽和し切り捨てすることにより実行され、飽和および切り捨て回路２１８は１１Ｑ６結果を出力する。

以下の表は、図２の３ｘＭＣフィルタ５４のこの特定の実施の形態において採用されたマイクロプロセッサ／ＤＳＰ部品を記載する。

以下の表は図２の３ｘＭＣフィルタ５４のこの特定の実施の形態において採用される汎用レジスタを記載する。

以下の表は、図２の３ｘＭＣフィルタ５４のこの特定の実施の形態において採用される加算器を記載する。

従って、この発明は、特定のアプリケーションに対して特定の実施の形態を参照してここに記載した。技術的に通常の技術を有し、この開示にアクセスする人はこの開示の範囲内でさらなる変形例、応用例、および実施の形態を認識するであろう。

それゆえ、この発明の範囲内にあるそのような応用例、変形例および実施の形態のいずれかおよびすべてをカバーすることは、添付されたクレームに意図される。

図１はこの発明の開示に従って構成された例示無線通信システムのブロック図である。 図２は図１の無線通信システム受信器の図である。 図３は図２の固有の３ｘＭＣフィルタのより詳細な図である。 図４は図３の１ｘロウパスフィルタのより詳細な図である。 図５は図４の楕円無限インパルス応答のより詳細な図である。 図６は図５の係数乗算器を実現するための乗算器の図である。

Claims (21)

1. 無線周波数（ＲＦ）／中間周波数（ＩＦ）変換回路およびＩＦ／ベースバンド変換回路を有する受信セクションと、
   第１データストリームをフィルタリングする第１ロウパスフィルタと、回転子に接続される位相アキュムレータと、前記回転子により出力される第２データストリームをフィルタリングするための第２ロウパスフィルタと、および前記回転子により出力される第３データストリームをフィルタリングする第３ロウパスフィルタとを有し、前記受信セクションと通信するマルチキャリアフィルタと、
   前記第１ロウパスフィルタ、前記第２ロウパスフィルタ、および前記第３ロウパスフィルタに接続された移動局モデム（ＭＳＭ）、
   とを備えた無線通信システムのための受信器。
2. 前記マルチキャリアフィルタは、マルチキャリア信号からキャリア信号成分を抽出する第１手段と、前記キャリア信号成分をフィルタリングして、復調されかつフィルタがかけられたマルチ帯域幅信号を発生する第２手段とを備え、
   前記第２手段は、前記マルチパルスキャリア信号のパルス波形をマッチさせるための無限インパルス応答（ＩＩＲ）フィルタを含み、
   前記第２手段はさらに前記マルチキャリア信号上の前置イコライズ効果を補償し、位相の非線形性を最小にする手段を含み、
   前記ＩＩＲフィルタは、前記キャリア信号成分をロウパスフィルタするための１×ロウパスフィルタとして採用される５次の楕円ＩＩＲフィルタであり、前記キャリア信号成分は、周波数が分離された３つのデータストリームを定義し、
   前記ＩＩＲフィルタはカスケードダイレクトフォームＩＩ構造を有し、前記ＩＩＲフィルタは、以下の伝達関数により特徴づけられ、
   

   

   但し、α_００、α_０１、α_０２、α_１１、α_２１、α_２２、β_００、β_０１、β_０２、β_１０、β_１１、β_２０、β_２１、およびβ_２２は所定の定数であり、ｚは複素変数である、請求項１の受信器。
3. 

   である、請求項２の受信器。
4. 前記マルチキャリアフィルタは、マルチキャリア信号からキャリア信号成分を抽出する第１手段と、前記キャリア信号成分をフィルタリングして、復調されかつフィルタがかけられたマルチ帯域幅信号を発生する第２手段とを備え、
   前記第２手段は、前記マルチパルスキャリア信号のパルス波形をマッチさせるための無限インパルス応答（ＩＩＲ）フィルタを含み、
   前記第２手段はさらに前記マルチキャリア信号上の前置イコライズ効果を補償し、位相の非線形性を最小にする手段を含み、
   前記ＩＩＲフィルタは、前記キャリア信号成分をロウパスフィルタするための１×ロウパスフィルタとして採用される５次の楕円ＩＩＲフィルタであり、前記キャリア信号成分は、周波数が分離された３つのデータストリームを定義し、
   前記ＩＩＲフィルタはカスケードダイレクトフォームＩＩ構造を有し、
   前記ＩＩＲフィルタのノードにおいてオーバーフローを回避する手段をさらに含む、請求項１の受信器。
5. 前記オーバーフローを回避する手段は、Ｌ無限ノルムに従って、前記ノードにおいて信号値に倍率をかける手段を含む、請求項４の受信器。
6. 前記倍率をかける手段は、シフトおよび加算をすることにより乗算する乗算器を含む、請求項５の受信器。
7. 前記フィルタのレジスタは１１Ｑ６のビット幅を持つ、請求項５の受信器。
8. 前記ＩＩＲの加算器は飽和タイプの加算器である、請求項７の受信器。
9. 前記回転子は入力複素信号を時計方向または反時計方向に回転し、それぞれ前記第２および第３のデータストリームを発生する、請求項１の受信器。
10. 前記受信セクションは、前置イコライズ補償回路を含む移動アナログ受信セクション（ＭＡＲＳ）受信器フロントエンド回路を含む、請求項１の受信器。
11. 前記受信セクションのモードに従って前記ＭＡＲＳ前置イコライズ補償回路を選択的にバイパスする手段をさらに含む、請求項１０の受信器。
12. 前記第１、第２および第３ロウパスフィルタは各々、それぞれ前記第１、第２および第３データストリームをロウパスフィルタリングするのを容易にするために楕円無限インパルス応答（ＩＩＲ）フィルタを含む、請求項１１の受信器。
13. 前記楕円ＩＩＲフィルタは第１セクション、第２セクション、および第３セクションを含む、請求項１２の受信器。
14. 前記第１のセクションは第１加算器を含み、前記第１加算器の出力は、第１デジタル遅延および第１スケーリング回路（β_００）に接続され、β_００の出力は第２加算器の第１入力に接続され、前記第１デジタル遅延の出力は、第２デジタル遅延の入力、第２スケーリング回路（−α_０１）の入力、および第３スケーリング回路（β_０１）の入力に接続され、前記第２デジタル遅延の第１出力は第４スケーリング回路（−α_０２）の入力および第５スケーリング回路（β_０２）に接続され、第２スケーリング回路（−α０１）および第４スケーリング回路（−α０２）の出力は前記第１加算器の入力に接続され、第３スケーリング回路（β０１）および第５スケーリング回路（β０２）の出力は前記第２加算器の入力に接続され、前記第２加算器の出力は前記第１セクションの出力を表し、前記第１加算器の入力は前記第１セクションの入力を表す、請求項１３の受信器。
15. 前記第２セクションは、前記第１セクションと第３セクションの間に位置し、前記第２デジタル遅延および前記第４および第５スケーリング回路が省略されていることを除いて、前記第２セクションは前記第１セクションに類似し、
    前記第３セクションの第１、第２および第３スケーリング回路に相関する１つ以上の値が、前記第１セクションの第１、第２および第３スケーリング回路に相関する対応する値と異なる、請求項１４の受信器。
16. 前記第２セクションの前記第１、第２、第３、第４および第５スケーリング回路に相関する１つ以上の値が、前記第１セクションの前記第１、第２、第３、第４および第５スケーリング回路と異なることを除いて、前記第３セクションは前記第１セクションに類似する、請求項１５の受信器。
17. 前記マルチキャリアフィルタは、マルチキャリア信号からデータストリームを分離する第１手段と、
    それに応答して前記分離されたデータストリームをフィルタリングし、フィルタリングされた出力信号を発生する第２手段とを備え、
    前記分離されたデータストリームは、中央データストリーム、左データストリーム、および右データストリームを含み、前記第２手段は、前記中央データストリーム、前記左データストリーム、および前記右データストリームをフィルタリングし、信号対雑音比を最大にする３×マルチキャリアフィルタを含む、請求項１の受信器。
18. 前記３×マルチキャリアフィルタは、前記中央データストリームをフィルタリングする第１ロウパスフィルタ、前記右データストリームをフィルタリングする第２ロウパスフィルタ、および前記左データストリームをフィルタリングする第３ロウパスフィルタを含み、前記第１、第２および第３ロウパスフィルタは各々１×帯域幅前置イコライズを補償する手段と、受信したマルチキャリア信号に相関するパルス整形に適合する手段を含む、請求項１７の受信器。
19. 前記適合する手段および前記補償する手段は楕円ロウパスインパルス応答（ＩＩＲ）フィルタを含む、請求項１８の受信器。
20. 前記ロウパスＩＩＲフィルタは縦続接続された低次サブフィルタを有する５次の楕円ＩＩＲフィルタである請求項１９の受信器。
21. 前記ロウパスＩＩＲフィルタの伝達関数は、キャリア間干渉、チップ間干渉および雑音を説明する所定の誤差測定基準に適合するように選択される、請求項２０の受信器。

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