JP2002152038A - 遅延同期回路 - Google Patents

遅延同期回路

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JP2002152038A JP2001266418A JP2001266418A JP2002152038A JP 2002152038 A JP2002152038 A JP 2002152038A JP 2001266418 A JP2001266418 A JP 2001266418A JP 2001266418 A JP2001266418 A JP 2001266418A JP 2002152038 A JP2002152038 A JP 2002152038A
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Abstract

(57)【要約】 （修正有） 【課題】高周波動作時に可変遅延器の負荷を減少させ、
外部クロックに安定的に同期する遅延同期回路を提供す
る。 【解決手段】外部クロックと内部クロックとの位相差を
検出する位相検出器と、位相検出器の出力に応答して制
御信号を発生する遅延器制御部と、制御信号に応答して
外部クロックを遅延させて外部クロックに同期した内部
クロックを発生する可変遅延器とを具備する。可変遅延
器は、所定の周波数以上で使われる第１群の遅延素子
と、所定の周波数以下で第１群の遅延素子と共に使われ
る第２群の遅延素子と、制御信号に応答して、第１群の
遅延素子と第２群の遅延素子とを可変遅延器の第１出力
ライン及び可変遅延器の第２出力ラインに各々連結/分
離するスイッチトランジスタと、第１群の遅延素子のう
ち一つの使用を示す遅延使用信号に応答して、第１出力
ライン及び第２出力ラインを連結/分離するスイッチと
を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に係
り、特に遅延同期回路の高周波動作時における可変遅延
器の負荷を減少させ、外部クロックに安定的に同期する
遅延同期回路に関する。
【０００２】
【従来の技術】SDRAMはクロックに同期してデータをメ
モリセルに入力したりメモリセルデータを有効データ区
間において出力したりする。クロックは一本のピンに入
力されてSDRAMに分配されるが、入力ピンから比較的遠
く離れた部分に到達するクロックは、入力ピンに隣接し
た部分のクロックと比較すればかなり遅延する恐れがあ
る。このような遅延はSDRAM内部の各部分間の同期を維
持し難くする。
【０００３】このような同期を維持するために遅延同期
回路が使われるが、遅延同期回路は外部クロックの位相
に同期した内部クロックを発生する。遅延同期回路はSD
RAMの動作速度とほぼ同じ速度で動作する。遅延同期回
路は、所定の周波数以上で動作する場合(以下、高周波
動作という)及び前記周波数以下で動作する場合(以下、
低周波数動作という)を満足せねばならない。
【０００４】図１は、一般の遅延同期回路１００を示す
図面である。遅延同期回路１００は位相検出器１１０、
遅延器制御部１２０、可変遅延器１３０を含む。位相検
出器１１０は外部クロックECLKと内部クロックICLKとの
位相差を検出する。遅延器制御部１２０は位相検出器１
１０の出力に応答して、可変遅延器１３０に入力される
外部クロックECLKの遅延時間を決定する制御信号CNTを
発生する。可変遅延器１３０は制御信号CNTに応答して
外部クロックECLKに同期した内部クロックICLKを発生す
る。
【０００５】図２は、図１の可変遅延器１３０を示す図
面である。可変遅延器１３０は、遅延素子２０１〜２０
８及びスイッチトランジスタ２１１〜２１８を含む。そ
れぞれの遅延素子２０１〜２０８はスイッチトランジス
タ２１１〜２１８に連結され、スイッチトランジスタ２
１１〜２１８は可変遅延器１３０の出力ラインOL１に連
結される。遅延素子２０１〜２０８は外部クロックECLK
を遅延させる。
【０００６】一方、遅延素子２０１〜２０８の個数は図
１の遅延同期回路１００の動作周波数に依存する。高周
波動作では、遅延素子の個数は低周波数動作に比べて少
なく設定される。低周波数動作の場合、あらゆるスイッ
チトランジスタ２１１〜２１８が制御信号CNTに応答し
てターンオンされ、あらゆる遅延素子２０１〜２０８が
出力ラインOL１に連結されるので、出力ラインOL１は大
きな負荷を有する。一方、高周波動作の場合、遅延素子
２０１〜２０８の一部２０５〜２０８は制御信号CNTに
応答してターンオフされて可変遅延器１３０の出力端に
連結されないので、出力ラインOL１は相対的に小さな負
荷を有する。
【０００７】ところが、図２の可変遅延器１３０は、高
周波動作のために遅延素子２０５〜２０８が出力ライン
OL１に連結されなくても、出力ラインOL１の物理的長さ
が有するライン負荷とターンオフされるスイッチトラン
ジスタ２１５〜２１８が有するジャンクション負荷とを
そのまま有する。そのため、可変遅延器１３０は高周波
動作には不適当である。これにより遅延同期回路(図１)
１００が最終的に発生する内部クロックICLKにジッタが
生じてデューティ特性が劣化する。そのため、これに基
づいて動作するSDRAMの全体が誤動作する可能性があ
る。
【０００８】
【発明が解決しようとする課題】本発明の目的は、高周
波動作時に可変遅延器の出力ライン負荷を減少させうる
遅延同期回路を提供することである。
【０００９】本発明の他の目的は、可変遅延器に含まれ
たスイッチのターンオン/ターンオフを安定的に行う遅
延同期回路を提供することである。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に本発明の遅延同期回路は、外部クロックと内部クロッ
クとの位相差を検出する位相検出器と、前記位相検出器
の出力に応答して制御信号を発生する遅延器制御部と、
前記制御信号に応答して前記外部クロックを遅延させ
て、前記外部クロックに同期した前記内部クロックを発
生する可変遅延器とを具備する。前記可変遅延器は、所
定の周波数以上で使われる第１群の遅延素子と、所定の
周波数以下で前記第１群の遅延素子と共に使われる第２
群の遅延素子と、前記制御信号に応答して、前記第１群
の遅延素子と前記第２群の遅延素子とを前記可変遅延器
の第１出力ライン及び前記可変遅延器の第２出力ライン
に各々連結/分離するスイッチトランジスタと、前記第
１群の遅延素子のうち一つの使用を示す遅延使用信号に
応答して、前記第１出力ライン及び前記第２出力ライン
を連結/分離するスイッチとを含む。
【００１１】前記他の目的を達成するために本発明の遅
延同期回路は、外部クロックと内部クロックとの位相差
を検出する位相検出器と、前記位相検出器の出力に応答
して制御信号を発生する遅延器制御部と、前記制御信号
に応答して前記外部クロックを遅延させて、前記外部ク
ロックに同期した前記内部クロックを発生する可変遅延
器とを具備する。前記可変遅延器は、所定の周波数以上
で使われる第１群の遅延素子と、所定の周波数以下で前
記第１群の遅延素子と共に使われる第２群の遅延素子
と、前記制御信号に応答して、前記第１群の遅延素子と
前記第２群の遅延素子とを前記可変遅延器の第１出力ラ
イン及び前記可変遅延器の第２出力ラインに各々連結/
分離するスイッチトランジスタと、前記第１出力ライン
及び前記第２出力ラインを連結/分離するスイッチと、
前記第１群の遅延素子のうち一つの使用を示す遅延使用
信号及びリセット信号に応答して、前記スイッチのター
ンオン/ターンオフを制御する制御回路とを含む。
【００１２】前記他の目的を達成するために本発明の遅
延同期回路は、外部クロックと内部クロックとの位相差
を検出する位相検出器と、前記位相検出器の出力に応答
して制御信号を発生する遅延器制御部と、前記制御信号
に応答して前記外部クロックを遅延させて、前記外部ク
ロックに同期した前記内部クロックを発生する可変遅延
器とを具備する。前記可変遅延器は、所定の周波数以上
で使われる第１群の遅延素子と、前記周波数以下で前記
第１群の遅延素子と共に使われる第２群の遅延素子と、
前記制御信号に応答して、前記第１群の遅延素子と前記
第２群の遅延素子とを前記可変遅延器の第１出力ライン
及び前記可変遅延器の第２出力ラインに各々連結/分離
するスイッチトランジスタと、前記第１出力ライン及び
前記第２出力ラインを連結/分離するスイッチと、使用
中の前記遅延素子の個数変化を示す遅延変化信号に応答
して、前記スイッチのターンオン/ターンオフを制御す
る制御回路とを含む。
【００１３】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施によって達成される目的を十分に理解す
るためには本発明の望ましい実施形態を示す添付図面及
び添付図面に記載された内容を参照せねばならない。
【００１４】以下、添付した図面を参照して本発明の望
ましい実施形態を説明することによって、本発明を詳細
に説明する。各図面において、同じ参照符号は同じ部材
を示す。
【００１５】図３は、本発明の一実施形態に係る可変遅
延器３００を示す図面である。可変遅延器３００は図１
の遅延同期回路１００の可変遅延器１３０の代りに使わ
れ、位相検出器１１０及び遅延器制御部１２０は本発明
の遅延同期回路の構成要素となる。可変遅延器３００は
第１群の遅延素子３０１〜３０４、第２群の遅延素子３
０５〜３０８、スイッチトランジスタ３１１〜３１８及
びスイッチ３２０を具備する。可変遅延器３００は図１
の可変遅延器１３０と比較すれば、スイッチ３２０をさ
らに具備する。
【００１６】高周波動作の場合に第１出力ラインOL２が
使われ、低周波数動作の場合に第１出力ラインOL２及び
第２出力ラインOL３が使われる。
【００１７】第１群の遅延素子３０１〜３０４は高周波
動作で使われ、第２群の遅延素子３０５〜３０８は第１
群の遅延素子３０１、３０２、３０３、３０４と共に低
周波数動作で使われる。スイッチトランジスタ３１１〜
３１８は図１の遅延器制御部１２０が発生する制御信号
CNTに各々応答して、遅延された外部クロックECLKを第
１出力ラインOL２及び第２出力ラインOL３に伝達する。
【００１８】スイッチ３２０は、第１出力ラインOL２及
び第２出力ラインOL３の間に配置される。スイッチ３２
０は、その直前に配置される遅延素子、例えば遅延素子
３０４によって制御される。遅延素子３０４は、高周波
動作時に使われる第１群の遅延素子のうち最後の遅延素
子に該当する。遅延素子３０４の使用を示す遅延使用信
号DMAXは低周波数動作を示す。スイッチ３２０がオンさ
れて低周波数動作を行えば、出力ラインOL２、OL３の負
荷が大きくなる。
【００１９】一方、スイッチ３２０は、スイッチ３２０
の位置から少なくとも一つ前に配置される遅延素子の使
用を示す遅延使用信号DMAXによっても制御される。本発
明の実施形態では、スイッチ３２０が遅延素子３０２の
使用を示す遅延使用信号DMAXにより制御される。高周波
動作が行われる時、半導体メモリ装置の動作によって電
源電圧の変化と温度変化とが生じる可能性がある。その
ため、可変遅延器３００の第１出力ラインOL２に遅延素
子をさらに連結せねばならないが、遅延素子３０２の以
後にある遅延素子３０３、３０４を余裕分として持って
マージンを有するようにする。
【００２０】したがって、可変遅延器３００を含む本発
明の遅延同期回路が高周波動作を行う時、スイッチトラ
ンジスタ３１５〜３１８が連結された第２出力ラインOL
３が分離されて第１出力ラインOL２の負荷が減少する。
そのため、本発明の遅延同期回路は高周波動作が安定的
に行われる。
【００２１】一方、本発明の一実施形態に係る遅延同期
回路が第１群の遅延素子３０１〜３０４及び第２群の遅
延素子３０５〜３０８のうち一つを使用して低周波数動
作を行う時、雑音による電圧変化及び温度変化は遅延素
子の遅延時間を増加させうる。すると、第１群の遅延素
子３０１〜３０４のうち最後の遅延素子３０４がオン/
オフを繰り返すので、スイッチ３２０がオン/オフを繰
り返してスイッチの不連続性が増加する。その結果、可
変遅延器３００の出力ラインOL２でジッタが生じて雑音
余裕度が低下する。
【００２２】スイッチ３２０の不連続性を防止するため
の本発明の他の実施形態に係る遅延同期回路が後述され
る。本発明の他の実施形態に係る遅延同期回路は、スイ
ッチがオン状態にされると継続してオン状態を維持し、
リセット信号のみによって前記スイッチをオフする。
【００２３】図４は、本発明の他の実施形態に係る可変
遅延器を示す図面である。可変遅延器４００は図１の遅
延同期回路１００の可変遅延器１３０の代りに使われ、
図１の位相検出器１１０及び遅延器制御部１２０は本発
明の遅延同期回路の構成要素となる。
【００２４】図４を参照すれば、可変遅延器４００は第
１群の遅延素子４０１〜４０４、第２群の遅延素子４０
５〜４０８、スイッチトランジスタ４１１〜４１８、ス
イッチ４２０、プレチャージ回路４３０、制御回路４４
０及びリセット回路４７０を含む。可変遅延器４００
は、図３の可変遅延器３００と比較すれば、プリチャー
ジ回路４３０、制御回路４４０及びリセット回路４７０
をさらに具備する。遅延素子４０１〜４０８及びスイッ
チトランジスタ４１１〜４１８についての説明は図３の
説明と同一なので省略する。
【００２５】高周波動作の場合には第１出力ラインOL４
が使われ、低周波数動作の場合には第１出力ラインOL４
及び第２出力ラインOL５が使われる。
【００２６】スイッチ４２０は、スイッチ制御信号SW１
に応答して、可変遅延器４００の第１出力ラインOL４及
び可変遅延器４００の第２出力ラインOL５を連結/分離
する。スイッチ４２０はPMOSトランジスタを具備する。
【００２７】プリチャージ回路４３０は、プリチャージ
信号PC１に応答して、第２出力ラインOL５の電位を電源
電圧VCCにプリチャージする。プリチャージ回路４３０
はソースに電源電圧VCCが連結されたPMOSトランジスタ
を具備する。
【００２８】制御回路４４０は遅延使用信号DMAX及びリ
セット信号RSに応答して、スイッチ制御信号SW１及びプ
リチャージ信号PC１を出力する。遅延使用信号DMAXは、
遅延素子４０４があらかじめ指定した遅延時間を使用す
ることを示す信号であり、リセット信号RSは、スイッチ
４２０のターンオフを制御する信号である。本発明の実
施形態では遅延素子４０２が遅延使用信号DMAXを発生す
る場合もある。
【００２９】リセット回路４７０は、外部リセット命令
RS_CMD、アップ信号UP及びダウン信号DOWNに応答してリ
セット信号RSを出力する。外部リセット命令RS_CMDは、
外部からスイッチ４２０のターンオフを制御する信号で
ある。そして、アップ信号UPは使用中の遅延素子の個数
増加を示す信号であり、ダウン信号DOWNは動作中の遅延
素子の個数減少を示す信号である。アップ信号UP及びダ
ウン信号DOWNは別の制御回路(図示せず)が発生する。
【００３０】図５は、図４の制御回路の構成を示す図面
である。図５を参照すれば、制御回路４４０はラッチ部
４４１及びインバータ４４３、４４５を具備する。ラッ
チ部４４１は二つのNORゲートを含む。
【００３１】ラッチ部４４１は遅延使用信号DMAXに応答
してラッチ部４４１の出力端NOをセットし、リセット信
号RSに応答して出力端NOをリセットする。インバータ４
４３は出力端NOの信号を反転させてプリチャージ信号PC
１を発生し、インバータ４４５はプリチャージ信号PC１
を反転させてスイッチ制御信号SW１を発生する。
【００３２】図６は、図４の制御回路の動作を示すタイ
ミング図である。図６では、高周波動作区間と低周波数
動作区間とが交互に示されている。リセット信号RSが活
性化されれば、遅延使用信号DMAXが非活性化される。す
ると、プリチャージ信号PC１が活性化されてプリチャー
ジが行われ、スイッチ制御信号SW１が非活性化されてス
イッチ４２０がターンオフされ、高周波動作が行われ
る。すなわち、本発明の遅延同期回路は、高周波数の外
部クロックに同期する内部クロックを発生する。
【００３３】その後、外部クロックECLKの周波数が減少
するにつれて図４の遅延素子４０４が動作して遅延使用
信号DMAXが活性化される。すると、プリチャージ信号PC
１が非活性化されてプリチャージが解除され、スイッチ
制御信号SW１が活性化されてスイッチ４２０がオンにな
り低周波数動作が行われる。
【００３４】したがって、可変遅延器４００を含む本発
明の遅延同期回路はリセット信号RSによりスイッチのタ
ーンオン/ターンオフを安定的に制御して、低周波数動
作及び高周波動作間の動作変更が安定的に繰り返され
る。
【００３５】図７は、図４のリセット回路の構成を示す
図面である。図７を参照すれば、リセット回路４７０
は、アップ信号検出回路４７１、ダウン信号検出回路４
７３及び論理和回路４７５を含む。アップ信号検出回路
４７１及びダウン信号検出回路４７３はカウンタを具備
する。
【００３６】アップ信号検出回路４７１は、遅延素子の
増加個数を示す連続的なアップ信号UPの個数をカウンテ
ィングして所定のアップ信号UPの個数を超過すれば"ハ
イ"状態に活性化する。
【００３７】ダウン信号検出回路４７３は、遅延素子の
減少個数を示す連続的なダウン信号DOWNの個数をカウン
ティングして所定のダウン信号DOWNの個数を超過すれ
ば"ハイ"状態に活性化する。
【００３８】論理和回路４７５は外部リセット命令RS_C
MD、アップ信号検出回路４７１の出力及びダウン信号検
出回路４７３の出力が"ハイ"状態に活性化されれば、リ
セット信号RSを生じる。
【００３９】図８は、本発明のさらに他の実施形態に係
る可変遅延器を示す図面である。本発明の可変遅延器８
００は第１群の遅延素子８０１〜８０４、第２群の遅延
素子８０５〜８０８、スイッチトランジスタ８１１〜８
１８、スイッチ８２０、プリチャージ回路８３０及び制
御回路８４０を含む。
【００４０】高周波動作の場合に第１出力ラインOL６が
使われ、低周波数動作の場合に第１出力ラインOL６及び
第２出力ラインOL７が使われる。
【００４１】スイッチ８２０及びプレチャージ回路８３
０は図４のスイッチ４２０及びプリチャージ回路４３０
の構成とほぼ同一なので、これについての説明は省略す
る。第２出力ラインOL７の電位はプリチャージ回路８３
０により電源電圧VCCにプリチャージされる。
【００４２】制御回路８４０はアップ信号UP及びダウン
信号DOWNに応答して、スイッチ８２０のターンオン/タ
ーンオフを制御するスイッチ制御信号SW２及び第２出力
ラインOL７をプリチャージするプリチャージ信号PC２を
出力する。アップ信号UPは遅延素子の個数増加を示す信
号であり、ダウン信号DOWNは遅延素子の個数減少を示す
信号である。すなわち、制御回路８４０は外部クロック
ECLKの周波数変化を感知して、スイッチ８２０及びプレ
チャージ回路８３０を制御する。
【００４３】図９は、図８の制御回路の構成を示す図面
である。図９には遅延検出回路８４１の入力端/出力端
及びシュミットトリガバッファ８４３の出力端で示され
る信号波形の例が示される。図９を参照すれば、制御回
路８４０は遅延検出回路８４１、シュミットトリガバッ
ファ８４３及びインバータ８４５を具備する。
【００４４】遅延検出回路８４１は、アップ信号UPの個
数に比例し、ダウン信号DOWNの個数に反比例する可変電
圧を出力する。遅延検出回路８４１はチャージポンプを
具備する。
【００４５】シュミットトリガバッファ８４３は、可変
電圧が第１電圧Vm+以上であるときは該可変電圧を第１
電圧Vm+として出力し、可変電圧が第２電圧以下Vm-であ
るときは該可変電圧を接地電圧として出力する。第１電
圧Vm-と第２電圧Vm+との間の電圧はヒステリシス電圧で
あり、ヒステリシス電圧における遅延変化は無視され
る。第１電圧Vm+は高周波動作から低周波数動作に変更
されることを示す臨界電圧に設定され、第２電圧Vm-は
低周波数動作から高周波動作に変更されることを示す臨
界電圧に設定される。
【００４６】シュミットトリガバッファ８４３の出力は
プリチャージ信号PC２になり、シュミットトリガバッフ
ァ８４３の出力はインバータ８４５により反転されてス
イッチング信号SW２になる。
【００４７】シュミットトリガバッファ８４３の入力端
/出力端で示される信号図を参照すれば、シュミットト
リガバッファ８４３の出力は時間T０までは"ロー"状態
になってスイッチ８２０がオフされ、第２出力ラインOL
７がプリチャージされる。この場合には高周波動作が行
われる。シュミットトリガバッファ８４３の出力は時間
T０から時間T１までは"ハイ"状態になってスイッチ８２
０がオンされ、第２出力ラインOL７のプリチャージが解
除される。この場合には低周波数動作が行われる。シュ
ミットトリガバッファ８４３の出力は時間T１で"ロー"
状態に下降し始めて高周波動作が行われる。
【００４８】したがって、可変遅延器８００を含む本発
明の遅延同期回路は、ヒステリシス電圧における遅延変
化を無視することによってスイッチのターンオン/ター
ンオフを安定的に行える。そのため、外部クロックの周
波数が高周波数及び低周波数の間で変化しても、本発明
の遅延同期回路は各動作周波数で安定した動作を行え
る。
【００４９】本発明は図面に示したいくつかの実施形態
を参考して説明されたが、これは例示的なものに過ぎ
ず、当業者であればこれより多様な変形及び均等な他の
実施形態が可能であるという点を理解しうる。したがっ
て、本発明の技術的保護範囲は特許請求の範囲の技術的
思想により決まらねばならない。
【００５０】
【発明の効果】本発明の遅延同期回路は、高周波動作の
場合にスイッチをオフして出力ラインの負荷を減少させ
て高周波動作を安定的に行う。
【００５１】また、本発明の遅延同期回路は、スイッチ
のターンオン/ターンオフを安定的に制御してスイッチ
の不連続性を減少させることによって、高周波動作と低
周波数動作との動作変更が安定的に行われる。
【図面の簡単な説明】
【図１】一般の遅延同期回路を示す図面である。
【図２】図１の可変遅延器を示す図面である。
【図３】本発明の一実施形態に係る可変遅延器を示す図
面である。
【図４】本発明の他の実施形態に係る可変遅延器を示す
図面である。
【図５】図４の制御回路の構成を示す図面である。
【図６】図４の制御回路の動作を示すタイミング図であ
る。
【図７】図４のリセット回路の構成を示す図面である。
【図８】本発明のまた他の実施形態に係る可変遅延器を
示す図面である。
【図９】図８の制御回路の構成を示す図面である。
【符号の説明】
３００ 可変遅延器 ３０１〜３０４ 第１群の遅延素子 ３０５〜３０８ 第２群の遅延素子 ３１１〜３１８ スイッチトランジスタ ３２０ スイッチ
フロントページの続き Ｆターム(参考） 5J001 AA04 AA11 DD09 5J098 AA03 AC04 AC14 AC17 AC21 AC22 AC27 AD02 AD05 AD14 FA03 FA09 5J106 AA04 CC21 CC59 JJ06 KK02 KK12

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 外部クロックと内部クロックとの位相差
    を検出する位相検出器と、 前記位相検出器の出力に応答して制御信号を発生する遅
    延器制御部と、 前記制御信号に応答して前記外部クロックを遅延させ
    て、前記外部クロックに同期した前記内部クロックを発
    生する可変遅延器とを具備し、 前記可変遅延器は、 所定の周波数以上で使われる第１群の遅延素子と、 所定の周波数以下で前記第１群の遅延素子と共に使われ
    る第２群の遅延素子と、 前記制御信号に応答して、前記第１群の遅延素子と前記
    第２群の遅延素子とを前記可変遅延器の第１出力ライン
    及び前記可変遅延器の第２出力ラインに各々連結/分離
    するスイッチトランジスタと、 前記第１群の遅延素子のうち一つの使用を示す遅延使用
    信号に応答して、前記第１出力ライン及び前記第２出力
    ラインを連結/分離するスイッチとを含むことを特徴と
    する遅延同期回路。
  2. 【請求項２】 前記遅延使用信号は、 前記スイッチが位置する位置の直前に配置される前記遅
    延素子の使用を示す信号であることを特徴とする請求項
    １に記載の遅延同期回路。
  3. 【請求項３】 前記遅延使用信号は、 前記スイッチが位置する位置から少なくとも一つ前に配
    置される前記遅延素子の使用を示す信号であることを特
    徴とする請求項１に記載の遅延同期回路。
  4. 【請求項４】 外部クロックと内部クロックとの位相差
    を検出する位相検出器と、 前記位相検出器の出力に応答して制御信号を発生する遅
    延器制御部と、 前記制御信号に応答して前記外部クロックを遅延させ
    て、前記外部クロックに同期した前記内部クロックを発
    生する可変遅延器とを具備し、 前記可変遅延器は、 所定の周波数以上で使われる第１群の遅延素子と、 所定の周波数以下で前記第１群の遅延素子と共に使われ
    る第２群の遅延素子と、 前記制御信号に応答して、前記第１群の遅延素子と前記
    第２群の遅延素子とを前記可変遅延器の第１出力ライン
    及び前記可変遅延器の第２出力ラインに各々連結/分離
    するスイッチトランジスタと、 前記第１出力ライン及び前記第２出力ラインを連結/分
    離するスイッチと、 前記第１群の遅延素子のうち一つの使用を示す遅延使用
    信号及びリセット信号に応答して、前記スイッチのター
    ンオン/ターンオフを制御する制御回路とを含むことを
    特徴とする遅延同期回路。
  5. 【請求項５】 前記可変遅延器は、 外部リセット命令、使用中の前記遅延素子の個数増加を
    示すアップ信号、及び、使用中の前記遅延素子の個数減
    少を示すダウン信号に応答して、前記リセット信号を発
    生するリセット回路をさらに具備することを特徴とする
    請求項４に記載の遅延同期回路。
  6. 【請求項６】 前記可変遅延器は、 前記制御回路から出力されるプリチャージ信号に応答し
    て、前記第２出力ラインの電位を所定の電位にプリチャ
    ージするプリチャージ回路をさらに具備することを特徴
    とする請求項４に記載の遅延同期回路。
  7. 【請求項７】 前記制御回路は、 前記遅延使用信号に応答して出力端をセットし、前記リ
    セット信号に応答して前記出力端をリセットするラッチ
    部と、 前記ラッチ部の出力に応答して、前記スイッチを制御す
    るスイッチ制御信号を発生するバッファとを具備するこ
    とを特徴とする請求項４に記載の遅延同期回路。
  8. 【請求項８】 前記リセット回路は、 前記アップ信号をカウンティングして、カウント値が所
    定値以上であれば出力を活性化させるアップ信号検出回
    路と、 前記ダウン信号をカウンティングして、カウント値が所
    定値以上であれば出力を活性化させるダウン信号検出回
    路と、 前記外部リセット命令、前記アップ信号検出回路の出力
    及び前記ダウン信号検出回路の出力に応答して、前記リ
    セット信号を発生する論理和回路とを具備することを特
    徴とする請求項５に記載の遅延同期回路。
  9. 【請求項９】 前記アップ信号検出回路及び前記ダウン
    信号検出回路は、各々カウンタを具備することを特徴と
    する請求項８に記載の遅延同期回路。
  10. 【請求項１０】 前記プリチャージ回路は、 PMOSトランジスタを具備することを特徴とする請求項６
    に記載の遅延同期回路。
  11. 【請求項１１】 前記スイッチは、 PMOSトランジスタを具備することを特徴とする請求項４
    ないし請求項１０のうちいずれか一つに記載の遅延同期
    回路。
  12. 【請求項１２】 外部クロックと内部クロックとの位相
    差を検出する位相検出器と、 前記位相検出器の出力に応答して制御信号を発生する遅
    延端制御部と、 前記制御信号に応答して前記外部クロックを遅延させ
    て、前記外部クロックに同期した前記内部クロックを発
    生する可変遅延器とを具備し、 前記可変遅延器は、 所定の周波数以上で使われる第１群の遅延素子と、 前記周波数以下で前記第１群の遅延素子と共に使われる
    第２群の遅延素子と、 前記制御信号に応答して、前記第１群の遅延素子と前記
    第２群の遅延素子とを前記可変遅延器の第１出力ライン
    及び前記可変遅延器の第２出力ラインに各々連結/分離
    するスイッチトランジスタと、 前記第１出力ライン及び前記第２出力ラインを連結/分
    離するスイッチと、 使用中の前記遅延素子の個数変化を示す遅延変化信号に
    応答して、前記スイッチのターンオン/ターンオフを制
    御する制御回路とを含むことを特徴とする遅延同期回
    路。
  13. 【請求項１３】 前記可変遅延器は、 前記制御回路から出力されるプリチャージ信号に応答し
    て、前記第２出力ラインの電位を所定電位にプリチャー
    ジするプレチャージ回路をさらに具備することを特徴と
    する請求項１２に記載の遅延同期回路。
  14. 【請求項１４】 前記制御回路は、 前記遅延変化信号のうち前記遅延素子の個数増加を示す
    アップ信号及び前記遅延変化信号のうち前記遅延素子の
    個数減少を示すダウン信号に応答して、可変電圧を発生
    する遅延検出回路と、 前記可変電圧が第１電圧以上であるときは前記可変電圧
    を前記第１電圧として出力し、前記可変電圧が第２電圧
    以下であるときは前記可変電圧を接地電圧として出力し
    て、前記プリチャージ信号を発生するシュミットトリガ
    バッファと、 前記プリチャージ信号を反転させて、前記スイッチを制
    御するスイッチ制御信号を発生するインバータとを備え
    ることを特徴とする請求項１２または請求項１３に記載
    の遅延同期回路。
  15. 【請求項１５】 前記プリチャージ回路は、 PMOSトランジスタを具備することを特徴とする請求項１
    ３に記載の遅延同期回路。
  16. 【請求項１６】 前記遅延検出回路は、 チャージポンプを具備することを特徴とする請求項１４
    に記載の遅延同期回路。
  17. 【請求項１７】 前記スイッチは、 PMOSトランジスタを具備することを特徴とする請求項１
    ４に記載の遅延同期回路。
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