JP2002152038A - 遅延同期回路 - Google Patents
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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Abstract
外部クロックに安定的に同期する遅延同期回路を提供す
る。 【解決手段】外部クロックと内部クロックとの位相差を
検出する位相検出器と、位相検出器の出力に応答して制
御信号を発生する遅延器制御部と、制御信号に応答して
外部クロックを遅延させて外部クロックに同期した内部
クロックを発生する可変遅延器とを具備する。可変遅延
器は、所定の周波数以上で使われる第1群の遅延素子
と、所定の周波数以下で第1群の遅延素子と共に使われ
る第2群の遅延素子と、制御信号に応答して、第1群の
遅延素子と第2群の遅延素子とを可変遅延器の第1出力
ライン及び可変遅延器の第2出力ラインに各々連結/分
離するスイッチトランジスタと、第1群の遅延素子のう
ち一つの使用を示す遅延使用信号に応答して、第1出力
ライン及び第2出力ラインを連結/分離するスイッチと
を含む。
Description
り、特に遅延同期回路の高周波動作時における可変遅延
器の負荷を減少させ、外部クロックに安定的に同期する
遅延同期回路に関する。
モリセルに入力したりメモリセルデータを有効データ区
間において出力したりする。クロックは一本のピンに入
力されてSDRAMに分配されるが、入力ピンから比較的遠
く離れた部分に到達するクロックは、入力ピンに隣接し
た部分のクロックと比較すればかなり遅延する恐れがあ
る。このような遅延はSDRAM内部の各部分間の同期を維
持し難くする。
回路が使われるが、遅延同期回路は外部クロックの位相
に同期した内部クロックを発生する。遅延同期回路はSD
RAMの動作速度とほぼ同じ速度で動作する。遅延同期回
路は、所定の周波数以上で動作する場合(以下、高周波
動作という)及び前記周波数以下で動作する場合(以下、
低周波数動作という)を満足せねばならない。
図面である。遅延同期回路100は位相検出器110、
遅延器制御部120、可変遅延器130を含む。位相検
出器110は外部クロックECLKと内部クロックICLKとの
位相差を検出する。遅延器制御部120は位相検出器1
10の出力に応答して、可変遅延器130に入力される
外部クロックECLKの遅延時間を決定する制御信号CNTを
発生する。可変遅延器130は制御信号CNTに応答して
外部クロックECLKに同期した内部クロックICLKを発生す
る。
面である。可変遅延器130は、遅延素子201〜20
8及びスイッチトランジスタ211〜218を含む。そ
れぞれの遅延素子201〜208はスイッチトランジス
タ211〜218に連結され、スイッチトランジスタ2
11〜218は可変遅延器130の出力ラインOL1に連
結される。遅延素子201〜208は外部クロックECLK
を遅延させる。
1の遅延同期回路100の動作周波数に依存する。高周
波動作では、遅延素子の個数は低周波数動作に比べて少
なく設定される。低周波数動作の場合、あらゆるスイッ
チトランジスタ211〜218が制御信号CNTに応答し
てターンオンされ、あらゆる遅延素子201〜208が
出力ラインOL1に連結されるので、出力ラインOL1は大
きな負荷を有する。一方、高周波動作の場合、遅延素子
201〜208の一部205〜208は制御信号CNTに
応答してターンオフされて可変遅延器130の出力端に
連結されないので、出力ラインOL1は相対的に小さな負
荷を有する。
周波動作のために遅延素子205〜208が出力ライン
OL1に連結されなくても、出力ラインOL1の物理的長さ
が有するライン負荷とターンオフされるスイッチトラン
ジスタ215〜218が有するジャンクション負荷とを
そのまま有する。そのため、可変遅延器130は高周波
動作には不適当である。これにより遅延同期回路(図1)
100が最終的に発生する内部クロックICLKにジッタが
生じてデューティ特性が劣化する。そのため、これに基
づいて動作するSDRAMの全体が誤動作する可能性があ
る。
波動作時に可変遅延器の出力ライン負荷を減少させうる
遅延同期回路を提供することである。
たスイッチのターンオン/ターンオフを安定的に行う遅
延同期回路を提供することである。
に本発明の遅延同期回路は、外部クロックと内部クロッ
クとの位相差を検出する位相検出器と、前記位相検出器
の出力に応答して制御信号を発生する遅延器制御部と、
前記制御信号に応答して前記外部クロックを遅延させ
て、前記外部クロックに同期した前記内部クロックを発
生する可変遅延器とを具備する。前記可変遅延器は、所
定の周波数以上で使われる第1群の遅延素子と、所定の
周波数以下で前記第1群の遅延素子と共に使われる第2
群の遅延素子と、前記制御信号に応答して、前記第1群
の遅延素子と前記第2群の遅延素子とを前記可変遅延器
の第1出力ライン及び前記可変遅延器の第2出力ライン
に各々連結/分離するスイッチトランジスタと、前記第
1群の遅延素子のうち一つの使用を示す遅延使用信号に
応答して、前記第1出力ライン及び前記第2出力ライン
を連結/分離するスイッチとを含む。
延同期回路は、外部クロックと内部クロックとの位相差
を検出する位相検出器と、前記位相検出器の出力に応答
して制御信号を発生する遅延器制御部と、前記制御信号
に応答して前記外部クロックを遅延させて、前記外部ク
ロックに同期した前記内部クロックを発生する可変遅延
器とを具備する。前記可変遅延器は、所定の周波数以上
で使われる第1群の遅延素子と、所定の周波数以下で前
記第1群の遅延素子と共に使われる第2群の遅延素子
と、前記制御信号に応答して、前記第1群の遅延素子と
前記第2群の遅延素子とを前記可変遅延器の第1出力ラ
イン及び前記可変遅延器の第2出力ラインに各々連結/
分離するスイッチトランジスタと、前記第1出力ライン
及び前記第2出力ラインを連結/分離するスイッチと、
前記第1群の遅延素子のうち一つの使用を示す遅延使用
信号及びリセット信号に応答して、前記スイッチのター
ンオン/ターンオフを制御する制御回路とを含む。
延同期回路は、外部クロックと内部クロックとの位相差
を検出する位相検出器と、前記位相検出器の出力に応答
して制御信号を発生する遅延器制御部と、前記制御信号
に応答して前記外部クロックを遅延させて、前記外部ク
ロックに同期した前記内部クロックを発生する可変遅延
器とを具備する。前記可変遅延器は、所定の周波数以上
で使われる第1群の遅延素子と、前記周波数以下で前記
第1群の遅延素子と共に使われる第2群の遅延素子と、
前記制御信号に応答して、前記第1群の遅延素子と前記
第2群の遅延素子とを前記可変遅延器の第1出力ライン
及び前記可変遅延器の第2出力ラインに各々連結/分離
するスイッチトランジスタと、前記第1出力ライン及び
前記第2出力ラインを連結/分離するスイッチと、使用
中の前記遅延素子の個数変化を示す遅延変化信号に応答
して、前記スイッチのターンオン/ターンオフを制御す
る制御回路とを含む。
び本発明の実施によって達成される目的を十分に理解す
るためには本発明の望ましい実施形態を示す添付図面及
び添付図面に記載された内容を参照せねばならない。
ましい実施形態を説明することによって、本発明を詳細
に説明する。各図面において、同じ参照符号は同じ部材
を示す。
延器300を示す図面である。可変遅延器300は図1
の遅延同期回路100の可変遅延器130の代りに使わ
れ、位相検出器110及び遅延器制御部120は本発明
の遅延同期回路の構成要素となる。可変遅延器300は
第1群の遅延素子301〜304、第2群の遅延素子3
05〜308、スイッチトランジスタ311〜318及
びスイッチ320を具備する。可変遅延器300は図1
の可変遅延器130と比較すれば、スイッチ320をさ
らに具備する。
使われ、低周波数動作の場合に第1出力ラインOL2及び
第2出力ラインOL3が使われる。
動作で使われ、第2群の遅延素子305〜308は第1
群の遅延素子301、302、303、304と共に低
周波数動作で使われる。スイッチトランジスタ311〜
318は図1の遅延器制御部120が発生する制御信号
CNTに各々応答して、遅延された外部クロックECLKを第
1出力ラインOL2及び第2出力ラインOL3に伝達する。
び第2出力ラインOL3の間に配置される。スイッチ32
0は、その直前に配置される遅延素子、例えば遅延素子
304によって制御される。遅延素子304は、高周波
動作時に使われる第1群の遅延素子のうち最後の遅延素
子に該当する。遅延素子304の使用を示す遅延使用信
号DMAXは低周波数動作を示す。スイッチ320がオンさ
れて低周波数動作を行えば、出力ラインOL2、OL3の負
荷が大きくなる。
の位置から少なくとも一つ前に配置される遅延素子の使
用を示す遅延使用信号DMAXによっても制御される。本発
明の実施形態では、スイッチ320が遅延素子302の
使用を示す遅延使用信号DMAXにより制御される。高周波
動作が行われる時、半導体メモリ装置の動作によって電
源電圧の変化と温度変化とが生じる可能性がある。その
ため、可変遅延器300の第1出力ラインOL2に遅延素
子をさらに連結せねばならないが、遅延素子302の以
後にある遅延素子303、304を余裕分として持って
マージンを有するようにする。
明の遅延同期回路が高周波動作を行う時、スイッチトラ
ンジスタ315〜318が連結された第2出力ラインOL
3が分離されて第1出力ラインOL2の負荷が減少する。
そのため、本発明の遅延同期回路は高周波動作が安定的
に行われる。
回路が第1群の遅延素子301〜304及び第2群の遅
延素子305〜308のうち一つを使用して低周波数動
作を行う時、雑音による電圧変化及び温度変化は遅延素
子の遅延時間を増加させうる。すると、第1群の遅延素
子301〜304のうち最後の遅延素子304がオン/
オフを繰り返すので、スイッチ320がオン/オフを繰
り返してスイッチの不連続性が増加する。その結果、可
変遅延器300の出力ラインOL2でジッタが生じて雑音
余裕度が低下する。
の本発明の他の実施形態に係る遅延同期回路が後述され
る。本発明の他の実施形態に係る遅延同期回路は、スイ
ッチがオン状態にされると継続してオン状態を維持し、
リセット信号のみによって前記スイッチをオフする。
遅延器を示す図面である。可変遅延器400は図1の遅
延同期回路100の可変遅延器130の代りに使われ、
図1の位相検出器110及び遅延器制御部120は本発
明の遅延同期回路の構成要素となる。
1群の遅延素子401〜404、第2群の遅延素子40
5〜408、スイッチトランジスタ411〜418、ス
イッチ420、プレチャージ回路430、制御回路44
0及びリセット回路470を含む。可変遅延器400
は、図3の可変遅延器300と比較すれば、プリチャー
ジ回路430、制御回路440及びリセット回路470
をさらに具備する。遅延素子401〜408及びスイッ
チトランジスタ411〜418についての説明は図3の
説明と同一なので省略する。
が使われ、低周波数動作の場合には第1出力ラインOL4
及び第2出力ラインOL5が使われる。
に応答して、可変遅延器400の第1出力ラインOL4及
び可変遅延器400の第2出力ラインOL5を連結/分離
する。スイッチ420はPMOSトランジスタを具備する。
信号PC1に応答して、第2出力ラインOL5の電位を電源
電圧VCCにプリチャージする。プリチャージ回路430
はソースに電源電圧VCCが連結されたPMOSトランジスタ
を具備する。
セット信号RSに応答して、スイッチ制御信号SW1及びプ
リチャージ信号PC1を出力する。遅延使用信号DMAXは、
遅延素子404があらかじめ指定した遅延時間を使用す
ることを示す信号であり、リセット信号RSは、スイッチ
420のターンオフを制御する信号である。本発明の実
施形態では遅延素子402が遅延使用信号DMAXを発生す
る場合もある。
RS_CMD、アップ信号UP及びダウン信号DOWNに応答してリ
セット信号RSを出力する。外部リセット命令RS_CMDは、
外部からスイッチ420のターンオフを制御する信号で
ある。そして、アップ信号UPは使用中の遅延素子の個数
増加を示す信号であり、ダウン信号DOWNは動作中の遅延
素子の個数減少を示す信号である。アップ信号UP及びダ
ウン信号DOWNは別の制御回路(図示せず)が発生する。
である。図5を参照すれば、制御回路440はラッチ部
441及びインバータ443、445を具備する。ラッ
チ部441は二つのNORゲートを含む。
してラッチ部441の出力端NOをセットし、リセット信
号RSに応答して出力端NOをリセットする。インバータ4
43は出力端NOの信号を反転させてプリチャージ信号PC
1を発生し、インバータ445はプリチャージ信号PC1
を反転させてスイッチ制御信号SW1を発生する。
ミング図である。図6では、高周波動作区間と低周波数
動作区間とが交互に示されている。リセット信号RSが活
性化されれば、遅延使用信号DMAXが非活性化される。す
ると、プリチャージ信号PC1が活性化されてプリチャー
ジが行われ、スイッチ制御信号SW1が非活性化されてス
イッチ420がターンオフされ、高周波動作が行われ
る。すなわち、本発明の遅延同期回路は、高周波数の外
部クロックに同期する内部クロックを発生する。
するにつれて図4の遅延素子404が動作して遅延使用
信号DMAXが活性化される。すると、プリチャージ信号PC
1が非活性化されてプリチャージが解除され、スイッチ
制御信号SW1が活性化されてスイッチ420がオンにな
り低周波数動作が行われる。
明の遅延同期回路はリセット信号RSによりスイッチのタ
ーンオン/ターンオフを安定的に制御して、低周波数動
作及び高周波動作間の動作変更が安定的に繰り返され
る。
図面である。図7を参照すれば、リセット回路470
は、アップ信号検出回路471、ダウン信号検出回路4
73及び論理和回路475を含む。アップ信号検出回路
471及びダウン信号検出回路473はカウンタを具備
する。
増加個数を示す連続的なアップ信号UPの個数をカウンテ
ィングして所定のアップ信号UPの個数を超過すれば"ハ
イ"状態に活性化する。
減少個数を示す連続的なダウン信号DOWNの個数をカウン
ティングして所定のダウン信号DOWNの個数を超過すれ
ば"ハイ"状態に活性化する。
MD、アップ信号検出回路471の出力及びダウン信号検
出回路473の出力が"ハイ"状態に活性化されれば、リ
セット信号RSを生じる。
る可変遅延器を示す図面である。本発明の可変遅延器8
00は第1群の遅延素子801〜804、第2群の遅延
素子805〜808、スイッチトランジスタ811〜8
18、スイッチ820、プリチャージ回路830及び制
御回路840を含む。
使われ、低周波数動作の場合に第1出力ラインOL6及び
第2出力ラインOL7が使われる。
0は図4のスイッチ420及びプリチャージ回路430
の構成とほぼ同一なので、これについての説明は省略す
る。第2出力ラインOL7の電位はプリチャージ回路83
0により電源電圧VCCにプリチャージされる。
信号DOWNに応答して、スイッチ820のターンオン/タ
ーンオフを制御するスイッチ制御信号SW2及び第2出力
ラインOL7をプリチャージするプリチャージ信号PC2を
出力する。アップ信号UPは遅延素子の個数増加を示す信
号であり、ダウン信号DOWNは遅延素子の個数減少を示す
信号である。すなわち、制御回路840は外部クロック
ECLKの周波数変化を感知して、スイッチ820及びプレ
チャージ回路830を制御する。
である。図9には遅延検出回路841の入力端/出力端
及びシュミットトリガバッファ843の出力端で示され
る信号波形の例が示される。図9を参照すれば、制御回
路840は遅延検出回路841、シュミットトリガバッ
ファ843及びインバータ845を具備する。
数に比例し、ダウン信号DOWNの個数に反比例する可変電
圧を出力する。遅延検出回路841はチャージポンプを
具備する。
電圧が第1電圧Vm+以上であるときは該可変電圧を第1
電圧Vm+として出力し、可変電圧が第2電圧以下Vm-であ
るときは該可変電圧を接地電圧として出力する。第1電
圧Vm-と第2電圧Vm+との間の電圧はヒステリシス電圧で
あり、ヒステリシス電圧における遅延変化は無視され
る。第1電圧Vm+は高周波動作から低周波数動作に変更
されることを示す臨界電圧に設定され、第2電圧Vm-は
低周波数動作から高周波動作に変更されることを示す臨
界電圧に設定される。
プリチャージ信号PC2になり、シュミットトリガバッフ
ァ843の出力はインバータ845により反転されてス
イッチング信号SW2になる。
/出力端で示される信号図を参照すれば、シュミットト
リガバッファ843の出力は時間T0までは"ロー"状態
になってスイッチ820がオフされ、第2出力ラインOL
7がプリチャージされる。この場合には高周波動作が行
われる。シュミットトリガバッファ843の出力は時間
T0から時間T1までは"ハイ"状態になってスイッチ82
0がオンされ、第2出力ラインOL7のプリチャージが解
除される。この場合には低周波数動作が行われる。シュ
ミットトリガバッファ843の出力は時間T1で"ロー"
状態に下降し始めて高周波動作が行われる。
明の遅延同期回路は、ヒステリシス電圧における遅延変
化を無視することによってスイッチのターンオン/ター
ンオフを安定的に行える。そのため、外部クロックの周
波数が高周波数及び低周波数の間で変化しても、本発明
の遅延同期回路は各動作周波数で安定した動作を行え
る。
を参考して説明されたが、これは例示的なものに過ぎ
ず、当業者であればこれより多様な変形及び均等な他の
実施形態が可能であるという点を理解しうる。したがっ
て、本発明の技術的保護範囲は特許請求の範囲の技術的
思想により決まらねばならない。
場合にスイッチをオフして出力ラインの負荷を減少させ
て高周波動作を安定的に行う。
のターンオン/ターンオフを安定的に制御してスイッチ
の不連続性を減少させることによって、高周波動作と低
周波数動作との動作変更が安定的に行われる。
面である。
図面である。
る。
示す図面である。
Claims (17)
- 【請求項1】 外部クロックと内部クロックとの位相差
を検出する位相検出器と、 前記位相検出器の出力に応答して制御信号を発生する遅
延器制御部と、 前記制御信号に応答して前記外部クロックを遅延させ
て、前記外部クロックに同期した前記内部クロックを発
生する可変遅延器とを具備し、 前記可変遅延器は、 所定の周波数以上で使われる第1群の遅延素子と、 所定の周波数以下で前記第1群の遅延素子と共に使われ
る第2群の遅延素子と、 前記制御信号に応答して、前記第1群の遅延素子と前記
第2群の遅延素子とを前記可変遅延器の第1出力ライン
及び前記可変遅延器の第2出力ラインに各々連結/分離
するスイッチトランジスタと、 前記第1群の遅延素子のうち一つの使用を示す遅延使用
信号に応答して、前記第1出力ライン及び前記第2出力
ラインを連結/分離するスイッチとを含むことを特徴と
する遅延同期回路。 - 【請求項2】 前記遅延使用信号は、 前記スイッチが位置する位置の直前に配置される前記遅
延素子の使用を示す信号であることを特徴とする請求項
1に記載の遅延同期回路。 - 【請求項3】 前記遅延使用信号は、 前記スイッチが位置する位置から少なくとも一つ前に配
置される前記遅延素子の使用を示す信号であることを特
徴とする請求項1に記載の遅延同期回路。 - 【請求項4】 外部クロックと内部クロックとの位相差
を検出する位相検出器と、 前記位相検出器の出力に応答して制御信号を発生する遅
延器制御部と、 前記制御信号に応答して前記外部クロックを遅延させ
て、前記外部クロックに同期した前記内部クロックを発
生する可変遅延器とを具備し、 前記可変遅延器は、 所定の周波数以上で使われる第1群の遅延素子と、 所定の周波数以下で前記第1群の遅延素子と共に使われ
る第2群の遅延素子と、 前記制御信号に応答して、前記第1群の遅延素子と前記
第2群の遅延素子とを前記可変遅延器の第1出力ライン
及び前記可変遅延器の第2出力ラインに各々連結/分離
するスイッチトランジスタと、 前記第1出力ライン及び前記第2出力ラインを連結/分
離するスイッチと、 前記第1群の遅延素子のうち一つの使用を示す遅延使用
信号及びリセット信号に応答して、前記スイッチのター
ンオン/ターンオフを制御する制御回路とを含むことを
特徴とする遅延同期回路。 - 【請求項5】 前記可変遅延器は、 外部リセット命令、使用中の前記遅延素子の個数増加を
示すアップ信号、及び、使用中の前記遅延素子の個数減
少を示すダウン信号に応答して、前記リセット信号を発
生するリセット回路をさらに具備することを特徴とする
請求項4に記載の遅延同期回路。 - 【請求項6】 前記可変遅延器は、 前記制御回路から出力されるプリチャージ信号に応答し
て、前記第2出力ラインの電位を所定の電位にプリチャ
ージするプリチャージ回路をさらに具備することを特徴
とする請求項4に記載の遅延同期回路。 - 【請求項7】 前記制御回路は、 前記遅延使用信号に応答して出力端をセットし、前記リ
セット信号に応答して前記出力端をリセットするラッチ
部と、 前記ラッチ部の出力に応答して、前記スイッチを制御す
るスイッチ制御信号を発生するバッファとを具備するこ
とを特徴とする請求項4に記載の遅延同期回路。 - 【請求項8】 前記リセット回路は、 前記アップ信号をカウンティングして、カウント値が所
定値以上であれば出力を活性化させるアップ信号検出回
路と、 前記ダウン信号をカウンティングして、カウント値が所
定値以上であれば出力を活性化させるダウン信号検出回
路と、 前記外部リセット命令、前記アップ信号検出回路の出力
及び前記ダウン信号検出回路の出力に応答して、前記リ
セット信号を発生する論理和回路とを具備することを特
徴とする請求項5に記載の遅延同期回路。 - 【請求項9】 前記アップ信号検出回路及び前記ダウン
信号検出回路は、各々カウンタを具備することを特徴と
する請求項8に記載の遅延同期回路。 - 【請求項10】 前記プリチャージ回路は、 PMOSトランジスタを具備することを特徴とする請求項6
に記載の遅延同期回路。 - 【請求項11】 前記スイッチは、 PMOSトランジスタを具備することを特徴とする請求項4
ないし請求項10のうちいずれか一つに記載の遅延同期
回路。 - 【請求項12】 外部クロックと内部クロックとの位相
差を検出する位相検出器と、 前記位相検出器の出力に応答して制御信号を発生する遅
延端制御部と、 前記制御信号に応答して前記外部クロックを遅延させ
て、前記外部クロックに同期した前記内部クロックを発
生する可変遅延器とを具備し、 前記可変遅延器は、 所定の周波数以上で使われる第1群の遅延素子と、 前記周波数以下で前記第1群の遅延素子と共に使われる
第2群の遅延素子と、 前記制御信号に応答して、前記第1群の遅延素子と前記
第2群の遅延素子とを前記可変遅延器の第1出力ライン
及び前記可変遅延器の第2出力ラインに各々連結/分離
するスイッチトランジスタと、 前記第1出力ライン及び前記第2出力ラインを連結/分
離するスイッチと、 使用中の前記遅延素子の個数変化を示す遅延変化信号に
応答して、前記スイッチのターンオン/ターンオフを制
御する制御回路とを含むことを特徴とする遅延同期回
路。 - 【請求項13】 前記可変遅延器は、 前記制御回路から出力されるプリチャージ信号に応答し
て、前記第2出力ラインの電位を所定電位にプリチャー
ジするプレチャージ回路をさらに具備することを特徴と
する請求項12に記載の遅延同期回路。 - 【請求項14】 前記制御回路は、 前記遅延変化信号のうち前記遅延素子の個数増加を示す
アップ信号及び前記遅延変化信号のうち前記遅延素子の
個数減少を示すダウン信号に応答して、可変電圧を発生
する遅延検出回路と、 前記可変電圧が第1電圧以上であるときは前記可変電圧
を前記第1電圧として出力し、前記可変電圧が第2電圧
以下であるときは前記可変電圧を接地電圧として出力し
て、前記プリチャージ信号を発生するシュミットトリガ
バッファと、 前記プリチャージ信号を反転させて、前記スイッチを制
御するスイッチ制御信号を発生するインバータとを備え
ることを特徴とする請求項12または請求項13に記載
の遅延同期回路。 - 【請求項15】 前記プリチャージ回路は、 PMOSトランジスタを具備することを特徴とする請求項1
3に記載の遅延同期回路。 - 【請求項16】 前記遅延検出回路は、 チャージポンプを具備することを特徴とする請求項14
に記載の遅延同期回路。 - 【請求項17】 前記スイッチは、 PMOSトランジスタを具備することを特徴とする請求項1
4に記載の遅延同期回路。
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