JP3879709B2 - 遅延同期ループを用いた信号生成回路及び同信号生成回路を有する半導体装置 - Google Patents

遅延同期ループを用いた信号生成回路及び同信号生成回路を有する半導体装置 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、遅延同期ループを用いた信号生成回路及び同信号生成回路を有する固体撮像素子の駆動装置並びに撮像装置に関するものである。
【0002】
【従来の技術】
近年、各種電子機器の高機能化に伴って、電子機器では、複数の半導体装置を複雑に組み合わせるとともに、複数の半導体装置を所定のタイミングで同期させながら動作させている。
【0003】
例えば、デジタルカメラやビデオカメラ等の撮像装置では、駆動装置を用いて固体撮像素子や信号処理装置や記憶装置等を所定のタイミングで同期させながら動作させている。
【0004】
そして、従来の電子機器では、複数の半導体装置を所定のタイミングで動作させるために、所定のタイミングで変化する信号を用いており、その信号を生成するための信号生成回路を内蔵している。
【0005】
この信号生成回路としては、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループ(Delay Locked Loop、以下「DLL」という。)と予め用意した演算回路とを用いて、所定のタイミングで変化する出力信号を生成するように構成したものが知られている(たとえば、特許文献1参照。)。
【0006】
かかる構成の信号生成回路では、DLLで生成される複数の遅延信号のうちからいくつかの遅延信号を用い、これらの遅延信号に対して演算回路で所定の演算処理を施すことによって、所定のタイミングで変化する出力信号を生成していた。
【0007】
【特許文献1】
特表平6−500673号公報
【0008】
【発明が解決しようとする課題】
ところが、上記従来の信号生成回路にあっては、予め信号生成回路に組み込まれた演算回路を用いることによってDLLで生成された遅延信号から所定のタイミングで変化する出力信号を生成するように構成していたため、決まった立ち上がり及び立ち下がりのタイミングで変化する出力信号しか生成することができず、任意のタイミングで変化する出力信号を生成することができなかった。
【0009】
そのため、従来の信号生成回路では、各種電子機器で使用する様々なタイミングの信号を生成することができず、汎用性に欠けたものであった。
【0010】
また、従来の信号生成回路では、使用する機器に適したタイミングで変化する信号を生成するためには、あらためて演算回路を設計しなおす必要が生じてしまい、信号生成回路の開発に多大な時間や労力を要するものであった。
【0011】
【課題を解決するための手段】
そこで、請求項1に係る本発明では、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて所定の出力信号を生成するように構成した信号生成回路において、所定の立ち上がりのタイミングを指定するデジタル信号である立ち上がり指定信号と所定の立ち下がりのタイミングを指定するデジタル信号である立ち下がり指定信号とを入力し、これら立ち上がり指定信号と立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第1の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第2の遅延信号とを選択する選択回路と、前記立ち上がり指定信号と前記立ち下がり指定信号を入力して、前記立ち上がり指定信号で指定したタイミングと前記立ち下がり指定信号で指定したタイミングとの位相関係を検出し、この検出結果に応じた演算回路選択信号を生成する位相関係検出回路と、前記演算回路選択信号に応じた演算回路を用いて前記第1の遅延信号と前記第2の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路と、を備え、
前記位相関係検出回路は、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期未満遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期より進んでいる場合に、第1演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期より遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期未満進んでいる場合に、第2演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期進んでいる場合に、第3演算回路選択信号を出力し、前記立ち上がりのタイミングと前記立ち下がりのタイミングとが同位相の場合に、第4演算回路選択信号を出力し、前記生成回路は、前記演算回路として、NOTゲートとNANDゲートとを有し、前記第1の遅延信号を前記NOTゲートによって反転した後の信号と前記第2の遅延信号とをNANDゲートに入力して前記出力信号を出力する第1の演算回路と、NOTゲートとNORゲートとを有し、前記第1の遅延信号を前記NOTゲートによって反転した後の信号と前記第2の遅延信号とをNORゲートに入力して前記出力信号を出力する第2の演算回路と、第1の遅延信号だけを通過させて前記出力信号とする第3の演算回路と、いかなる第1及び第2の遅延信号に対しても前記出力信号としてGNDレベルの信号を出力する第4の演算回路とを含み、これらの演算回路のうち、前記位相関係検出回路から第1演算回路選択信号が出力されたときに、前記第1の演算回路を選択し、前記位相関係検出回路から第2演算回路選択信号が出力されたときに、前記第2の演算回路を選択し、前記位相関係検出回路から第3演算回路選択信号が出力されたときに、前記第3の演算回路を選択し、前記位相関係検出回路から第4演算回路選択信号が出力されたときに、前記第4の演算回路を選択するように構成することにした。
【0012】
また、請求項2に係る本発明では、固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置において、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、この信号生成回路は、所定の立ち上がりのタイミングを指定するデジタル信号である立ち上がり指定信号と所定の立ち下がりのタイミングを指定するデジタル信号である立ち下がり指定信号とを入力し、これら立ち上がり指定信号と立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第1の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第2の遅延信号とを選択する選択回路と、前記立ち上がり指定信号と前記立ち下がり指定信号を入力して、前記立ち上がり指定信号で指定したタイミングと前記立ち下がり指定信号で指定したタイミングとの位相関係を検出し、この検出結果に応じた演算回路選択信号を生成する位相関係検出回路と、前記演算回路選択信号に応じた演算回路を用いて前記第1の遅延信号と前記第2の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路と、を備え、
前記位相関係検出回路は、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期未満遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期より進んでいる場合に、第1演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期より遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期未満進んでいる場合に、第2演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期進んでいる場合に、第3演算回路選択信号を出力し、前記立ち上がりのタイミングと前記立ち下がりのタイミングとが同位相の場合に、第4演算回路選択信号を出力し、前記生成回路は、前記演算回路として、NOTゲートとNANDゲートとを有し、前記第1の遅延信号を前記NOTゲートによって反転した後の信号と前記第2の遅延信号とをNANDゲートに入力して前記出力信号を出力する第1の演算回路と、NOTゲートとNORゲートとを有し、前記第1の遅延信号を前記NOTゲートによって反転した後の信号と前記第2の遅延信号とをNORゲートに入力して前記出力信号を出力する第2の演算回路と、第1の遅延信号だけを通過させて前記出力信号とする第3の演算回路と、いかなる第1及び第2の遅延信号に対しても前記出力信号としてGNDレベルの信号を出力する第4の演算回路とを含み、これらの演算回路のうち、前記位相関係検出回路から第1演算回路選択信号が出力されたときに、前記第1の演算回路を選択し、前記位相関係検出回路から第2演算回路選択信号が出力されたときに、前記第2の演算回路を選択し、前記位相関係検出回路から第3演算回路選択信号が出力されたときに、前記第3の演算回路を選択し、前記位相関係検出回路から第4演算回路選択信号が出力されたときに、前記第4の演算回路を選択するように構成することにした。
【0013】
また、請求項3に係る本発明では、固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置を有する撮像装置において、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、前記信号生成回路は、所定の立ち上がりのタイミングを指定するデジタル信号である立ち上がり指定信号と所定の立ち下がりのタイミングを指定するデジタル信号である立ち下がり指定信号とを入力し、これら立ち上がり指定信号と立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第1の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第2の遅延信号とを選択する選択回路と、前記立ち上がり指定信号と前記立ち下がり指定信号を入力して、前記立ち上がり指定信号で指定したタイミングと前記立ち下がり指定信号で指定したタイミングとの位相関係を検出し、この検出結果に応じた演算回路選択信号を生成する位相関係検出回路と、前記演算回路選択信号に応じた演算回路を用いて前記第1の遅延信号と前記第2の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路と、を備え、
前記位相関係検出回路は、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期未満遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期より進んでいる場合に、第1演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期より遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期未満進んでいる場合に、第2演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期進んでいる場合に、第3演算回路選択信号を出力し、前記立ち上がりのタイミングと前記立ち下がりのタイミングとが同位相の場合に、第4演算回路選択信号を出力し、前記生成回路は、前記演算回路として、NOTゲートとNANDゲートとを有し、前記第1の遅延信号を前記NOTゲートによって反転した後の信号と前記第2の遅延信号とをNANDゲートに入力して前記出力信号を出力する第1の演算回路と、NOTゲートとNORゲートとを有し、前記第1の遅延信号を前記NOTゲートによって反転した後の信号と前記第2の遅延信号とをNORゲートに入力して前記出力信号を出力する第2の演算回路と、第1の遅延信号だけを通過させて前記出力信号とする第3の演算回路と、いかなる第1及び第2の遅延信号に対しても前記出力信号としてGNDレベルの信号を出力する第4の演算回路とを含み、これらの演算回路のうち、前記位相関係検出回路から第1演算回路選択信号が出力されたときに、前記第1の演算回路を選択し、前記位相関係検出回路から第2演算回路選択信号が出力されたときに、前記第2の演算回路を選択し、前記位相関係検出回路から第3演算回路選択信号が出力されたときに、前記第3の演算回路を選択し、前記位相関係検出回路から第4演算回路選択信号が出力されたときに、前記第4の演算回路を選択するように構成することにした。
【0020】
【発明の実施の形態】
本発明に係る撮像装置は、固体撮像素子(例えば、CCD)に駆動装置を接続し、この駆動装置で生成した所定の出力信号(制御信号)を用いて固体撮像素子の駆動を制御できるようにしたものである。
【0021】
かかる固体撮像素子の駆動装置は、出力信号を信号生成回路で生成している。
【0022】
そして、本発明では、信号生成回路に基準信号を所定時間ずつ遅延させた複数の遅延信号を発生させるDLLを設け、このDLLが発生する基準信号と同期の取れた、しかも、それぞれ位相の異なる遅延信号に演算処理を施すことによって新たな波形形状の出力信号を生成するようにしている。
【0023】
しかも、本発明においては、このような出力信号を生成するにあたり、出力信号の立ち上がり及び立ち下がりのタイミングを、前記複数の遅延信号における立ち上がりのタイミングから指定できるようにしており、指定した立ち上がり及び立ち下がりとを有する出力信号を生成できるようにしている。
【0024】
このように、本発明では、出力信号の立ち上がり及び立ち下がりのタイミングを指定することで、任意のタイミングで変化する出力信号を生成することができ、これにより、回路の汎用性を向上させることができるとともに、使用する機器に適した信号生成回路を個別に開発する必要がなくなり、開発に要する時間や労力を削減することができる。
【0025】
以下に、本発明の具体的な実施の形態について図面を参照しながら説明する。
【0026】
本発明に係る信号生成回路Aは、図1に示すように、取り込んだ基準信号S110を所定時間ずつ遅延させた48個の遅延信号S0〜S47を発生させるDLL1と、これらの遅延信号S0〜S47に演算処理を施して出力信号S111を生成する演算処理回路2とから構成している。
【0027】
DLL1は、図2に示すように、基準信号S110の1周期を48分割した均等な遅延を持つ複数の遅延信号、すなわち、基準信号S110と同相の遅延信号S0、基準信号S110より基準信号S110の1/48周期遅延した遅延信号S1、・・・基準信号S110より基準信号S110の47/48周期遅延した遅延信号S47を発生する。ここで、DLL1は、立ち上がりエッジをロックするようにしている。
【0028】
演算処理回路2は、遅延信号S0〜S47から出力信号S111を生成するのに必要な信号を選択する選択回路3と、選択された信号の位相関係を検出する位相関係検出回路4と、選択された信号に演算処理を施すことによって出力信号S111を生成する生成回路5とから構成している。
【0029】
選択回路3は、所定の立ち上がりのタイミングを指定する立ち上がり指定信号S114と所定の立ち下がりのタイミングを指定する立ち下がり指定信号S115とに基づいて、複数の遅延信号S0〜S47から立ち上がり指定信号S114で指定したタイミングの立ち上がりを有する第1の遅延信号S112と、複数の遅延信号S0〜S47から立ち下がり指定信号S115で指定したタイミングの立ち上がりを有する第2の遅延信号S113とを選択して、これら第1の遅延信号S112と第2の遅延信号S113とを位相関係検出回路4と生成回路5とへ出力する。
【0030】
ここで、立ち上がり指定信号S114と立ち下がり指定信号S115とは、「000000」(10進数表記の「0」)〜「101111」(10進数表記の「47」)の6ビットで示される信号を用いている。
【0031】
位相関係検出回路4は、立ち上がり指定信号S114で指定された立ち上がりのタイミングと立ち下がり指定信号S115で指定された立ち下がりのタイミングとの位相差を検出して、この位相差から以下に列挙する7通りのパターンのうちのどのパターンであるかを判断する。
(1)立ち上がりのタイミングが立ち下がりのタイミングよりも1/2周期より遅れている場合。
(2)立ち上がりのタイミングが立ち下がりのタイミングよりも1/2周期遅れている場合。
(3)立ち上がりのタイミングが立ち下がりのタイミングよりも1/2周期未満遅れている場合。
(4)立ち上がりのタイミングと立ち下がりのタイミングとが同位相の場合。
(5)立ち上がりのタイミングが立ち下がりのタイミングよりも1/2周期未満進んでいる場合。
(6)立ち上がりのタイミングが立ち下がりのタイミングよりも1/2周期進んでいる場合。
(7)立ち上がりのタイミングが立ち下がりのタイミングよりも1/2周期より進んでいる場合。
【0032】
そして、位相関係検出回路4は、上記の判断結果に基づいて、それぞれのパターンに対応した演算回路選択信号S117を生成回路5へ出力する。
【0033】
具体的には、位相関係検出回路4は、図3に示すように、最上位ビットに「0」を付加して7ビットとする最上位ビット付加器6と、2の補数減算を行う補数減算器7と、デコーダー8とを順に接続している。
【0034】
そして、立ち上がり指定信号S114と立ち下がり指定信号S115とは、まず、最上位ビット付加器6に入力され、それぞれの最上位ビットに「0」が付加されて7ビットの立ち上がり指定信号S114'と立ち下がり指定信号S115'とが生成され、これら立ち上がり指定信号S114'と立ち下がり指定信号S115'とを補数減算器7へ出力する。
【0035】
ここで、立ち上がり指定信号S114及び立ち下がり指定信号S115を7ビット化するのは、次段の補数減算器7において2の補数減算を行う際に必要となるためである。
【0036】
補数減算器7では、立ち上がり指定信号S114'と立ち下がり指定信号S115'とについて2の補数減算、すなわち、立ち上がり指定信号S114'の2の補数を求めて、立ち下がり指定信号S115'と加算することによって位相差検出信号S116を算出し、この位相差検出信号S116をデコーダー8へ出力する。
【0037】
ここで、デコーダー8は、以下に列挙する7通りのパターンの位相差検出信号S116に基づいて、4通りのパターンの演算回路選択信号S117を生成する。
【0038】
すなわち、
(1)10進数表記の「−48」<位相差検出信号S116<10進数表記の「−24」であれば、立ち上がりのタイミングが立ち下がりのタイミングよりも1/2周期より遅れている場合であり、演算回路選択信号S117として「01」を出力する。
(2)10進数表記の「−24」=位相差検出信号S116であれば、立ち上がりのタイミングが立ち下がりのタイミングよりも1/2周期遅れている場合であり、演算回路選択信号S117として「10」を出力する。
(3)10進数表記の「−24」<位相差検出信号S116<10進数表記の「0」であれば、立ち上がりのタイミングが立ち下がりのタイミングよりも1/2周期未満遅れている場合であり、演算回路選択信号S117として「00」を出力する。
(4)10進数表記の「0」=位相差検出信号S116であれば、立ち上がりのタイミングと立ち下がりのタイミングとは同位相の場合であり、演算回路選択信号S117として「11」を出力する。
(5)10進数表記の「0」<位相差検出信号S116<10進数表記の「24」であれば、立ち上がりのタイミングが立ち下がりのタイミングよりも1/2周期未満進んでいる場合であり、演算回路選択信号S117として「01」を出力する。
(6)10進数表記の「24」=位相差検出信号S116であれば、立ち上がりのタイミングが立ち下がりのタイミングよりも1/2周期進んでいる場合であり、演算回路選択信号S117として「10」を出力する。
(7)10進数表記の「24」<位相差検出信号S116<10進数表記の「48」であれば、立ち上がりのタイミングが立ち下がりのタイミングよりも1/2周期より進んでいる場合であり、演算回路選択信号S117として「00」を出力する。
【0039】
ここで、立ち上がりのタイミングが立ち下がりのタイミングよりも1/2周期未満遅れている場合(上記(3)の場合)と、立ち上がりのタイミングが立ち下がりのタイミングよりも1/2周期より進んでいる場合(上記(4)の場合)に、ともに演算回路選択信号S117を「00」としているのは、これらの場合には、第1の遅延信号S112と第2の遅延信号S113とに対して後述する第1の演算回路9による演算処理を施すことによって、立ち上がり指定信号S114及び立ち下がり指定信号S115で指定したタイミングで変化する出力信号S111を生成することができるからである(図6参照)。
【0040】
また、立ち上がりのタイミングが立ち下がりのタイミングよりも1/2周期より遅れている場合(上記(1)の場合)と、立ち上がりのタイミングが立ち下がりのタイミングよりも1/2周期未満進んでいる場合(上記(5)の場合)に、ともに演算回路選択信号S117を「01」としているのは、これらの場合には、第1の遅延信号S112と第2の遅延信号S113とに対して後述する第2の演算回路10による演算処理を施すことによって、立ち上がり指定信号S114及び立ち下がり指定信号S115で指定したタイミングで変化する出力信号S111を生成することができるからである(図7参照)。
【0041】
また、立ち上がりのタイミングが立ち下がりのタイミングよりも1/2周期遅れている場合(上記(2)の場合)と、立ち上がりのタイミングが立ち下がりのタイミングよりも1/2周期進んでいる場合(上記(6)の場合)に、ともに演算回路選択信号S117を「10」としているのは、これらの場合には、後述する第3の演算回路11による演算処理によって第1の遅延信号S112をそのまま立ち上がり指定信号S114及び立ち下がり指定信号S115で指定したタイミングで変化する出力信号S111とすることができるからである。
【0042】
また、立ち上がりのタイミングと立ち下がりのタイミングとが同位相の場合(上記(4)の場合)に、演算回路選択信号S117を「11」としているのは、この場合には、立ち上がり指定信号S114及び立ち下がり指定信号S115で指定したタイミングが同一タイミングとなっており、そのような信号を生成することができないため、後述する第4の演算回路12による演算処理によってGNDレベルの信号を出力信号S111とするようにしているからである。
【0043】
生成回路5は、4個の演算回路9〜11、すなわち、NANDゲートを有する第1の演算回路9と、NORゲートを有する第2の演算回路10と、第1の遅延信号S112だけを通過させて出力信号S111とする第3の演算回路11と、いかなる第1及び第2の遅延信号S112,S113に対しても出力信号S111としてGNDレベルの信号を出力する第4の演算回路12とからなる。
【0044】
ここで、第1の演算回路9は、図4に示すように、NOTゲート13によって反転した第1の遅延信号S112の反転信号と、第2の遅延信号S113とをNANDゲート14に入力して、このNANDゲート14の出力を出力信号S111としている。
【0045】
また、第2の演算回路10は、図5に示すように、NOTゲート15によって反転した第1の遅延信号S112の反転信号と、第2の遅延信号S113とをNORゲート16に入力して、このNORゲート16の出力を出力信号S111としている。
【0046】
そして、これら4個の演算回路9〜11から、演算回路選択信号S117に基づいて出力信号S111を生成するのに適した演算回路9〜11を選択する。
【0047】
すなわち、演算回路選択信号S117が「00」の場合には、第1の演算回路9を選択して、この第1の演算回路9に第1の遅延信号S112と第2の遅延信号S113とを入力して、これら第1の遅延信号S112と第2の遅延信号S113に上述した演算処理を施すことによって、第1の遅延信号S112の立ち上がりと同一タイミングの立ち上がり及び第2の遅延信号S113の立ち上がりと同一タイミングの立ち下がりを有する出力信号S111を得る(図6参照)。
【0048】
また、演算回路選択信号S117が「01」の場合には、第2の演算回路10を選択して、この第2の演算回路10に第1の遅延信号S112と第2の遅延信号S113とを入力して、これら第1の遅延信号S112と第2の遅延信号S113に上述した演算処理を施すことによって、第1の遅延信号S112の立ち上がりと同一タイミングの立ち上がり及び第2の遅延信号S113の立ち上がりと同一タイミングの立ち下がりを有する出力信号S111を得る(図7参照)。
【0049】
また、演算回路選択信号S117が「10」の場合には、第3の演算回路11を選択して、第1の遅延信号S112を出力信号S111とする。この場合には、第1の遅延信号S112の立ち上がり及び立ち下がりが、立ち上がり指定信号S114及び立ち下がり指定信号S115で指定したタイミングとなっているため、第1の遅延信号S112をそのまま出力信号S111とすればよい。
【0050】
また、演算回路選択信号S117が「11」の場合には、第4の演算回路12を選択して、GNDレベルの信号を出力信号S111とする。この場合には、立ち上がり指定信号S114及び立ち下がり指定信号S115で指定したタイミングが同一タイミングとなっており、そのような信号を生成することができないため、ここではGNDレベルの信号を出力信号S111としている。
【0051】
以下に、具体例として、遅延信号S15の立ち上がりと同一タイミングの立ち上がりと、遅延信号S19の立ち上がりと同一タイミングの立ち下がりを有する出力信号S111を生成する場合について説明する。
【0052】
このような出力信号S111を生成するためには、立ち上がり指定信号S114として「001111」(10進数表記の「15」)を、立ち下がり指定信号S115として「010011」(10進数表記の「19」)を信号生成回路Aに入力する。
【0053】
信号生成回路Aに入力された立ち上がり指定信号S114と立ち下がり指定信号S115とは、選択回路3と位相関係検出回路4とに入力される。
【0054】
選択回路3では、立ち上がり指定信号S114である「001111」(10進数表記の「15」)に基づいて第1の遅延信号S15を選択して生成回路5に出力するとともに、立ち下がり指定信号S115である「010011」(10進数表記の「19」)に基づいて第2の遅延信号S19を選択して生成回路5に出力する。
【0055】
一方、位相関係検出回路4では、立ち上がり指定信号S114と立ち下がり指定信号S115とが最上位ビット付加器6に入力され、それぞれ最上位ビットに「0」が付加されて、立ち上がり指定信号S114「001111」は立ち上がり指定信号S114'「0001111」に、立ち下がり指定信号S115「010011」は立ち下がり指定信号S115'「0010011」に7ビット化され、これら立ち上がり指定信号S114'と立ち下がり指定信号S115'とを補数減算器7へ出力する。
【0056】
補数減算器7では、まず、立ち上がり指定信号S114'「0001111」について2の補数「1110001」を求める。そして、立ち下がり指定信号S115'「0010011」と立ち上がり指定信号S114'の2の補数「1110001」とを加算することによって、立ち上がり指定信号S114で指定される立ち上がりのタイミングと立ち下がり指定信号S115で指定される立ち下がりのタイミングとの位相差を検出して位相差検出信号S116「0000100」をデコーダー8へ出力する。
【0057】
デコーダー8では、「0000000」(10進数表記の「0」)<位相差検出信号S116「0000100」(10進数表記の「4」)<「0011000」(10進数表記の「24」)であること、すなわち、立ち上がりのタイミングが立ち下がりのタイミングより1/2周期未満進んでいることから、演算回路選択信号S117「01」を生成回路5へ出力する。
【0058】
生成回路5では、演算回路選択信号S117「01」に基づいて第2の演算回路10を選択し、この第2の演算回路10に第1の遅延信号S112と第2の遅延信号S113とを入力し、これら第1の遅延信号S112と第2の遅延信号S113とに演算処理を施して出力信号S111を出力する。
【0059】
このようにして、信号生成回路Aは、立ち上がり指定信号S114及び立ち下がり指定信号S115で指定したタイミングで変化する出力信号S111を生成する。
【0060】
【発明の効果】
本発明は、以上に説明したような形態で実施され、以下に記載されるような効果を奏する。
【0061】
すなわち、請求項1に係る本発明では、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて所定の出力信号を生成するように構成した信号生成回路において、所定の立ち上がりのタイミングを指定するデジタル信号である立ち上がり指定信号と所定の立ち下がりのタイミングを指定するデジタル信号である立ち下がり指定信号とを入力し、これら立ち上がり指定信号と立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第1の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第2の遅延信号とを選択する選択回路と、前記立ち上がり指定信号と前記立ち下がり指定信号を入力して、前記立ち上がり指定信号で指定したタイミングと前記立ち下がり指定信号で指定したタイミングとの位相関係を検出し、この検出結果に応じた演算回路選択信号を生成する位相関係検出回路と、前記演算回路選択信号に応じた演算回路を用いて前記第1の遅延信号と前記第2の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路と、を備え、
前記位相関係検出回路は、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期未満遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期より進んでいる場合に、第1演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期より遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期未満進んでいる場合に、第2演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期進んでいる場合に、第3演算回路選択信号を出力し、前記立ち上がりのタイミングと前記立ち下がりのタイミングとが同位相の場合に、第4演算回路選択信号を出力し、前記生成回路は、前記演算回路として、NOTゲートとNANDゲートとを有し、前記第1の遅延信号を前記NOTゲートによって反転した後の信号と前記第2の遅延信号とをNANDゲートに入力して前記出力信号を出力する第1の演算回路と、NOTゲートとNORゲートとを有し、前記第1の遅延信号を前記NOTゲートによって反転した後の信号と前記第2の遅延信号とをNORゲートに入力して前記出力信号を出力する第2の演算回路と、第1の遅延信号だけを通過させて前記出力信号とする第3の演算回路と、いかなる第1及び第2の遅延信号に対しても前記出力信号としてGNDレベルの信号を出力する第4の演算回路とを含み、これらの演算回路のうち、前記位相関係検出回路から第1演算回路選択信号が出力されたときに、前記第1の演算回路を選択し、前記位相関係検出回路から第2演算回路選択信号が出力されたときに、前記第2の演算回路を選択し、前記位相関係検出回路から第3演算回路選択信号が出力されたときに、前記第3の演算回路を選択し、前記位相関係検出回路から第4演算回路選択信号が出力されたときに、前記第4の演算回路を選択するように構成しているため、出力信号の立ち上がり及び立ち下がりのタイミングを指定することで、任意のタイミングで変化する出力信号を生成することができ、これにより、回路の汎用性を向上させることができるとともに、使用する機器に適した信号生成回路を個別に開発する必要がなくなり、開発に要する時間や労力を削減することができる。
【0062】
また、請求項2に係る本発明では、固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置において、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、この信号生成回路は、所定の立ち上がりのタイミングを指定するデジタル信号である立ち上がり指定信号と所定の立ち下がりのタイミングを指定するデジタル信号である立ち下がり指定信号とを入力し、これら立ち上がり指定信号と立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第1の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第2の遅延信号とを選択する選択回路と、前記立ち上がり指定信号と前記立ち下がり指定信号を入力して、前記立ち上がり指定信号で指定したタイミングと前記立ち下がり指定信号で指定したタイミングとの位相関係を検出し、この検出結果に応じた演算回路選択信号を生成する位相関係検出回路と、前記演算回路選択信号に応じた演算回路を用いて前記第1の遅延信号と前記第2の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路と、を備え、
前記位相関係検出回路は、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期未満遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期より進んでいる場合に、第1演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期より遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期未満進んでいる場合に、第2演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期進んでいる場合に、第3演算回路選択信号を出力し、前記立ち上がりのタイミングと前記立ち下がりのタイミングとが同位相の場合に、第4演算回路選択信号を出力し、前記生成回路は、前記演算回路として、NOTゲートとNANDゲートとを有し、前記第1の遅延信号を前記NOTゲートによって反転した後の信号と前記第2の遅延信号とをNANDゲートに入力して前記出力信号を出力する第1の演算回路と、NOTゲートとNORゲートとを有し、前記第1の遅延信号を前記NOTゲートによって反転した後の信号と前記第2の遅延信号とをNORゲートに入力して前記出力信号を出力する第2の演算回路と、第1の遅延信号だけを通過させて前記出力信号とする第3の演算回路と、いかなる第1及び第2の遅延信号に対しても前記出力信号としてGNDレベルの信号を出力する第4の演算回路とを含み、これらの演算回路のうち、前記位相関係検出回路から第1演算回路選択信号が出力されたときに、前記第1の演算回路を選択し、前記位相関係検出回路から第2演算回路選択信号が出力されたときに、前記第2の演算回路を選択し、前記位相関係検出回路から第3演算回路選択信号が出力されたときに、前記第3の演算回路を選択し、前記位相関係検出回路から第4演算回路選択信号が出力されたときに、前記第4の演算回路を選択するように構成しているため、出力信号の立ち上がり及び立ち下がりのタイミングを指定することで、任意のタイミングで変化する出力信号を生成することができ、これにより、駆動装置の汎用性を向上させることができるとともに、使用する機器に適した駆動装置を個別に開発する必要がなくなり、開発に要する時間や労力を削減することができる。
【0063】
また、請求項3に係る本発明では、固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置を有する撮像装置において、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、前記信号生成回路は、所定の立ち上がりのタイミングを指定するデジタル信号である立ち上がり指定信号と所定の立ち下がりのタイミングを指定するデジタル信号である立ち下がり指定信号とを入力し、これら立ち上がり指定信号と立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第1の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第2の遅延信号とを選択する選択回路と、前記立ち上がり指定信号と前記立ち下がり指定信号を入力して、前記立ち上がり指定信号で指定したタイミングと前記立ち下がり指定信号で指定したタイミングとの位相関係を検出し、この検出結果に応じた演算回路選択信号を生成する位相関係検出回路と、前記演算回路選択信号に応じた演算回路を用いて前記第1の遅延信号と前記第2の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路と、を備え、
前記位相関係検出回路は、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期未満遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期より進んでいる場合に、第1演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期より遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期未満進んでいる場合に、第2演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期進んでいる場合に、第3演算回路選択信号を出力し、前記立ち上がりのタイミングと前記立ち下がりのタイミングとが同位相の場合に、第4演算回路選択信号を出力し、前記生成回路は、前記演算回路として、NOTゲートとNANDゲートとを有し、前記第1の遅延信号を前記NOTゲートによって反転した後の信号と前記第2の遅延信号とをNANDゲートに入力して前記出力信号を出力する第1の演算回路と、NOTゲートとNORゲートとを有し、前記第1の遅延信号を前記NOTゲートによって反転した後の信号と前記第2の遅延信号とをNORゲートに入力して前記出力信号を出力する第2の演算回路と、第1の遅延信号だけを通過させて前記出力信号とする第3の演算回路と、いかなる第1及び第2の遅延信号に対しても前記出力信号としてGNDレベルの信号を出力する第4の演算回路とを含み、これらの演算回路のうち、前記位相関係検出回路から第1演算回路選択信号が出力されたときに、前記第1の演算回路を選択し、前記位相関係検出回路から第2演算回路選択信号が出力されたときに、前記第2の演算回路を選択し、前記位相関係検出回路から第3演算回路選択信号が出力されたときに、前記第3の演算回路を選択し、前記位相関係検出回路から第4演算回路選択信号が出力されたときに、前記第4の演算回路を選択するように構成しているため、出力信号の立ち上がり及び立ち下がりのタイミングを指定することで、任意のタイミングで変化する出力信号を生成することができ、これにより、撮像装置の汎用性を向上させることができるとともに、使用する機器に適した駆動装置を個別に開発する必要がなくなり、撮像装置の開発に要する時間や労力を削減することができる。
【図面の簡単な説明】
【図1】本実施形態に係る信号生成回路のブロック図。
【図2】DLLの遅延信号のタイミングチャート。
【図3】位相関係検出回路のブロック図。
【図4】第1の演算回路の回路図。
【図5】第2の演算回路の回路図。
【図6】第1の演算回路を用いた出力信号。
【図7】第2の演算回路を用いた出力信号。
【符号の説明】
A 信号生成回路
1 DLL
2 演算処理回路
3 選択回路
4 位相関係検出回路
5 生成回路
6 最上位ビット付加器
7 補数減算器
8 デコーダー
9〜12 演算回路
S111 出力信号
S112 第1の遅延信号
S113 第2の遅延信号
S114 立ち上がり指定信号
S115 立ち下がり指定信号
S116 位相差検出信号
S117 演算回路選択信号

Claims (3)

  1. 基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて所定の出力信号を生成するように構成した信号生成回路において、
    所定の立ち上がりのタイミングを指定するデジタル信号である立ち上がり指定信号と所定の立ち下がりのタイミングを指定するデジタル信号である立ち下がり指定信号とを入力し、これら立ち上がり指定信号と立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第1の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第2の遅延信号とを選択する選択回路と、
    前記立ち上がり指定信号と前記立ち下がり指定信号を入力して、前記立ち上がり指定信号で指定したタイミングと前記立ち下がり指定信号で指定したタイミングとの位相関係を検出し、この検出結果に応じた演算回路選択信号を生成する位相関係検出回路と、
    前記演算回路選択信号に応じた演算回路を用いて前記第1の遅延信号と前記第2の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路と、を備え、
    前記位相関係検出回路は、
    前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期未満遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期より進んでいる場合に、第1演算回路選択信号を出力し、
    前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期より遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期未満進んでいる場合に、第2演算回路選択信号を出力し、
    前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期進んでいる場合に、第3演算回路選択信号を出力し、
    前記立ち上がりのタイミングと前記立ち下がりのタイミングとが同位相の場合に、第4演算回路選択信号を出力し、
    前記生成回路は、
    前記演算回路として、NOTゲートとNANDゲートとを有し、前記第1の遅延信号を前記NOTゲートによって反転した後の信号と前記第2の遅延信号とをNANDゲートに入力して前記出力信号を出力する第1の演算回路と、NOTゲートとNORゲートとを有し、前記第1の遅延信号を前記NOTゲートによって反転した後の信号と前記第2の遅延信号とをNORゲートに入力して前記出力信号を出力する第2の演算回路と、第1の遅延信号だけを通過させて前記出力信号とする第3の演算回路と、いかなる第1及び第2の遅延信号に対しても前記出力信号としてGNDレベルの信号を出力する第4の演算回路とを含み、これらの演算回路のうち、前記位相関係検出回路から第1演算回路選択信号が出力されたときに、前記第1の演算回路を選択し、前記位相関係検出回路から第2演算回路選択信号が出力されたときに、前記第2の演算回路を選択し、前記位相関係検出回路から第3演算回路選択信号が出力されたときに、前記第3の演算回路を選択し、前記位相関係検出回路から第4演算回路選択信号が出力されたときに、前記第4の演算回路を選択する
    ことを特徴とする信号生成回路。
  2. 固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置において、
    基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、
    この信号生成回路は、
    所定の立ち上がりのタイミングを指定するデジタル信号である立ち上がり指定信号と所定の立ち下がりのタイミングを指定するデジタル信号である立ち下がり指定信号とを入力し、これら立ち上がり指定信号と立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第1の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第2の遅延信号とを選択する選択回路と、
    前記立ち上がり指定信号と前記立ち下がり指定信号を入力して、前記立ち上がり指定信号で指定したタイミングと前記立ち下がり指定信号で指定したタイミングとの位相関係を検出し、この検出結果に応じた演算回路選択信号を生成する位相関係検出回路と、
    前記演算回路選択信号に応じた演算回路を用いて前記第1の遅延信号と前記第2の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路と、を備え、
    前記位相関係検出回路は、
    前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期未満遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期より進んでいる場合に、第1演算回路選択信号を出力し、
    前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期より遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期未満進んでいる場合に、第2演算回路選択信号を出力し、
    前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期進んでいる場合に、第3演算回路選択信号を出力し、
    前記立ち上がりのタイミングと前記立ち下がりのタイミングとが同位相の場合に、第4演算回路選択信号を出力し、
    前記生成回路は、
    前記演算回路として、NOTゲートとNANDゲートとを有し、前記第1の遅延信号を前記NOTゲートによって反転した後の信号と前記第2の遅延信号とをNANDゲートに入力して前記出力信号を出力する第1の演算回路と、NOTゲートとNORゲートとを有し、前記第1の遅延信号を前記NOTゲートによって反転した後の信号と前記第2の遅延信号とをNORゲートに入力して前記出力信号を出力する第2の演算回路と、第1の遅延信号だけを通過させて前記出力信号とする第3の演算回路と、いかなる第1及び第2の遅延信号に対しても前記出力信号としてGNDレベルの信号を出力する第4の演算回路とを含み、これらの演算回路のうち、前記位相関係検出回路から第1演算回路選択信号が出力されたときに、前記第1の演算回路を選択し、前記位相関係検出回路から第2演算回路選択信号が出力されたときに、前記第2の演算回路を選択し、前記位相関係検出回路から第3演算回路選択信号が出力されたときに、前記第3の演算回路を選択し、前記位相関係検出回路から第4演算回路選択信号が出力されたときに、前記第4の演算回路を選択する
    ことを特徴とする固体撮像素子の駆動装置。
  3. 固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置を有する撮像装置において、
    基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、
    前記信号生成回路は、
    所定の立ち上がりのタイミングを指定するデジタル信号である立ち上がり指定信号と所定の立ち下がりのタイミングを指定するデジタル信号である立ち下がり指定信号とを入力し、これら立ち上がり指定信号と立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第1の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第2の遅延信号とを選択する選択回路と、
    前記立ち上がり指定信号と前記立ち下がり指定信号を入力して、前記立ち上がり指定信号で指定したタイミングと前記立ち下がり指定信号で指定したタイミングとの位相関係を検出し、この検出結果に応じた演算回路選択信号を生成する位相関係検出回路と、
    前記演算回路選択信号に応じた演算回路を用いて前記第1の遅延信号と前記第2の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路と、を備え、
    前記位相関係検出回路は、
    前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期未満遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期より進んでいる場合に、第1演算回路選択信号を出力し、
    前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期より遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期未満進んでいる場合に、第2演算回路選択信号を出力し、
    前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも1/2周期進んでいる場合に、第3演算回路選択信号を出力し、
    前記立ち上がりのタイミングと前記立ち下がりのタイミングとが同位相の場合に、第4演算回路選択信号を出力し、
    前記生成回路は、
    前記演算回路として、NOTゲートとNANDゲートとを有し、前記第1の遅延信号を前記NOTゲートによって反転した後の信号と前記第2の遅延信号とをNANDゲートに入力して前記出力信号を出力する第1の演算回路と、NOTゲートとNORゲートとを有し、前記第1の遅延信号を前記NOTゲートによって反転した後の信号と前記第2の遅延信号とをNORゲートに入力して前記出力信号を出力する第2の演算回路と、第1の遅延信号だけを通過させて前記出力信号とする第3の演算回路と、いかなる第1及び第2の遅延信号に対しても前記出力信号としてGNDレベルの信号を出力する第4の演算回路とを含み、これらの演算回路のうち、前記位相関係検出回路から第1演算回路選択信号が出力されたときに、前記第1の演算回路を選択し、前記位相関係検出回路から第2演算回路選択信号が出力されたときに、前記第2の演算回路を選択し、前記位相関係検出回路から第3演算回路選択信号が出力されたときに、前記第3の演算回路を選択し、前記位相関係検出回路から第4演算回路選択信号が出力されたときに、前記第4の演算回路を選択する
    ことを特徴とする撮像装置。
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