CN101547007B - 延迟锁相环电路和显示装置 - Google Patents

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Abstract

一种延迟锁相环电路，包括：相位比较器，检测外部时钟和内部时钟之间的相位差；上/下计数器，根据来自所述相位比较器的输出信号来控制延迟时间；以及延迟线，包括与从所述上/下计数器输出的信号的多个位对应的多个单元延迟电路，以便控制外部时钟的延迟以使外部时钟与内部时钟相一致，并且在该延迟线中，由所述上/下计数器的输出中的相同位的输出控制的单元延迟电路在所述多个延迟电路的连接中并不串联地彼此相邻连接。

Description

延迟锁相环电路和显示装置
技术领域
本申请涉及保持外部时钟和内部时钟之间的同步的延迟锁相环电路和采用该延迟锁相环电路的显示装置。 
背景技术
应用在时钟同步系统中的时钟发生器是用于保持外部数据(比如外部时钟)和内部时钟之间的同步不可缺少的组成电路，如由延迟锁相环电路(下文中将称作“DLL”)表示的。即使在DLL中所包括的电路之中，调整相移(phase shift)的延迟控制线也是用于确定DLL的最大操作频率或输出抖动的主要部份(例如参见JP-A-2005-006146(专利文件1))。 
图8是图示作为时钟发生器的例子的数字系统中的DLL的方框图。从更低电压操作和更低抖动的观点来看，数字系统优于模拟系统，并且近年来已经积极地研究和开发了数字系统。DLL包括：相位比较器1，检测外部时钟和内部时钟之间的相位差；上/下计数器(下文中将称作“计数器”)2，通过来自相位比较器1的输出信号UP和DN来控制延迟时间；数字控制延迟线3，调整延迟时间；以及时钟驱动器4。 
在此实施例中，计数器具有4位，并且15个单元延迟电路(下文中将称作“延迟单元”)被包括在数字控制延迟线中。一个、两个、四个和八个延迟单元分别连接到计数器输出信号的LSB、第2位、第3位和MSB。 
图9是示出数字控制延迟线中所包括的延迟单元的例子的电路图。延迟单元包括反相器INV1、INV2和INV3、开关SW1和SW2、以及电容C1和C2。 
延迟单元根据来自计数器2的n位输出信号的电平来切换电容C1和C2与延迟线之间连接，以实现延迟量的调整。 
图10是关于数字DLL的时序图。参考图10，将描述相位调整的操作原理。当内部时钟CLKINT滞后于外部时钟CLKEXT(在时段1中)时，信号DN具有“H”电平，这由计数器2向下计数。这将用于延迟调整的电容(图9中的C1和C2)接连地从延迟线分离，因此减小了内部时钟CLKINT和外部时钟CLKEXT之间的相位差。
相反，当内部时钟CLKINT超过(pass)外部时钟CLKEXT时(在时段2中)，信号UP具有“H”电平，这由计数器2向上计数。这将用于延迟调整的电容(图9中的C1和C2)接连地连接到延迟线，因此减小了外部时钟CLKEXT和内部时钟CLKINT之间的相位差。 
发明内容
然而，在该配置中的数字DLL具有如下的一系列操作中的问题。即，由于增加了一个延迟，在从计数器输出的MSB是“0”并且其他位都是“1”的状态到MSB是“1”并且其他位都是“0”的状态的改变可能导致连续不稳定的单元延迟电路。例如，在4位的计数器输出的情况下，并且当计数器输出在某个时间从“0111”改变为“1000”时，将被控制的优选的延迟量包括对于一个延迟单元的延迟的添加。然而，当计数器输出具有改变时，出现在数字控制延迟线上的信号比希望的延迟量延迟的更多。 
例如，当计数器输出如上所述改变时，出现在图8左边第7个延迟单元中的信号被添加了用于八个延迟单元的延迟量，并连续具有相当大的不稳定操作状态，直到被添加了用于一个希望的延迟单元的延迟量的信号被输入到相位比较器1，这可能引起包括在不适当的状态下锁定的故障。此外，通过保持该配置而增加锁定范围(或增加频带)可能需要增加计数器位数。例如增加计数器位数到5位可能导致31个延迟单元，并且增加计数器位数到6位可能导致63个延迟单元，这显著增加了电路尺寸，并且通过这样问题显然变得更大。 
根据本发明的实施例，提供了一种延迟锁相环电路，包括：相位比较器，检测外部时钟和内部时钟之间的相位差；上/下计数器，根据来自所述相位比较器的输出信号来控制延迟时间；以及延迟线，包括与从所述上/下计数器输出的信号的多个位对应的多个单元延迟电路，以便控制外部时钟的延迟以使外部时钟与内部时钟相一致，并且在该延迟线中，由所述上/下计数器的输出信号中的相同位的输出控制的单元延迟电路在串联连接的所述多个单元延迟电路中并不彼此相邻连接。 
在此实施例中，由所述上/下计数器的输出中的相同位的输出控制的单元 延迟电路在具有串联连接的多个单元延迟电路的延迟线中并不彼此相邻连接。因此，当向其添加用于一个希望的单元延迟电路的延迟时，不稳定的单元延迟电路不是连续的。 
根据本发明的实施例，提供了一种显示装置，包括：显示单元，其显示定时由内部时钟控制；以及延迟锁相环电路，适合于将在相位上与外部时钟同步的内部时钟给予所述显示单元，并且该延迟锁相环电路包括：相位比较器，检测外部时钟和内部时钟之间的相位差；上/下计数器，根据来自所述相位比较器的输出信号来控制延迟时间；以及延迟线，包括与从所述上/下计数器输出的信号的多个位对应的多个单元延迟电路，以便控制外部时钟的延迟以使外部时钟与内部时钟相一致，并且在该延迟线中，由所述上/下计数器的输出信号中的相同位的输出控制的单元延迟电路在串联连接的所述多个单元延迟电路中并不彼此相邻连接。 
在用于将相位上与外部时钟同步的内部时钟给予显示单元的延迟锁相环电路包括串联连接的多个单元延迟电路的情况下，由上/下计数器的输出中的相同位的输出控制的单元延迟电路彼此并不相邻连接。因此，当当向其添加用于一个希望的单元延迟电路的延迟时，不稳定的单元延迟电路不是连续的。 
本发明可以稳定操作，直到具有添加的用于一个希望的单元延迟电路的延迟的信号被输入到相位比较器，这可以通过避免在不适当的状态下锁定来防止故障的发生。 
附图说明
图1是图示根据第一实施例的数字DLL的例子的方框图； 
图2是图示根据第二实施例的数字DLL的例子的方框图； 
图3是图示根据第二实施例的计数器的例子的电路图； 
图4是图示上/下触发器的例子的电路图； 
图5是示出添加电路的操作波形的图； 
图6是图示通过信号加/减控制的延迟再调整单元的例子的电路图； 
图7A和7B是图示采用根据该实施例的DLL的显示装置的配置例子的方框图； 
图8是图示作为时钟发生器的例子的数字DLL的方框图； 
图9是示出数字控制延迟线中所包括的延迟单元的例子的电路图；以及 
图10是关于数字DLL的时序图。 
具体实施方式
参考附图，下面将描述本发明的实施例。 
根据第一实施例的DLL的配置 
图1是图示根据第一实施例的数字DLL的例子的方框图。根据此实施例的DLL包括：相位比较器1，检测外部时钟和内部时钟相位之间的相位差；计数器2，根据来自比较器1的输出信号UP和DN来控制延迟时间；数字控制延迟线3，调整延迟时间；以及时钟驱动器4。 
此实施例的DLL与图8所示的过去的DLL的不同之处在于计数器2的输出信号与数字控制延迟线3中所包括的延迟单元之间的连接。换句话说，此实施例的DLL与过去的DLL的不同之处在于，由来自计数器输出中的相同位的输出控制的延迟单元未被彼此相邻地串联放置在数字控制延迟线中所包括的多个延迟单元的连接中。 
更具体地，由从计数器输出的多个位之中的最高位(MSB)的输出控制的多个延迟单元被放置在延迟单元的串联连接中的间隔(alternate)位置处。 
此外，在根据如上所述的MSB的间隔位置处的延迟单元的排列中，对应于来自计数器的最低位(LSB)一个延迟单元被放置在除间隔位置之外的间隔的空的空间中的中心位置处。 
在图1所示的例子中，由于来自计数器的输出是4位，因此总共15个延迟单元相应地串联连接到数字控制延迟线中的计数器的位的输出线。延迟量取决于延迟单元之中处于导通状态的延迟单元的数量。 
在作为来自图1所示的4位计数器的输出信号的多个位之中，LSB连接到左边第8个延迟单元，第2位连接到第4和第12个延迟单元，第3位连接到第2、第6、第10和第14延迟单元，并且MSB连接到第1、第3、第5、第7、第9、第11、第13和第15延迟单元。 
从计数器2的位输出到数字控制延迟线中所包括的延迟单元的间隔连接，即在由相同位的输出控制的延迟单元彼此不相邻的布置中，可以消除过去的现有技术中的不稳定的周期。 
更具体地，该连接将用于一个延迟单元的延迟量添加到来自计数器2(的多个位)的输出信号中的MSB是“0”并且其他位都是“1”的状态。当该状 态改变到MSB是“1”并且其他位都是“0”的状态时，不稳定的延迟单元在串联连接中的间隔位置处，这些位置不是连续的位置。不连续的不稳定延迟单元可以在数字控制延迟线3中的某个点处稳定对于信号的操作。 
例如，即使当来自4位计数器的输出例如通过一个添加的延迟在某个时间从“0111”改变为“1000”，当计数器输出改变时与要在数字控制延迟线上被控制的延迟量相对的信号移位量可以被抑制为用于一个延迟单元的延迟量，这可以确保稳定的操作。 
现在，将此实施例的DLL的操作与过去的配置中的操作相比较。即，如在过去的DLL中(参考图8)，与计数器的输出信号中的多个位的相同位对应的延迟单元的连续串联连接可能得到如下的操作。 
例如，如果计数器输出是“0111”，则对应于LSB、第2位和第3位的从左边第1到第7延迟单元的7个延迟单元处于导通状态，而对应于MSB的第8到第15延迟单元的8个延迟单元处于断开状态。 
通过从这些状态添加一个延迟，当计数器输出改变为“1000”时，对应于LSB、第2位和第3位的从左边第1到第7延迟单元的7个延迟单元被切换到断开状态，而对应于MSB的第8到第15延迟单元的8个延迟单元被切换到导通状态。 
然后，信号已经在第1到第7延迟单元的七个延迟单元中，直到他们变得不稳定，直到他们达到第8延迟单元。特别是，可能要求第1延迟单元中的信号经过处于断开状态的更多延迟单元，直到其达到第8延迟单元并变得相当不稳定。 
另一方面，如在此实施例的DLL中(参考图1)，由来自计数器的输出中的相同位的输出控制的延迟单元彼此不相邻的连接导致如下操作。 
例如，如果计数器输出是“0111”，则对应于LSB、第2位和第3位的从左边第2、第4、第6、第8、第10、第12和第14延迟单元的七个延迟单元处于导通状态，而对应于MSB的第1、第3、第5、第7、第9、第11、第13和第15延迟单元的八个延迟单元处于打开状态。 
通过从这些状态添加一个延迟，当计数器输出改变为“1000”时，对应于LSB、第2位和第3位的第2、第4、第6、第8、第10、第12和第14七个延迟单元被切换到断开状态，而对应于MSB的第1、第3、第5、第7、第9、第11、第13和第15八个延迟单元被切换到导通状态。 
在此实施例的DLL中，即使当通过添加一个延迟、4位计数器输出从“0111”改变为“1000”时，信号也不连续经过处于断开状态的延迟单元。因此，在短时间内结束不稳定的状态。 
注意，此实施例包括图1所示的计数器的位与延迟单元之间的连接关系，但本发明不限于此。换句话说，由从计数器输出的多个位之中的最高位(MSB)的输出控制的多个延迟单元被放置在延迟单元的串联连接中的间隔位置处是足够的。在此排列中，更优选地，对应于计数器的最低位(LSB)的一个延迟单元被放置在除了与MSB对应的延迟单元的间隔位置之外的间隔的空的空间中的中心位置处。 
根据第二实施例的DLL的配置 
图2是图示根据第二实施例的数字DLL的例子的方框图。根据第二实施例的DLL与以上已经描述的第一实施例的DLL类似之处在于，其包括：相位比较器1，检测外部时钟和内部时钟相位之间的相位差；计数器2，根据来自比较器1的输出信号UP和DN来控制延迟时间；数字控制延迟线3，调整延迟时间；以及时钟驱动器4。然而，它们不同之处在于，根据第二实施例的DLL还包括将由来自数字控制延迟线3的输入侧的计数器2的输出信号Plus和Minus控制的延迟再调整单元5。 
作为此实施例的DLL的主要部份的数字控制延迟线3与第一实施例的数字控制延迟线类似，并且由来自计数器的输出中的相同位的输出控制的延迟单元未被彼此相邻地放置在多个延迟单元的连接中。 
更具体地，由从计数器的输出的多个位之中的最高位(MSB)的输出控制的多个延迟单元被放置在延迟单元的串联连接中的间隔位置处(参考图1)。 
此外，在如上所述的根据MSB的交替位置处的延迟单元的排列中，与来自计数器的最低位(LSB)对应的一个延迟单元被放置在除了间隔位置之外的间隔的空的空间中的中心位置处(参考图1)。 
因此，如在第一实施例中，即使当通过添加一个延迟、计数器输出的MSB从“0”改变为“1”时，信号也不连续经过处于断开状态的延迟单元。因此，在短时间内结束不稳定的状态。 
在第二实施例中，计数器和将在稍后描述的差分延迟调整单元可以提供DLL电路的配置，其在尺寸上很小，但即使当延迟量超过延迟线中的可调整量时，也具有很宽的锁定范围。 
图3是图示根据第二实施例的计数器的例子的电路图。为了稳定操作，通过从对主时钟CK的几个划分中得到的时钟CKin操作计数器。通过使用图3所示的例子中的TFF1到TFF4，并不具体限制频率划分的数量。主要组件是上/下触发器(下文中将被称作“udff”)1到4，并且图4中示出了其电路图的例子。 
每个udff包括反相器INV 15、每个包括P沟道晶体管P1到P4和N沟道晶体管N1到N4的复合门(complex gate)NANDOR 1和NANDOR 2、以及D型触发器DFF。电路配置中的每个udff根据向上计数信号UP和向下计数信号DN的正负性将对于下一udff的进位信号(carry signal)切换到DFF的正扇出Q或者负扇出Qb。 
在第二实施例中采用的计数器特征在于包括图3所示的添加电路。添加电路20包括D型触发器DFF、NOR 1到3、AND 1和设置/复位触发器(下文中将被称作“SRFF”)1和2。添加电路接收从计数器中所包括的所有udff的所有进位信号CO解码得到的信号Cib5作为输入信号。添加电路还接收从反相器INV 13和INV 14的上/下计数信号UP和DN的反相得到的信号UPb和DNb作为输入信号。 
接下来，将参考图5所示的添加电路的操作波形来描述操作。注意，假设与图5中的计数器时钟CKin同步地进行向上计数操作的情况，在向下计数中进行类似的操作。 
首先，如果向上计数继续，并且所有的计数器输出都达“H”电平1111，则溢出信号CIb5开始具有“L”电平。DFF与时钟CKx4同步地捕获信号CIb5中的改变，时钟CKx4处于比计数器时钟CKin更快的周期。在此情况下，由于如果在向上计数操作期间信号UPb具有“L”电平，因此数据被设置为SRFF1，并且信号Plus开始具有“H”电平。 
相反，由于如果在向下计数操作期间信号DNb具有“L”电平，因此数据被设置为SRFF2，并且信号Minus开始具有“H”电平。Plus/Minus信号的“H”电平通过AND1和NOR3复位DFF以准备下一操作。系统复位信号rst的“L”电平复位DFF和SRFF1和2。 
换句话说，即使计数器达到全部计数，即，即使延迟量超过了延迟线中可调整的延迟量但还没有发现锁定点，添加电路20操作以输出信号Plus/Minus。 
图6是图示由信号Plus/Minus控制的延迟再调整单元的例子的电路图。延迟再调整单元5包括：延迟线DL1和DL2，包括几个缓冲器；开关SW1到SW3；反相器INV4到INV8；以及NOR4。 
在延迟再调整单元5的正常操作中，开关SW4打开，这是由于信号Plus和Minus两者都具有“L”电平，并且输入信号IN经过延迟线DL1并作为输出信号OUT被输出。 
接下来，如果输入到延迟再调整单元5的信号Minus具有“H”电平，则SW3打开。因此，输入信号IN作为输出信号OUT被直接输出。另一方面，如果被输入到延迟再调整单元5的信号Plus具有“H”电平，则SW4打开。因此，输入信号IN经过延迟线DL1和DL2，并作为输出信号OUT被输出。 
换句话说，如果在正常操作状态下的延迟量超过了延迟线中可调整的延迟量，则如果在向下计数操作期间可以进一步降低延迟线DL1中的延迟量，即，以便将内部生成的时钟的相位提前。相反，如果在向上计数操作期间，则可以进一步增加延迟线DL2中的延迟量，即，以便延迟内部生成的时钟的相位。在进行了再调整之后，在图2所示的相位比较器1、计数器2和数字控制延迟线3中重新开始详细的相位调整。 
在根据第二实施例的DLL中，限定缓冲器的尺寸和缓冲器的数量使得在延迟再调整单元中的延迟线DL1和DL2中可以更大地调整延迟，并使得在延迟线中可以允许详细步骤中的延迟调整。因此，可以配置在控制电路和延迟线两者中更小尺寸但具有宽的锁定范围的DLL电路。 
显示装置 
图7是图示采用根据此实施例的DLL的显示装置的配置例子的方框图。显示装置100包括在中心处的显示区域101，其具有以矩阵形式的多个像素，并包括在显示区域101周围的垂直驱动器111、水平驱动器112、公共电极113、参考驱动器114、接口电路115、数据处理电路116、定时产生电路117和串行接口电路118。 
显示装置100从外部数字信号处理电路200接收主时钟(主CLK)、垂直同步信号(Vsync)、水平同步信号(Hsync)和数字数据(是图像数据)的供应，并基于这些信号来驱动周围的电路并在显示区域101上显示图像。 
此实施例的DLL可以被安装在接口电路中，并校正从外部数字信号处理电路200传输的主时钟(主CLK)与内部生成的时钟之间的相移。换句话说， 由于电平移位或者显示装置100内的驱动，相移可能发生主时钟在(主CLK)和内部时钟之间，并且由此实施例的DLL校正该相移。校正的时钟被输入到数据处理电路116，得到高精确度的数据采样。 
实施例的效果 
[1]来自计数器2的位输出被间隔地连接到由上/下计数器控制的数字控制延迟线中所包括的多个延迟单元，即，在由相同位的输出控制的延迟单元在数字控制延迟线中彼此不相邻的排列中。这可以消除由于计数器的输出位的切换引起的不稳定的周期。 
[2]如果计数器全部计数，即，如果延迟量超过了延迟线中可调整的延迟量，但还没有发现锁定点，则添加的手段通过使用计数器的溢出信号和上/下计数器信号输出信号Plus/Minus，其指示进一步延迟或者提前。这可以防止对添加的控制电路的延迟，并且可以增加锁定范围。 
[3]在数字控制延迟线的输入侧提供包括用于在两个延迟线和输出之间切换的三个开关的延迟再调整单元允许在以下三个状态之中切换：(1)正常状态，(2)延迟量超过了数字控制延迟线中可调整的延迟量、可能需要进一步延迟的情况，以及(3)需要对其进一步提前的情况。这可以防止延迟线的尺寸增加，但可以增加锁定范围。 
本领域技术人员应当理解，取决于设计要求和其他因素，可以发生各种修改、组合、子组合和变更，只要它们在所附权利要求或其等效物的范围内。 
相关申请的交叉引用 
本发明包含与2008年3月28日在日本专利局提交的日本专利申请JP2008-085665有关的主题，通过引用将其全部内容合并于此。 

Claims (4)

1.一种延迟锁相环电路，包括：
相位比较器，检测外部时钟和内部时钟之间的相位差；
上/下计数器，根据来自所述相位比较器的输出信号来控制延迟时间；以及
延迟线，包括与从所述上/下计数器输出的信号的多个位对应的多个单元延迟电路，以便控制外部时钟的延迟以使外部时钟与内部时钟相一致，并且在该延迟线中，由所述上/下计数器的输出信号中的相同位的输出控制的单元延迟电路在串联连接的所述多个单元延迟电路中不彼此相邻连接。
2.根据权利要求1的延迟锁相环电路，其中在所述延迟线中，由从所述上/下计数器输出的多个位之中的最高位的输出控制的多个单元延迟电路被排列在多个单元延迟电路的串联连接中的间隔位置处。
3.根据权利要求1的延迟锁相环电路，其中，在所述延迟线中，由从所述上/下计数器输出的多个位之中的最高位的输出控制的多个单元延迟电路被排列在多个单元延迟电路的串联连接中的间隔位置处，并且由最低位的输出控制的单元延迟电路中的一个被排列在多个单元延迟电路的串联连接中的中心位置处。
4.一种显示装置，包括：
显示单元，其显示定时由内部时钟控制；以及
延迟锁相环电路，适合于将在相位上与外部时钟同步的内部时钟给予所述显示单元，并且包括
相位比较器，检测外部时钟和内部时钟之间的相位差；
上/下计数器，根据来自所述相位比较器的输出信号来控制延迟时间；以及
延迟线，包括与从所述上/下计数器输出的信号的多个位对应的多个单元延迟电路，以便控制外部时钟的延迟以使外部时钟与内部时钟相一致，并且在该延迟线中，由所述上/下计数器的输出信号中的相同位的输出控制的单元延迟电路在串联连接的所述多个单元延迟电路中并不彼此相邻连接。
CN2009101298924A 2008-03-28 2009-03-30 延迟锁相环电路和显示装置 Expired - Fee Related CN101547007B (zh)

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