JP2003337742A - メモリシステムとモジュール及びレジスタ - Google Patents
メモリシステムとモジュール及びレジスタInfo
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- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】266MHz CLK時のみならず、200MHz CLK時にも動
作可能なメモリコマンド、アドレスシステム及びメモリ
モジュールの提供。 【解決手段】PLL３、レジスタ４、DRAM２の入力部にお
けるクロックのタイミングを一様に揃え、レジスタ４中
に、ＤＬＬ（同期遅延ループ）を有し、レジスタ４から
のＣＡ信号の出力タイミングを制御し、DRAMにおけるア
ディショナルレイテンシー=1.5あるいは2.0のクロック
に対するCA信号のセットアップ時間とホールド時間のマ
ージンを等しく、例えば266MHzのクロック動作も可能と
しており、266MHzと200MHzの両方で使用される場合に
は、タイミングバジェットを考慮し、レジスタ４からの
ＣＡ信号出力タイミングを決める内部クロック（intCL
K）が入力される、フリップフロップに入力されるＣＡ
信号のタイミングを遅らせる制御をする、あるいは、前
記レジスタ内に設けたレプリカ（replica1）と、該レプ
リカに対応している出力部を使用周波数で切り換え制御
をし、１種類のモジュール、レジスタを準備するだけ
で、両方の周波数に対応できる。
作可能なメモリコマンド、アドレスシステム及びメモリ
モジュールの提供。 【解決手段】PLL３、レジスタ４、DRAM２の入力部にお
けるクロックのタイミングを一様に揃え、レジスタ４中
に、ＤＬＬ（同期遅延ループ）を有し、レジスタ４から
のＣＡ信号の出力タイミングを制御し、DRAMにおけるア
ディショナルレイテンシー=1.5あるいは2.0のクロック
に対するCA信号のセットアップ時間とホールド時間のマ
ージンを等しく、例えば266MHzのクロック動作も可能と
しており、266MHzと200MHzの両方で使用される場合に
は、タイミングバジェットを考慮し、レジスタ４からの
ＣＡ信号出力タイミングを決める内部クロック（intCL
K）が入力される、フリップフロップに入力されるＣＡ
信号のタイミングを遅らせる制御をする、あるいは、前
記レジスタ内に設けたレプリカ（replica1）と、該レプ
リカに対応している出力部を使用周波数で切り換え制御
をし、１種類のモジュール、レジスタを準備するだけ
で、両方の周波数に対応できる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリシステムに
関し、特に、メモリデバイスを搭載したモジュール上に
レジスタを有するコマンド／アドレスシステム及びモジ
ュール及びレジスタに関する。
関し、特に、メモリデバイスを搭載したモジュール上に
レジスタを有するコマンド／アドレスシステム及びモジ
ュール及びレジスタに関する。
【０００２】
【従来の技術】従来より、メモリデバイスとしてＳＤＲ
ＡＭ（Synchronous ＤＲＡＭ）のＤＤＲ(DoubleDataRa
te)-I 方式を用いたメモリシステムにおいては、メモ
リモジュール上に、レジスタ(Register)を有するコマン
ド／アドレス（ＣＡ）システム式が用いられている。例
えばＤＱバス及びクロックバスにスタブバストポロジを
採用する技術において、チップセット又はメモリコント
ローラから送出されたクロック信号（ＣＬＫ）は、各メ
モリモジュールの基板上に配置された複数のメモリデバ
イスにそれぞれ分配される。メモリモジュールに接続さ
れる外部コマンド／アドレス（ＣＡ）バスを介してチッ
プセットからメモリモジュールに対して送られてきたコ
マンド／アドレス信号（「ＣＡ信号」）は、メモリモジ
ュール基板上に設けられたコマンド／アドレスレジスタ
（単に、「レジスタ」という）にラッチされ、その後、
ラッチされたＣＡ信号は、レジスタからメモリデバイス
に到る内部ＣＡバスを介してメモリデバイスに分配され
る。
ＡＭ（Synchronous ＤＲＡＭ）のＤＤＲ(DoubleDataRa
te)-I 方式を用いたメモリシステムにおいては、メモ
リモジュール上に、レジスタ(Register)を有するコマン
ド／アドレス（ＣＡ）システム式が用いられている。例
えばＤＱバス及びクロックバスにスタブバストポロジを
採用する技術において、チップセット又はメモリコント
ローラから送出されたクロック信号（ＣＬＫ）は、各メ
モリモジュールの基板上に配置された複数のメモリデバ
イスにそれぞれ分配される。メモリモジュールに接続さ
れる外部コマンド／アドレス（ＣＡ）バスを介してチッ
プセットからメモリモジュールに対して送られてきたコ
マンド／アドレス信号（「ＣＡ信号」）は、メモリモジ
ュール基板上に設けられたコマンド／アドレスレジスタ
（単に、「レジスタ」という）にラッチされ、その後、
ラッチされたＣＡ信号は、レジスタからメモリデバイス
に到る内部ＣＡバスを介してメモリデバイスに分配され
る。
【０００３】図１３は、従来のＤＤＲ-Iシステムに用い
られるＣＡバス方式の一構成例を示すブロック図であ
る。図１３に示すように、チップセット（Chipset）５
０と、少なくとも１つのメモリモジュール（単に「モジ
ュール」という）１０を備え、モジュール１０上には、
位相同期ループ回路（Phase Locked Loop：「ＰＬ
Ｌ」という）３０と、レジスタ（「ＣＡレジスタ」とも
いう）４０と、複数個のＤＲＡＭ（dynamic Random A
ccess Memory）２０−１〜２０−ｎ（ただし、ｎは２
以上の所定の正整数）を有し、これらは、チップセット
５０から出力されるクロック信号（CLK）とコマンド／
アドレス信号（「ＣＡ信号」という）を受けて動作す
る。
られるＣＡバス方式の一構成例を示すブロック図であ
る。図１３に示すように、チップセット（Chipset）５
０と、少なくとも１つのメモリモジュール（単に「モジ
ュール」という）１０を備え、モジュール１０上には、
位相同期ループ回路（Phase Locked Loop：「ＰＬ
Ｌ」という）３０と、レジスタ（「ＣＡレジスタ」とも
いう）４０と、複数個のＤＲＡＭ（dynamic Random A
ccess Memory）２０−１〜２０−ｎ（ただし、ｎは２
以上の所定の正整数）を有し、これらは、チップセット
５０から出力されるクロック信号（CLK）とコマンド／
アドレス信号（「ＣＡ信号」という）を受けて動作す
る。
【０００４】ＰＬＬ３０は、チップセット５０からのク
ロック信号（CLK）を入力し、ＤＲＡＭ２０用のクロッ
ク信号（ＣＬＫｄ）と、レジスタ４０用のクロック信号
（ＣＬＫｒ）を出力する。
ロック信号（CLK）を入力し、ＤＲＡＭ２０用のクロッ
ク信号（ＣＬＫｄ）と、レジスタ４０用のクロック信号
（ＣＬＫｒ）を出力する。
【０００５】レジスタ４０は、ＰＬＬ３０から出力され
るクロック信号（ＣＬＫｒ）を入力し、このクロック信
号（ＣＬＫｒ）に基づき、チップセット５０からのＣＡ
信号をラッチし、ラッチしたＣＡ信号を内部ＣＡバスを
介して対応するＤＲＡＭ２０−１〜２０−ｎへ分配す
る。
るクロック信号（ＣＬＫｒ）を入力し、このクロック信
号（ＣＬＫｒ）に基づき、チップセット５０からのＣＡ
信号をラッチし、ラッチしたＣＡ信号を内部ＣＡバスを
介して対応するＤＲＡＭ２０−１〜２０−ｎへ分配す
る。
【０００６】ＤＲＡＭ２０−１〜２０−ｎは、ＰＬＬ３
０から出力されるクロック信号（ＣＬＫｄ）で、レジス
タ４０から出力されたＣＡ信号をラッチする。
０から出力されるクロック信号（ＣＬＫｄ）で、レジス
タ４０から出力されたＣＡ信号をラッチする。
【０００７】クロックのタイミングは、ＰＬＬ３０、レ
ジスタ４０、ＤＲＡＭ２０−１〜２０−ｎの各入力部で
同じ位相になるように、 ・ＰＬＬ３０からＤＲＡＭ２０−１〜２０−ｎまでのク
ロック信号（ＣＬＫｄ）のフライトタイム（Flighttim
e）、 ・ＰＬＬ３０からレジスタ４０までのクロック信号（Ｃ
ＬＫｒ）のフライトタイム（Flighttime）、 ・ＰＬＬ３０のフィードバック出力（Fbout）からフィ
ードバック入力（Fbin）までのフィードバックタイム
（Feedbacktime）、 は互いに等しくなるように設定されている。すなわち、
タイミング的に等価長（equivalent length）に設定さ
れている。
ジスタ４０、ＤＲＡＭ２０−１〜２０−ｎの各入力部で
同じ位相になるように、 ・ＰＬＬ３０からＤＲＡＭ２０−１〜２０−ｎまでのク
ロック信号（ＣＬＫｄ）のフライトタイム（Flighttim
e）、 ・ＰＬＬ３０からレジスタ４０までのクロック信号（Ｃ
ＬＫｒ）のフライトタイム（Flighttime）、 ・ＰＬＬ３０のフィードバック出力（Fbout）からフィ
ードバック入力（Fbin）までのフィードバックタイム
（Feedbacktime）、 は互いに等しくなるように設定されている。すなわち、
タイミング的に等価長（equivalent length）に設定さ
れている。
【０００８】図１４は、図１３の従来のメモリシステム
の動作を説明するためのタイミングチャートである。図
１４に示すように、ＰＬＬ３０、レジスタ４０、ＤＲＡ
Ｍ２０の各入力部でのクロック、すなわち、 ・ＰＬＬ３０へのクロック入力（図１４のＣＬＫｉｎ＠
ＰＬＬ）、 ・ＰＬＬ３０のフィードバック入力（図１４のＦＢｉｎ
＠ＰＬＬ）、 ・レジスタ４０へのクロック入力（図１４のＣＬＫｒ＠
Ｒｅｇ．）、 ・ＤＲＡＭ２０へのクロック入力（図１４のＣＬＫｄ＠
ＤＲＡＭ） が同じ位相になっており、それぞれのクロック信号の立
上がりのタイミングは、レジスタ４０の入力部でのＣＡ
信号（図１４のＣＡｉｎ＠Ｒｅｇ．）の真中に位置して
いる（図１４のタイミングｔ０の位置参照）。
の動作を説明するためのタイミングチャートである。図
１４に示すように、ＰＬＬ３０、レジスタ４０、ＤＲＡ
Ｍ２０の各入力部でのクロック、すなわち、 ・ＰＬＬ３０へのクロック入力（図１４のＣＬＫｉｎ＠
ＰＬＬ）、 ・ＰＬＬ３０のフィードバック入力（図１４のＦＢｉｎ
＠ＰＬＬ）、 ・レジスタ４０へのクロック入力（図１４のＣＬＫｒ＠
Ｒｅｇ．）、 ・ＤＲＡＭ２０へのクロック入力（図１４のＣＬＫｄ＠
ＤＲＡＭ） が同じ位相になっており、それぞれのクロック信号の立
上がりのタイミングは、レジスタ４０の入力部でのＣＡ
信号（図１４のＣＡｉｎ＠Ｒｅｇ．）の真中に位置して
いる（図１４のタイミングｔ０の位置参照）。
【０００９】レジスタ４０でラッチされたＣＡ信号は、
遅延時間ｔｐｄｆ、すなわちレジスタ４０にクロック信
号（ＣＬＫｒ）が入ってから（図１４のタイミングｔ０
でのＣＡｉｎ＠Ｒｅｇ．参照）、レジスタ４０がＣＡ信
号が出すまでの遅延時間にレジスタ４０からＤＲＡＭ２
０までのＣＡ信号のフライトタイム（Flighttime)を加
算した時間かかって、ＤＲＡＭ２０に到着する（図１４
のＣＡ＠ＤＲＡＭ参照）。ＤＲＡＭ２０では、到着した
ＣＡ信号を、クロック信号（図１４のＣＬＫｄ＠ＤＲＡ
Ｍ）の立ちあがりエッジ（図１４のタイミングｔ１参
照）でラッチして、ＤＲＡＭ２０に取り込む。
遅延時間ｔｐｄｆ、すなわちレジスタ４０にクロック信
号（ＣＬＫｒ）が入ってから（図１４のタイミングｔ０
でのＣＡｉｎ＠Ｒｅｇ．参照）、レジスタ４０がＣＡ信
号が出すまでの遅延時間にレジスタ４０からＤＲＡＭ２
０までのＣＡ信号のフライトタイム（Flighttime)を加
算した時間かかって、ＤＲＡＭ２０に到着する（図１４
のＣＡ＠ＤＲＡＭ参照）。ＤＲＡＭ２０では、到着した
ＣＡ信号を、クロック信号（図１４のＣＬＫｄ＠ＤＲＡ
Ｍ）の立ちあがりエッジ（図１４のタイミングｔ１参
照）でラッチして、ＤＲＡＭ２０に取り込む。
【００１０】図１４は、クロック周波数２００ＭＨｚ
（メガヘルツ）（「200MHzCLK」と記す）のタイミング
動作を示しているが、クロック周波数１００ＭＨｚ
（「100MHzCLK」と記す）の世代では、このタイミング
で、安定した動作が保証できていた。
（メガヘルツ）（「200MHzCLK」と記す）のタイミング
動作を示しているが、クロック周波数１００ＭＨｚ
（「100MHzCLK」と記す）の世代では、このタイミング
で、安定した動作が保証できていた。
【００１１】即ち、図１４に示すように、レジスタ４０
の入力部において、ＣＡ信号の真中のタイミングに、ク
ロック信号（ＣＬＫｒ）の立上がりエッジが位置してい
るために、レジスタ４０において、クロック信号（ＣＬ
Ｋｒ）に対するＣＡ信号のセットアップ時間とホールド
時間のマージンを大きくとることができた。
の入力部において、ＣＡ信号の真中のタイミングに、ク
ロック信号（ＣＬＫｒ）の立上がりエッジが位置してい
るために、レジスタ４０において、クロック信号（ＣＬ
Ｋｒ）に対するＣＡ信号のセットアップ時間とホールド
時間のマージンを大きくとることができた。
【００１２】また、ＤＲＡＭ２０においても、図１４に
ＣＡ＠ＤＲＡＭ（Ｓｌｏｗ ｃａｓｅ）として示すよう
に、クロック信号（ＣＬＫｄ）に対するＣＡ信号のホー
ルド時間を、遅延時間tpdfの最小値のtpdf,minは必ず確
保することができ、100MHz級の世代では、tpdf,minの値
も３ｎｓ（ナノ秒）程度とされているため、マージン的
に問題なかった。
ＣＡ＠ＤＲＡＭ（Ｓｌｏｗ ｃａｓｅ）として示すよう
に、クロック信号（ＣＬＫｄ）に対するＣＡ信号のホー
ルド時間を、遅延時間tpdfの最小値のtpdf,minは必ず確
保することができ、100MHz級の世代では、tpdf,minの値
も３ｎｓ（ナノ秒）程度とされているため、マージン的
に問題なかった。
【００１３】クロック信号（ＣＬＫｄ）に対するＣＡ信
号のセットアップ時間も、100MHz級（１クロックサイク
ル＝１０ｎｓ）では、0.5周期に対して、tpdf,maxの値
が同等程度の５ｎｓ程度のため、特に、問題なかった。
号のセットアップ時間も、100MHz級（１クロックサイク
ル＝１０ｎｓ）では、0.5周期に対して、tpdf,maxの値
が同等程度の５ｎｓ程度のため、特に、問題なかった。
【００１４】このように、ＰＬＬ３０、レジスタ４０、
ＤＲＡＭ２０の各入力部（クロック入力端）で、クロッ
ク信号を同じ位相にすることによって、レジスタ４０と
ＤＲＡＭ２０でのＣＡ信号のセットアップ、ホールド時
間のマージンを十分とることができる。
ＤＲＡＭ２０の各入力部（クロック入力端）で、クロッ
ク信号を同じ位相にすることによって、レジスタ４０と
ＤＲＡＭ２０でのＣＡ信号のセットアップ、ホールド時
間のマージンを十分とることができる。
【００１５】また、ＰＬＬ３０、レジスタ４０、ＤＲＡ
Ｍ２０のクロック入力部で、クロック信号の位相を合わ
せるということは、基本的に、 ・ＰＬＬ３０からＤＲＡＭ２０までのクロック信号（Ｃ
ＬＫｄ）の配線長、 ・ＰＬＬ３０からレジスタ４０までのクロック信号（Ｃ
ＬＫｒ）の配線長、 ・ＰＬＬ３０のフィードバック出力（Fbout）からフィ
ードバック入力（Fbin）までのフィードバックループの
各配線長、 を揃えれば良いので、設計的にも容易であった。
Ｍ２０のクロック入力部で、クロック信号の位相を合わ
せるということは、基本的に、 ・ＰＬＬ３０からＤＲＡＭ２０までのクロック信号（Ｃ
ＬＫｄ）の配線長、 ・ＰＬＬ３０からレジスタ４０までのクロック信号（Ｃ
ＬＫｒ）の配線長、 ・ＰＬＬ３０のフィードバック出力（Fbout）からフィ
ードバック入力（Fbin）までのフィードバックループの
各配線長、 を揃えれば良いので、設計的にも容易であった。
【００１６】
【発明が解決しようとする課題】しかしながら、図１３
及び図１４等を参照して説明した従来のＤＤＲ−Ｉメモ
リシステムは、下記記載の問題点を有している。
及び図１４等を参照して説明した従来のＤＤＲ−Ｉメモ
リシステムは、下記記載の問題点を有している。
【００１７】すなわち、クロック信号の動作周波数が上
がってくると、クロック周期に対して、遅延時間ｔｐｄ
ｆ（ｔｐｄｆは、上記したように、レジスタ４０にクロ
ック信号（ＣＬＫｒ）が入ってからレジスタ４０がＣＡ
信号を出すまでの遅延時間にレジスタ４０からＤＲＡＭ
２０までのＣＡ信号のフライトタイムを加算した時間、
図１４参照）の値が無視できない値となり、ＤＲＡＭ２
０におけるクロック信号（ＣＬＫｄ）に対するＣＡ信号
のセットアップ時間のマージンがなくなり、正常に動作
しなくなる、ということである。
がってくると、クロック周期に対して、遅延時間ｔｐｄ
ｆ（ｔｐｄｆは、上記したように、レジスタ４０にクロ
ック信号（ＣＬＫｒ）が入ってからレジスタ４０がＣＡ
信号を出すまでの遅延時間にレジスタ４０からＤＲＡＭ
２０までのＣＡ信号のフライトタイムを加算した時間、
図１４参照）の値が無視できない値となり、ＤＲＡＭ２
０におけるクロック信号（ＣＬＫｄ）に対するＣＡ信号
のセットアップ時間のマージンがなくなり、正常に動作
しなくなる、ということである。
【００１８】この問題を詳細に説明するために、図１５
に、図１３に示した従来のＤＤＲ−Ｉメモリシステムに
おいて、266MHzCLK時と200MHzCLK時における、タイミン
グバジェット（Timingbudget）の一例を示す。
に、図１３に示した従来のＤＤＲ−Ｉメモリシステムに
おいて、266MHzCLK時と200MHzCLK時における、タイミン
グバジェット（Timingbudget）の一例を示す。
【００１９】図１５に示すように、266MHzCLK時のタイ
ミングバジェットは１クロックサイクル（ｔCK）＝３７
５０ｐｓ（ピコ秒）よりも小、200MHzCLK時のタイミン
グバジェットは、１クロックサイクル（ｔCK）＝５００
０ｐｓより小である。
ミングバジェットは１クロックサイクル（ｔCK）＝３７
５０ｐｓ（ピコ秒）よりも小、200MHzCLK時のタイミン
グバジェットは、１クロックサイクル（ｔCK）＝５００
０ｐｓより小である。
【００２０】図１５において、tJ,CLKpは、図１３のＰ
ＬＬ３０に入力されるクロック信号（CLK）のジッタで
ある。tSkew,CLKdは、図１３のモジュール１０上のクロ
ック信号（ＣＬＫｄ）のフライトタイム（Flighttime）
のスキューである。tpdf,maxは、図１３のレジスタ４０
にクロック信号（ＣＬＫｒ）が入ってからレジスタ４０
がＣＡ信号を出すまでの遅延時間ｔｐｄにレジスタ４０
からＤＲＡＭ２０までのＣＡ信号のフライトタイム（Fl
ighttime）を加算した時間の最大値である。tTGは、テ
スター（図示されない）のガードバンドである。TFL
は、図１３のレジスタ４０用のクロック信号（ＣＬＫ
ｒ）とＤＲＡＭ２０用のクロック信号（ＣＬＫｄ）のフ
ライトタイム（Flighttime）の差である。Δt,PLLは、
図１３のＰＬＬ３０の位相誤差、ピン間スキュー（pin-
to-pin skew）やジッタ（jitter）の仕様値である。ｔS
は、図１３のＤＲＡＭ２０のセットアップ時間の仕様値
である。
ＬＬ３０に入力されるクロック信号（CLK）のジッタで
ある。tSkew,CLKdは、図１３のモジュール１０上のクロ
ック信号（ＣＬＫｄ）のフライトタイム（Flighttime）
のスキューである。tpdf,maxは、図１３のレジスタ４０
にクロック信号（ＣＬＫｒ）が入ってからレジスタ４０
がＣＡ信号を出すまでの遅延時間ｔｐｄにレジスタ４０
からＤＲＡＭ２０までのＣＡ信号のフライトタイム（Fl
ighttime）を加算した時間の最大値である。tTGは、テ
スター（図示されない）のガードバンドである。TFL
は、図１３のレジスタ４０用のクロック信号（ＣＬＫ
ｒ）とＤＲＡＭ２０用のクロック信号（ＣＬＫｄ）のフ
ライトタイム（Flighttime）の差である。Δt,PLLは、
図１３のＰＬＬ３０の位相誤差、ピン間スキュー（pin-
to-pin skew）やジッタ（jitter）の仕様値である。ｔS
は、図１３のＤＲＡＭ２０のセットアップ時間の仕様値
である。
【００２１】クロックの１周期ｔＣＫから、tpdfの最大
値であるtpdf,max、ｔS、Δt,PLL、tSkew,CLKd、tJ,CLK
p、tFL、tTGを差し引いた残りの時間が、ＤＲＡＭ２０
におけるクロック信号（ＣＬＫｄ）に対するＣＡ信号の
セットアップ時間(Setup Time)のマージンｔＭになる
（次式（１）参照）。
値であるtpdf,max、ｔS、Δt,PLL、tSkew,CLKd、tJ,CLK
p、tFL、tTGを差し引いた残りの時間が、ＤＲＡＭ２０
におけるクロック信号（ＣＬＫｄ）に対するＣＡ信号の
セットアップ時間(Setup Time)のマージンｔＭになる
（次式（１）参照）。
【００２２】
ｔM＝ｔCK − ( tpdf,max + ｔS + Δt,PLL + tSkew,CLKd + tJ,CLKp + ｔFL
+ tTG ) …(1)
【００２３】我々が検討した各項目の値を代入して、セ
ットアップ時間のマージンtＭを計算すると、クロック
周波数が200MHzの場合（図１５の200MHzCLK参照）に
は、 ｔM=4155-tpdf,max （ただし、単位はｐｓ） …(2) となり、クロック周波数が266MHzの場合（266MHzCLK）
には、 tM=2905-tpdf,max （ただし、単位はｐｓ） …(3) となる。
ットアップ時間のマージンtＭを計算すると、クロック
周波数が200MHzの場合（図１５の200MHzCLK参照）に
は、 ｔM=4155-tpdf,max （ただし、単位はｐｓ） …(2) となり、クロック周波数が266MHzの場合（266MHzCLK）
には、 tM=2905-tpdf,max （ただし、単位はｐｓ） …(3) となる。
【００２４】つまり、200MHzCLK時には、tpdf,maxを415
5ps（約４．１ｎｓ）以下にできれば、ＤＲＡＭ２０に
おけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセ
ットアップ時間のプラスマージンを得ることができる。
5ps（約４．１ｎｓ）以下にできれば、ＤＲＡＭ２０に
おけるクロック信号（ＣＬＫｄ）に対するＣＡ信号のセ
ットアップ時間のプラスマージンを得ることができる。
【００２５】これに対して、266MHzCLK時には、tpdf,ma
xを2905ps（約２．９ｎｓ）以下にしなければ、セット
アップ時間のプラスマージンを得ることができない。
xを2905ps（約２．９ｎｓ）以下にしなければ、セット
アップ時間のプラスマージンを得ることができない。
【００２６】そこで、図１３のメモリシステムについ
て、tpdf,maxの値を伝送回路シミュレーションにて解析
した結果、信号間のクロストークの影響等を考慮する
と、tpdf,maxの値を2905ps以下にすることは、ほぼ絶望
であることが分かった。
て、tpdf,maxの値を伝送回路シミュレーションにて解析
した結果、信号間のクロストークの影響等を考慮する
と、tpdf,maxの値を2905ps以下にすることは、ほぼ絶望
であることが分かった。
【００２７】即ち、本発明者らは、従来のＤＤＲ−Ｉメ
モリシステムにおいては、例えば266MHzCLK動作が不可
能であることを見出した。
モリシステムにおいては、例えば266MHzCLK動作が不可
能であることを見出した。
【００２８】したがって、本発明は、上記従来のシステ
ムが有する課題に鑑みてなされたものであって、その主
たる目的は、クロック動作周波数として、例えば200MHz
の時のみならず、従来のシステムでは動作不能とされた
266MHzで駆動する場合にも、動作可能なメモリシステム
及びメモリモジュール及びレジスタを提供することにあ
る。
ムが有する課題に鑑みてなされたものであって、その主
たる目的は、クロック動作周波数として、例えば200MHz
の時のみならず、従来のシステムでは動作不能とされた
266MHzで駆動する場合にも、動作可能なメモリシステム
及びメモリモジュール及びレジスタを提供することにあ
る。
【００２９】
【課題を解決するための手段】上記目的を達成するため
に本発明に係るシステムは、チップセットと、位相同期
ループ回路、レジスタ、メモリデバイスを有するモジュ
ールと、を備え、前記チップセットは、第１のクロック
信号（ＣＬＫ）と前記メモリデバイスへのコマンド／ア
ドレス信号（「ＣＡ信号」という）を前記モジュールに
供給し、前記位相同期ループ回路は、前記チップセット
からの前記第１のクロックを入力し、少なくとも前記メ
モリデバイスへ供給される第２のクロック信号（ＣＬＫ
ｄ）を出力し、前記レジスタは、前記位相同期ループ回
路又は前記チップセットから出力される第３のクロック
信号（ＣＬＫｒ）を入力し、前記第３のクロック信号
（ＣＬＫｒ）に基づき、前記チップセットより出力され
るＣＡ信号をラッチし、前記メモリデバイスへ供給する
ＣＡ信号として出力し、前記メモリデバイスは、前記第
２のクロック信号（ＣＬＫｄ）を入力し、前記第２のク
ロック信号（ＣＬＫｄ）に基づき、前記レジスタより出
力されるＣＡ信号をラッチするメモリシステムにおい
て、前記位相同期ループ回路と前記メモリデバイスと前
記レジスタのそれぞれのクロック入力部に入力されるク
ロック信号のタイミングが合わせられており、前記レジ
スタは、前記レジスタに入力される前記第３のクロック
信号（ＣＬＫｒ）から生成される内部クロック信号(int
CLK)に基づき、前記ＣＡ信号の出力タイミングを決める
フリップフロップと、前記フリップフロップに供給され
る前記内部クロック信号(intCLK)のタイミングを、前記
第３のクロック信号（ＣＬＫｒ）の前記レジスタの入力
部でのタイミングより、前記内部クロック信号（intCL
K）が前記フリップフロップに入力されてから前記レジ
スタがＣＡ信号を出力するまでの遅れ時間と、前記レジ
スタが前記ＣＡ信号を出力してから前記ＣＡ信号が前記
メモリデバイスに到着するまでの遅れ時間との和だけ前
倒し、前記メモリデバイスでの前記第２のクロックに対
するＣＡ信号のセットアップ時間のマージンとホールド
時間のマージンが等しくなるように、前記レジスタから
のＣＡ信号の出力タイミングを制御するタイミング制御
手段を備えている。
に本発明に係るシステムは、チップセットと、位相同期
ループ回路、レジスタ、メモリデバイスを有するモジュ
ールと、を備え、前記チップセットは、第１のクロック
信号（ＣＬＫ）と前記メモリデバイスへのコマンド／ア
ドレス信号（「ＣＡ信号」という）を前記モジュールに
供給し、前記位相同期ループ回路は、前記チップセット
からの前記第１のクロックを入力し、少なくとも前記メ
モリデバイスへ供給される第２のクロック信号（ＣＬＫ
ｄ）を出力し、前記レジスタは、前記位相同期ループ回
路又は前記チップセットから出力される第３のクロック
信号（ＣＬＫｒ）を入力し、前記第３のクロック信号
（ＣＬＫｒ）に基づき、前記チップセットより出力され
るＣＡ信号をラッチし、前記メモリデバイスへ供給する
ＣＡ信号として出力し、前記メモリデバイスは、前記第
２のクロック信号（ＣＬＫｄ）を入力し、前記第２のク
ロック信号（ＣＬＫｄ）に基づき、前記レジスタより出
力されるＣＡ信号をラッチするメモリシステムにおい
て、前記位相同期ループ回路と前記メモリデバイスと前
記レジスタのそれぞれのクロック入力部に入力されるク
ロック信号のタイミングが合わせられており、前記レジ
スタは、前記レジスタに入力される前記第３のクロック
信号（ＣＬＫｒ）から生成される内部クロック信号(int
CLK)に基づき、前記ＣＡ信号の出力タイミングを決める
フリップフロップと、前記フリップフロップに供給され
る前記内部クロック信号(intCLK)のタイミングを、前記
第３のクロック信号（ＣＬＫｒ）の前記レジスタの入力
部でのタイミングより、前記内部クロック信号（intCL
K）が前記フリップフロップに入力されてから前記レジ
スタがＣＡ信号を出力するまでの遅れ時間と、前記レジ
スタが前記ＣＡ信号を出力してから前記ＣＡ信号が前記
メモリデバイスに到着するまでの遅れ時間との和だけ前
倒し、前記メモリデバイスでの前記第２のクロックに対
するＣＡ信号のセットアップ時間のマージンとホールド
時間のマージンが等しくなるように、前記レジスタから
のＣＡ信号の出力タイミングを制御するタイミング制御
手段を備えている。
【００３０】本発明において、前記レジスタが、前記タ
イミング制御手段として、同期遅延ループ回路（ＤＬ
Ｌ）と、第１のレプリカをレジスタ内に有し、前記レジ
スタ外部には第２のレプリカが設けられ、前記第１のレ
プリカと前記第２のレプリカは前記同期遅延ループ回路
（ＤＬＬ）の帰還路を形成しており、前記レジスタに入
力される前記第３のクロック信号（ＣＬＫｒ）は、前記
同期遅延ループ回路の第１の入力端子に供給され、前記
帰還路からの信号が、前記同期遅延ループ回路の第２の
入力端子に入力され、前記同期遅延ループ回路において
前記第１、第２の入力端子に入力された信号の位相が合
うように遅延の制御が行われ、前記同期遅延ループ回路
の出力が、前記内部クロック信号(intCLK)として、前記
フリップフロップに供給される。
イミング制御手段として、同期遅延ループ回路（ＤＬ
Ｌ）と、第１のレプリカをレジスタ内に有し、前記レジ
スタ外部には第２のレプリカが設けられ、前記第１のレ
プリカと前記第２のレプリカは前記同期遅延ループ回路
（ＤＬＬ）の帰還路を形成しており、前記レジスタに入
力される前記第３のクロック信号（ＣＬＫｒ）は、前記
同期遅延ループ回路の第１の入力端子に供給され、前記
帰還路からの信号が、前記同期遅延ループ回路の第２の
入力端子に入力され、前記同期遅延ループ回路において
前記第１、第２の入力端子に入力された信号の位相が合
うように遅延の制御が行われ、前記同期遅延ループ回路
の出力が、前記内部クロック信号(intCLK)として、前記
フリップフロップに供給される。
【００３１】本発明の別のアスペクトに係るモジュール
は、位相同期ループ回路、レジスタ、メモリデバイスを
有するモジュール（メモリモジュール）であって、モジ
ュール外部のチップセットから供給される第１のクロッ
ク信号（ＣＬＫ）とコマンド／アドレス信号（「ＣＡ信
号」という）とを入力し、前記位相同期ループ回路は、
前記第１のクロックを入力し、少なくとも前記メモリデ
バイスへ供給される第２のクロック信号（ＣＬＫｄ）を
出力し、前記レジスタは、前記位相同期ループ回路又は
前記チップセットから出力される第３のクロック信号
（ＣＬＫｒ）を入力し、前記第３のクロック信号（ＣＬ
Ｋｒ）に基づき、前記チップセットから供給される前記
ＣＡ信号をラッチし、前記メモリデバイスへ供給するＣ
Ａ信号として出力し、前記メモリデバイスは、前記第２
のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロ
ック信号（ＣＬＫｄ）に基づき、前記レジスタから出力
されるＣＡ信号をラッチするモジュールにおいて、前記
位相同期ループ回路と前記メモリデバイスと前記レジス
タのそれぞれのクロック入力部に入力されるクロック信
号のタイミングが合わせられており、前記レジスタは、
前記レジスタに入力される前記第３のクロック信号（Ｃ
ＬＫｒ）から生成される内部クロック信号(intCLK)に基
づき、前記ＣＡ信号の出力タイミングを決めるフリップ
フロップと、前記フリップフロップに供給される前記内
部クロック信号(intCLK)のタイミングを、前記第３のク
ロック信号（ＣＬＫｒ）の前記レジスタの入力部でのタ
イミングより、前記内部クロック信号（intCLK）が前記
フリップフロップに入力されてから前記レジスタがＣＡ
信号を出力するまでの遅れ時間と、前記レジスタが前記
ＣＡ信号を出力してから前記ＣＡ信号が前記メモリデバ
イスに到着するまでの遅れ時間との和だけ前倒し、前記
メモリデバイスでの前記第２のクロックに対するＣＡ信
号のセットアップ時間のマージンとホールド時間のマー
ジンが等しくなるように、前記レジスタからのＣＡ信号
の出力タイミングを制御するタイミング制御手段を備え
ている。
は、位相同期ループ回路、レジスタ、メモリデバイスを
有するモジュール（メモリモジュール）であって、モジ
ュール外部のチップセットから供給される第１のクロッ
ク信号（ＣＬＫ）とコマンド／アドレス信号（「ＣＡ信
号」という）とを入力し、前記位相同期ループ回路は、
前記第１のクロックを入力し、少なくとも前記メモリデ
バイスへ供給される第２のクロック信号（ＣＬＫｄ）を
出力し、前記レジスタは、前記位相同期ループ回路又は
前記チップセットから出力される第３のクロック信号
（ＣＬＫｒ）を入力し、前記第３のクロック信号（ＣＬ
Ｋｒ）に基づき、前記チップセットから供給される前記
ＣＡ信号をラッチし、前記メモリデバイスへ供給するＣ
Ａ信号として出力し、前記メモリデバイスは、前記第２
のクロック信号（ＣＬＫｄ）を入力し、前記第２のクロ
ック信号（ＣＬＫｄ）に基づき、前記レジスタから出力
されるＣＡ信号をラッチするモジュールにおいて、前記
位相同期ループ回路と前記メモリデバイスと前記レジス
タのそれぞれのクロック入力部に入力されるクロック信
号のタイミングが合わせられており、前記レジスタは、
前記レジスタに入力される前記第３のクロック信号（Ｃ
ＬＫｒ）から生成される内部クロック信号(intCLK)に基
づき、前記ＣＡ信号の出力タイミングを決めるフリップ
フロップと、前記フリップフロップに供給される前記内
部クロック信号(intCLK)のタイミングを、前記第３のク
ロック信号（ＣＬＫｒ）の前記レジスタの入力部でのタ
イミングより、前記内部クロック信号（intCLK）が前記
フリップフロップに入力されてから前記レジスタがＣＡ
信号を出力するまでの遅れ時間と、前記レジスタが前記
ＣＡ信号を出力してから前記ＣＡ信号が前記メモリデバ
イスに到着するまでの遅れ時間との和だけ前倒し、前記
メモリデバイスでの前記第２のクロックに対するＣＡ信
号のセットアップ時間のマージンとホールド時間のマー
ジンが等しくなるように、前記レジスタからのＣＡ信号
の出力タイミングを制御するタイミング制御手段を備え
ている。
【００３２】本発明の別のアスペクトに係るレジスタ
は、位相同期ループ回路、メモリデバイスとともにモジ
ュールに搭載されるレジスタであって、モジュール外部
のチップセットから供給される第１のクロック信号（Ｃ
ＬＫ）とコマンド／アドレス信号（「ＣＡ信号」とい
う）とが前記モジュールに入力され、前記位相同期ルー
プ回路は、前記第１のクロックを入力し、少なくとも前
記メモリデバイスへ供給される第２のクロック信号（Ｃ
ＬＫｄ）を出力し、前記メモリデバイスは、前記第２の
クロック信号（ＣＬＫｄ）を入力し、前記第２のクロッ
ク信号（ＣＬＫｄ）に基づき、前記レジスタから出力さ
れるＣＡ信号をラッチし、前記位相同期ループ回路又は
前記チップセットから出力される第３のクロック信号
（ＣＬＫｒ）を入力し、前記第３のクロック信号（ＣＬ
Ｋｒ）に基づき、前記チップセットから供給される前記
ＣＡ信号をラッチし、前記メモリデバイスへ供給するＣ
Ａ信号として出力するレジスタにおいて、前記レジスタ
のクロック入力部に入力される第３のクロック信号は、
前記位相同期ループ回路と前記メモリデバイスのそれぞ
れのクロック入力部に入力されるクロック信号とタイミ
ングが合わせられており、前記第３のクロック信号（Ｃ
ＬＫｒ）から生成される内部クロック信号(intCLK)に基
づき、前記ＣＡ信号の出力タイミングを決めるフリップ
フロップと、前記フリップフロップに供給される前記内
部クロック信号(intCLK)のタイミングを、前記第３のク
ロック信号（ＣＬＫｒ）の前記レジスタの入力部でのタ
イミングより、前記内部クロック信号（intCLK）が前記
フリップフロップに入力されてから前記レジスタがＣＡ
信号を出力するまでの遅れ時間と、前記レジスタが前記
ＣＡ信号を出力してから前記ＣＡ信号が前記メモリデバ
イスに到着するまでの遅れ時間との和だけ前倒し、前記
メモリデバイスでの前記第２のクロックに対するＣＡ信
号のセットアップ時間のマージンとホールド時間のマー
ジンが等しくなるように、前記レジスタからのＣＡ信号
の出力タイミングを制御するタイミング制御手段を備え
ている。以下の説明からも明らかとされるように、上記
目的は、特許請求の範囲の各請求項の発明によっても達
成される。
は、位相同期ループ回路、メモリデバイスとともにモジ
ュールに搭載されるレジスタであって、モジュール外部
のチップセットから供給される第１のクロック信号（Ｃ
ＬＫ）とコマンド／アドレス信号（「ＣＡ信号」とい
う）とが前記モジュールに入力され、前記位相同期ルー
プ回路は、前記第１のクロックを入力し、少なくとも前
記メモリデバイスへ供給される第２のクロック信号（Ｃ
ＬＫｄ）を出力し、前記メモリデバイスは、前記第２の
クロック信号（ＣＬＫｄ）を入力し、前記第２のクロッ
ク信号（ＣＬＫｄ）に基づき、前記レジスタから出力さ
れるＣＡ信号をラッチし、前記位相同期ループ回路又は
前記チップセットから出力される第３のクロック信号
（ＣＬＫｒ）を入力し、前記第３のクロック信号（ＣＬ
Ｋｒ）に基づき、前記チップセットから供給される前記
ＣＡ信号をラッチし、前記メモリデバイスへ供給するＣ
Ａ信号として出力するレジスタにおいて、前記レジスタ
のクロック入力部に入力される第３のクロック信号は、
前記位相同期ループ回路と前記メモリデバイスのそれぞ
れのクロック入力部に入力されるクロック信号とタイミ
ングが合わせられており、前記第３のクロック信号（Ｃ
ＬＫｒ）から生成される内部クロック信号(intCLK)に基
づき、前記ＣＡ信号の出力タイミングを決めるフリップ
フロップと、前記フリップフロップに供給される前記内
部クロック信号(intCLK)のタイミングを、前記第３のク
ロック信号（ＣＬＫｒ）の前記レジスタの入力部でのタ
イミングより、前記内部クロック信号（intCLK）が前記
フリップフロップに入力されてから前記レジスタがＣＡ
信号を出力するまでの遅れ時間と、前記レジスタが前記
ＣＡ信号を出力してから前記ＣＡ信号が前記メモリデバ
イスに到着するまでの遅れ時間との和だけ前倒し、前記
メモリデバイスでの前記第２のクロックに対するＣＡ信
号のセットアップ時間のマージンとホールド時間のマー
ジンが等しくなるように、前記レジスタからのＣＡ信号
の出力タイミングを制御するタイミング制御手段を備え
ている。以下の説明からも明らかとされるように、上記
目的は、特許請求の範囲の各請求項の発明によっても達
成される。
【００３３】
【発明の実施の形態】本発明の実施の形態について説明
する。以下では、まず、本発明の好適な実施の形態とそ
の動作原理を説明し、つづいて本発明の実施例を説明す
る。本発明においては、チップセット（図１の５）と、
位相同期ループ回路（ＰＬＬ）(図１の３)、レジスタ
（図１の４）、複数のメモリデバイス（図１のＤＲＡＭ
２−１〜２−ｎ）を有するメモリモジュール（単に「モ
ジュール」という）とを備え、チップセット（５）はク
ロック信号（ＣＬＫ）とメモリデバイス（２）へのコマ
ンド／アドレス信号（「ＣＡ信号」という）をモジュー
ル（１）に供給し、ＰＬＬ（３）は、チップセット
（５）からのクロック信号（ＣＬＫ）を入力し、メモリ
デバイス（２）へ供給されるクロック信号（ＣＬＫｄ）
を出力し、レジスタ（４）は、ＰＬＬ３から出力される
クロック信号（ＣＬＫｒ）を入力し該クロック信号（Ｃ
ＬＫｒ）に基づき、チップセット（５）から出力される
ＣＡ信号をラッチし、メモリデバイス（２）へ供給する
ＣＡ信号として出力し、メモリデバイス（２）は、クロ
ック信号（ＣＬＫｄ）を入力し該クロック信号（ＣＬＫ
ｄ）に基づき、レジスタ（４）からのＣＡ信号をラッチ
するメモリ・コマンド／アドレス（ＣＡ）システム（単
に「メモリシステム」という）において、モジュール
（１）上にＰＬＬ（３）、レジスタ（４）、メモリデバ
イス（２）の入力部におけるクロックのタイミングを一
様に揃えておく。レジスタ（４）に、遅延同期ループ(D
elay Locked Loop)回路（「ＤＬＬ」という）を有
し、レジスタ（４）からメモリデバイス（２）に出力さ
れるＣＡ信号の出力タイミングを制御し、メモリデバイ
ス（２）における、アディショナル・レイテンシー（Ad
ditional latency）＝1.5あるいは2.0のクロック信号
（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間とホ
ールド時間のマージンを等しくしている（図３、図８参
照）。このため、クロック周波数266MHzでの動作も可能
である。
する。以下では、まず、本発明の好適な実施の形態とそ
の動作原理を説明し、つづいて本発明の実施例を説明す
る。本発明においては、チップセット（図１の５）と、
位相同期ループ回路（ＰＬＬ）(図１の３)、レジスタ
（図１の４）、複数のメモリデバイス（図１のＤＲＡＭ
２−１〜２−ｎ）を有するメモリモジュール（単に「モ
ジュール」という）とを備え、チップセット（５）はク
ロック信号（ＣＬＫ）とメモリデバイス（２）へのコマ
ンド／アドレス信号（「ＣＡ信号」という）をモジュー
ル（１）に供給し、ＰＬＬ（３）は、チップセット
（５）からのクロック信号（ＣＬＫ）を入力し、メモリ
デバイス（２）へ供給されるクロック信号（ＣＬＫｄ）
を出力し、レジスタ（４）は、ＰＬＬ３から出力される
クロック信号（ＣＬＫｒ）を入力し該クロック信号（Ｃ
ＬＫｒ）に基づき、チップセット（５）から出力される
ＣＡ信号をラッチし、メモリデバイス（２）へ供給する
ＣＡ信号として出力し、メモリデバイス（２）は、クロ
ック信号（ＣＬＫｄ）を入力し該クロック信号（ＣＬＫ
ｄ）に基づき、レジスタ（４）からのＣＡ信号をラッチ
するメモリ・コマンド／アドレス（ＣＡ）システム（単
に「メモリシステム」という）において、モジュール
（１）上にＰＬＬ（３）、レジスタ（４）、メモリデバ
イス（２）の入力部におけるクロックのタイミングを一
様に揃えておく。レジスタ（４）に、遅延同期ループ(D
elay Locked Loop)回路（「ＤＬＬ」という）を有
し、レジスタ（４）からメモリデバイス（２）に出力さ
れるＣＡ信号の出力タイミングを制御し、メモリデバイ
ス（２）における、アディショナル・レイテンシー（Ad
ditional latency）＝1.5あるいは2.0のクロック信号
（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間とホ
ールド時間のマージンを等しくしている（図３、図８参
照）。このため、クロック周波数266MHzでの動作も可能
である。
【００３４】ここで、"アディショナル・レイテンシー
（Additional latency）=2.0"とは、ＣＡ信号をレジス
タ（４）に取り込むクロック信号（図３のＣＬＫr＠Ｒ
ｅｇ．）の遷移タイミングから、レジスタ（４）からの
ＣＡ信号をＤＲＡＭ（２）に取り込むクロック信号（図
３のＣＬＫｄ＠ＤＲＡＭ）の遷移タイミングまでが、２
クロックサイクル（＝２×ｔＣＫ）分あることをいう
（図３のタイミングｔ０〜ｔ２の期間参照）。
（Additional latency）=2.0"とは、ＣＡ信号をレジス
タ（４）に取り込むクロック信号（図３のＣＬＫr＠Ｒ
ｅｇ．）の遷移タイミングから、レジスタ（４）からの
ＣＡ信号をＤＲＡＭ（２）に取り込むクロック信号（図
３のＣＬＫｄ＠ＤＲＡＭ）の遷移タイミングまでが、２
クロックサイクル（＝２×ｔＣＫ）分あることをいう
（図３のタイミングｔ０〜ｔ２の期間参照）。
【００３５】図１３に示した従来のシステムのアディシ
ョナル・レイテンシーは、1.0狙いであるが、前述した
ように、この場合、ＤＲＡＭ２０において、セットアッ
プ時間（Setup Time）のマージン（Setup margin）が
とれなくなる。すなわち、図１３に示した従来のシステ
ムにおいて、アディショナル・レイテンシー＝１．０
は、図１４のタイミングｔ０〜ｔ１の１クロックサイク
ルに対応しており、従来のシステムの問題点として説明
したように、例えばクロック周波数266MHz動作時、tpd
f,maxの値から、ＤＲＡＭでのＣＡ信号のクロック信号
（ＣＬＫｄ）に対する十分なセットアップ時間はとれな
い。
ョナル・レイテンシーは、1.0狙いであるが、前述した
ように、この場合、ＤＲＡＭ２０において、セットアッ
プ時間（Setup Time）のマージン（Setup margin）が
とれなくなる。すなわち、図１３に示した従来のシステ
ムにおいて、アディショナル・レイテンシー＝１．０
は、図１４のタイミングｔ０〜ｔ１の１クロックサイク
ルに対応しており、従来のシステムの問題点として説明
したように、例えばクロック周波数266MHz動作時、tpd
f,maxの値から、ＤＲＡＭでのＣＡ信号のクロック信号
（ＣＬＫｄ）に対する十分なセットアップ時間はとれな
い。
【００３６】かと言って、アディショナル・レイテンシ
ーを1.5にすると、図１４からも分かるように、今度
は、ＤＲＡＭでのＣＡ信号のクロック信号（ＣＬＫｄ）
に対するホールド時間のマージンがとれなくなる。すな
わち、従来のシステムにおいて、アディショナル・レイ
テンシーが1.5の場合、図１４のＣＬＫr＠Ｒｅｇ．の立
ち上がり遷移タイミング（ｔ０）からＣＬＫｄ＠ＤＲＡ
Ｍの立ち上がり遷移までが、１．５×１クロックサイク
ル（ｔＣＫ）となり、クロック（ＣＬＫｄ）の立ち上が
りのタイミングからＣＡ信号がＤＲＡＭでとり込まれる
ためにその値を保持しておく時間であるホールド時間が
確保できなくなる。
ーを1.5にすると、図１４からも分かるように、今度
は、ＤＲＡＭでのＣＡ信号のクロック信号（ＣＬＫｄ）
に対するホールド時間のマージンがとれなくなる。すな
わち、従来のシステムにおいて、アディショナル・レイ
テンシーが1.5の場合、図１４のＣＬＫr＠Ｒｅｇ．の立
ち上がり遷移タイミング（ｔ０）からＣＬＫｄ＠ＤＲＡ
Ｍの立ち上がり遷移までが、１．５×１クロックサイク
ル（ｔＣＫ）となり、クロック（ＣＬＫｄ）の立ち上が
りのタイミングからＣＡ信号がＤＲＡＭでとり込まれる
ためにその値を保持しておく時間であるホールド時間が
確保できなくなる。
【００３７】また、クロック動作周波数として例えば26
6MHzと200MHzの両方で使用される場合には、本発明で
は、タイミングバジェット（Timingbudget）表を考慮
し、レジスタ（４）からのＣＡ信号の出力タイミングを
決めるＤＬＬの出力である内部ＣＬＫ（intCLK）が入力
される、フリップフロップに入力されるＣＡ信号のタイ
ミングを、遅らせる制御をするか、あるいは、レジスタ
（４）内に設けたレプリカ（replica1）と、該レプリカ
に対応している出力部を使用周波数で切り換え制御をす
るようにしているので、１種類のモジュール、レジスタ
を準備するだけで、両方の周波数に対応できる。
6MHzと200MHzの両方で使用される場合には、本発明で
は、タイミングバジェット（Timingbudget）表を考慮
し、レジスタ（４）からのＣＡ信号の出力タイミングを
決めるＤＬＬの出力である内部ＣＬＫ（intCLK）が入力
される、フリップフロップに入力されるＣＡ信号のタイ
ミングを、遅らせる制御をするか、あるいは、レジスタ
（４）内に設けたレプリカ（replica1）と、該レプリカ
に対応している出力部を使用周波数で切り換え制御をす
るようにしているので、１種類のモジュール、レジスタ
を準備するだけで、両方の周波数に対応できる。
【００３８】本発明において、入力されるクロック信号
から内部クロック信号（ｉｎｔＣＬＫ）を生成し、前記
内部クロック信号にしたがって前記ＣＡ信号を取り込
み、前記メモリデバイスに対するＣＡ信号を生成して出
力するレジスタ（４）は、チップセットから供給される
ＣＡ信号を入力端子より入力する第１の入力バッファ
（図２の４−１）と、前記クロック信号を入力端子より
入力する第２の入力バッファ（図２の４−７）と、前記
第１の入力バッファの出力端子にデータ入力端子が接続
され、前記第２の入力バッファの出力端子にクロック信
号端子が接続され、前記クロック信号端子に入力される
クロック信号の遷移に基づき、前記データ入力端子に入
力される信号をサンプルしてデータ出力端子より出力す
る第１のフリップフロップ（図２の４−３）と、前記第
２の入力バッファから出力されるクロック信号を第１の
入力端子に入力する同期遅延ループ回路（図２の４−
５）と、前記第１のフリップフロップのデータ出力端子
にデータ入力端子が接続され、前記同期遅延ループ回路
の出力端子にクロック信号端子が接続され、前記同期遅
延ループ回路の出力端子より前記クロック信号端子に入
力される内部クロック信号の遷移に基づき、前記データ
入力端子に入力される信号をサンプルしてデータ出力端
子より出力する第２のフリップフロップ（図２の４−
４）と、前記第２のフリップフロップのデータ出力端子
に入力端子が接続され、出力端子から、レジスタ外部の
メモリデバイス向けにＣＡ信号を出力する第１の出力バ
ッファ（図２の４−２）と、前記同期遅延ループ回路の
出力端子に入力端子が接続され、前記入力端子に入力さ
れた信号を、前記第２のフリップフロップの遅延時間と
前記出力バッファの遅延時間の和分、遅延させて出力端
子から出力する第１のレプリカ（図２の４−６）を備え
ており、前記第１のレプリカから出力された信号は、レ
ジスタ外部に設けられた第２のレプリカ（図２の４−
９）に入力され、前記ＣＡ信号が前記出力バッファの出
力端子から出力され前記メモリデバイスに到達するまで
のフライトタイム分、遅延され、前記第２のレプリカか
ら出力されるクロック信号を、入力端子から入力する第
３の入力バッファ（図２の４−８）を備え、前記第３の
入力バッファの出力端子が前記同期遅延ループ回路（４
−５）の第２の入力端子に接続されており、前記同期遅
延ループ回路において前記第１、第２の入力端子に入力
された信号の位相が合うように遅延の制御が行われる。
から内部クロック信号（ｉｎｔＣＬＫ）を生成し、前記
内部クロック信号にしたがって前記ＣＡ信号を取り込
み、前記メモリデバイスに対するＣＡ信号を生成して出
力するレジスタ（４）は、チップセットから供給される
ＣＡ信号を入力端子より入力する第１の入力バッファ
（図２の４−１）と、前記クロック信号を入力端子より
入力する第２の入力バッファ（図２の４−７）と、前記
第１の入力バッファの出力端子にデータ入力端子が接続
され、前記第２の入力バッファの出力端子にクロック信
号端子が接続され、前記クロック信号端子に入力される
クロック信号の遷移に基づき、前記データ入力端子に入
力される信号をサンプルしてデータ出力端子より出力す
る第１のフリップフロップ（図２の４−３）と、前記第
２の入力バッファから出力されるクロック信号を第１の
入力端子に入力する同期遅延ループ回路（図２の４−
５）と、前記第１のフリップフロップのデータ出力端子
にデータ入力端子が接続され、前記同期遅延ループ回路
の出力端子にクロック信号端子が接続され、前記同期遅
延ループ回路の出力端子より前記クロック信号端子に入
力される内部クロック信号の遷移に基づき、前記データ
入力端子に入力される信号をサンプルしてデータ出力端
子より出力する第２のフリップフロップ（図２の４−
４）と、前記第２のフリップフロップのデータ出力端子
に入力端子が接続され、出力端子から、レジスタ外部の
メモリデバイス向けにＣＡ信号を出力する第１の出力バ
ッファ（図２の４−２）と、前記同期遅延ループ回路の
出力端子に入力端子が接続され、前記入力端子に入力さ
れた信号を、前記第２のフリップフロップの遅延時間と
前記出力バッファの遅延時間の和分、遅延させて出力端
子から出力する第１のレプリカ（図２の４−６）を備え
ており、前記第１のレプリカから出力された信号は、レ
ジスタ外部に設けられた第２のレプリカ（図２の４−
９）に入力され、前記ＣＡ信号が前記出力バッファの出
力端子から出力され前記メモリデバイスに到達するまで
のフライトタイム分、遅延され、前記第２のレプリカか
ら出力されるクロック信号を、入力端子から入力する第
３の入力バッファ（図２の４−８）を備え、前記第３の
入力バッファの出力端子が前記同期遅延ループ回路（４
−５）の第２の入力端子に接続されており、前記同期遅
延ループ回路において前記第１、第２の入力端子に入力
された信号の位相が合うように遅延の制御が行われる。
【００３９】あるいは、本発明の実施の形態において
は、レジスタは、前記チップセットから供給されるＣＡ
信号を入力端子より入力する第１の入力バッファ（図７
の４−１）と、前記チップセットから供給されるクロッ
ク信号を入力端子より入力する第２の入力バッファ（図
７の４−８）と、前記第２の入力バッファから出力され
るクロック信号を第１の入力端子に入力する同期遅延ル
ープ回路（図７の４−５）と、前記同期遅延ループ回路
の出力端子にクロック信号端子が接続され、前記第１の
入力バッファの出力端子にデータ入力端子が接続され、
前記同期遅延ループ回路の出力端子より前記クロック信
号端子に入力される内部クロック信号の遷移に基づき、
前記データ入力端子に入力される信号をサンプルしてデ
ータ出力端子から出力するフリップフロップ（図７の４
−４）と、前記フリップフロップのデータ出力端子に入
力端子が接続され、出力端子からレジスタ外部のメモリ
デバイス向けにＣＡ信号を出力する第１の出力バッファ
（図７の４−２）と、前記同期遅延ループ回路の出力端
子に入力端子が接続され、前記入力端子に入力されたク
ロック信号を、前記フリップフロップの遅延時間と前記
出力バッファの遅延時間の和分、遅延させて出力端子か
ら出力する第１のレプリカ（図７の４−６）を備え、前
記第１のレプリカから出力された信号は、レジスタ外部
に設けられた第２のレプリカ（図７の４−９）に入力さ
れ、前記第２のレプリカで、前記ＣＡ信号が前記出力バ
ッファの出力端子から出力され前記メモリデバイスに到
達するまでのフライトタイム分、遅延され、前記第２の
レプリカから出力されるクロック信号を入力端子から入
力する第３の入力バッファ（図７の４−８）を備え、前
記第３の入力バッファの出力端子が前記同期遅延ループ
回路の第２の入力端子に接続されており、前記同期遅延
ループ回路（４−５）において前記第１、第２の入力端
子に入力された信号の位相が合うように遅延の制御が行
われる。
は、レジスタは、前記チップセットから供給されるＣＡ
信号を入力端子より入力する第１の入力バッファ（図７
の４−１）と、前記チップセットから供給されるクロッ
ク信号を入力端子より入力する第２の入力バッファ（図
７の４−８）と、前記第２の入力バッファから出力され
るクロック信号を第１の入力端子に入力する同期遅延ル
ープ回路（図７の４−５）と、前記同期遅延ループ回路
の出力端子にクロック信号端子が接続され、前記第１の
入力バッファの出力端子にデータ入力端子が接続され、
前記同期遅延ループ回路の出力端子より前記クロック信
号端子に入力される内部クロック信号の遷移に基づき、
前記データ入力端子に入力される信号をサンプルしてデ
ータ出力端子から出力するフリップフロップ（図７の４
−４）と、前記フリップフロップのデータ出力端子に入
力端子が接続され、出力端子からレジスタ外部のメモリ
デバイス向けにＣＡ信号を出力する第１の出力バッファ
（図７の４−２）と、前記同期遅延ループ回路の出力端
子に入力端子が接続され、前記入力端子に入力されたク
ロック信号を、前記フリップフロップの遅延時間と前記
出力バッファの遅延時間の和分、遅延させて出力端子か
ら出力する第１のレプリカ（図７の４−６）を備え、前
記第１のレプリカから出力された信号は、レジスタ外部
に設けられた第２のレプリカ（図７の４−９）に入力さ
れ、前記第２のレプリカで、前記ＣＡ信号が前記出力バ
ッファの出力端子から出力され前記メモリデバイスに到
達するまでのフライトタイム分、遅延され、前記第２の
レプリカから出力されるクロック信号を入力端子から入
力する第３の入力バッファ（図７の４−８）を備え、前
記第３の入力バッファの出力端子が前記同期遅延ループ
回路の第２の入力端子に接続されており、前記同期遅延
ループ回路（４−５）において前記第１、第２の入力端
子に入力された信号の位相が合うように遅延の制御が行
われる。
【００４０】本発明の実施の形態においては、前記同期
遅延ループ回路から出力されるクロック信号を入力し前
記メモリデバイスへのクロック信号を生成する回路（図
１２の４−１０）と、前記生成されたクロックを出力端
子より出力する第２の出力バッファ（図１２の４−１
１）とを備えた構成としてもよい。
遅延ループ回路から出力されるクロック信号を入力し前
記メモリデバイスへのクロック信号を生成する回路（図
１２の４−１０）と、前記生成されたクロックを出力端
子より出力する第２の出力バッファ（図１２の４−１
１）とを備えた構成としてもよい。
【００４１】本発明の実施の形態においては、前記第１
のフリップフロップ（図２の４−３）のデータ出力端子
と前記第２のフリップフロップ（図２の４−４）のデー
タ入力端子との間に、互いに異なる遅延時間が選択自在
とされるインバータ列等よりなる遅延回路を備え、複数
のクロック動作周波数のうち使用されるクロック動作周
波数に対して、前記遅延回路において、前記クロック動
作周波数に対応した１つの遅延時間が選択される構成と
してもよい。
のフリップフロップ（図２の４−３）のデータ出力端子
と前記第２のフリップフロップ（図２の４−４）のデー
タ入力端子との間に、互いに異なる遅延時間が選択自在
とされるインバータ列等よりなる遅延回路を備え、複数
のクロック動作周波数のうち使用されるクロック動作周
波数に対して、前記遅延回路において、前記クロック動
作周波数に対応した１つの遅延時間が選択される構成と
してもよい。
【００４２】本発明の実施の形態においては、前記第２
のフリップフロップ（図２の４−４）のデータ出力端子
と前記出力バッファ（図２の４−２）の入力端子の間
に、互いに異なる遅延時間が選択自在とされる遅延回路
を備え、複数のクロック動作周波数のうち使用されるク
ロック動作周波数に対して、前記遅延回路において、前
記クロック動作周波数に対応した１つの遅延時間が選択
される、構成としてもよい。
のフリップフロップ（図２の４−４）のデータ出力端子
と前記出力バッファ（図２の４−２）の入力端子の間
に、互いに異なる遅延時間が選択自在とされる遅延回路
を備え、複数のクロック動作周波数のうち使用されるク
ロック動作周波数に対して、前記遅延回路において、前
記クロック動作周波数に対応した１つの遅延時間が選択
される、構成としてもよい。
【００４３】本発明の実施の形態においては、ＣＡ信号
を出力する前記第１の出力バッファ（図２、図７の４−
２）の遅延時間が可変自在とされ、複数のクロック動作
周波数のうち使用されるクロック動作周波数に対して、
前記第１の出力バッファにおいて、前記クロック動作周
波数に対応した１つの遅延時間が選択される構成として
もよい。
を出力する前記第１の出力バッファ（図２、図７の４−
２）の遅延時間が可変自在とされ、複数のクロック動作
周波数のうち使用されるクロック動作周波数に対して、
前記第１の出力バッファにおいて、前記クロック動作周
波数に対応した１つの遅延時間が選択される構成として
もよい。
【００４４】本発明の実施の形態においては、前記第１
のレプリカの遅延時間が切替自在とされ、前記第１のレ
プリカの遅延時間は、前記第１の出力バッファの遅延時
間に応じて切替設定される構成としてもよい。
のレプリカの遅延時間が切替自在とされ、前記第１のレ
プリカの遅延時間は、前記第１の出力バッファの遅延時
間に応じて切替設定される構成としてもよい。
【００４５】本発明の実施の形態においては、前記第１
のレプリカ（図２、図７の４−６）及び／又は前記第２
のレプリカ（図２、図４の４−９）の遅延時間が可変自
在とされ、複数のクロック動作周波数のうち使用される
クロック動作周波数に対して、前記第１のレプリカ及び
／又は前記第２のレプリカにおいて、前記クロック動作
周波数に対応した１つの遅延時間が選択される構成とし
てもよい。
のレプリカ（図２、図７の４−６）及び／又は前記第２
のレプリカ（図２、図４の４−９）の遅延時間が可変自
在とされ、複数のクロック動作周波数のうち使用される
クロック動作周波数に対して、前記第１のレプリカ及び
／又は前記第２のレプリカにおいて、前記クロック動作
周波数に対応した１つの遅延時間が選択される構成とし
てもよい。
【００４６】
【実施例】本発明についてさらに詳細に説明すべく、本
発明の実施例を図面を参照して以下に説明する。図１
は、本発明の第１の実施例をなすメモリシステムの構成
を示す図である。図１を参照すると、このメモリシステ
ムは、図１３のシステムと同様、ＤＤＲ−ＩのＣＡシス
テムよりなり、チップセット５と、１枚以上のメモリモ
ジュール（単に「モジュール」という）１と、モジュー
ル１に設けられた少なくとも１つのＰＬＬ（位相同期ル
ープ回路）３と、少なくとも１つのコマンド／アドレス
（ＣＡ）レジスタ（単に「レジスタ」という）４と、複
数個のＤＲＡＭ２−１〜２−ｎ（ただし、ｎは２以上の
整数）を有する。このメモリシステムは、チップセット
５から出力されるクロック信号（ＣＬＫ）とコマンド／
アドレス信号（「ＣＡ信号」という）を受けて動作す
る。なお、図１には、簡単のため、１枚のモジュール構
成のみが示されている。
発明の実施例を図面を参照して以下に説明する。図１
は、本発明の第１の実施例をなすメモリシステムの構成
を示す図である。図１を参照すると、このメモリシステ
ムは、図１３のシステムと同様、ＤＤＲ−ＩのＣＡシス
テムよりなり、チップセット５と、１枚以上のメモリモ
ジュール（単に「モジュール」という）１と、モジュー
ル１に設けられた少なくとも１つのＰＬＬ（位相同期ル
ープ回路）３と、少なくとも１つのコマンド／アドレス
（ＣＡ）レジスタ（単に「レジスタ」という）４と、複
数個のＤＲＡＭ２−１〜２−ｎ（ただし、ｎは２以上の
整数）を有する。このメモリシステムは、チップセット
５から出力されるクロック信号（ＣＬＫ）とコマンド／
アドレス信号（「ＣＡ信号」という）を受けて動作す
る。なお、図１には、簡単のため、１枚のモジュール構
成のみが示されている。
【００４７】本発明の第１の実施例のメモリシステムの
動作について説明する。ＰＬＬ３は、チップセット５か
らのクロック信号（CLK）を入力し、ＤＲＡＭ２−１〜
２−ｎに供給するクロック信号（ＣＬＫｄ）と、レジス
タ４に供給するクロック信号（ＣＬＫｒ）を出力する。
動作について説明する。ＰＬＬ３は、チップセット５か
らのクロック信号（CLK）を入力し、ＤＲＡＭ２−１〜
２−ｎに供給するクロック信号（ＣＬＫｄ）と、レジス
タ４に供給するクロック信号（ＣＬＫｒ）を出力する。
【００４８】レジスタ４は、ＰＬＬ３が出力するクロッ
ク信号（ＣＬＫｒ）を用いて、チップセット５からＣＡ
バスに出力したコマンド／アドレス信号（「ＣＡ信号」
という）を受け取ってラッチし、ラッチしたＣＡ信号
を、再度、タイミング制御した内部ＣＬＫ(intCLK)でラ
ッチして、内部ＣＡバスを介して、ＤＲＡＭ２−１〜２
ｎへ出力する。あるいは、レジスタ４では、ＰＬＬ３が
出力するクロック信号（ＣＬＫｒ）を基に、タイミング
制御した内部クロック信号（intCLK)を用いて、チップ
セット５が出力するＣＡ信号をラッチし、ラッチしたＣ
Ａ信号をＤＲＡＭ２−１〜２ｎへ出力する。
ク信号（ＣＬＫｒ）を用いて、チップセット５からＣＡ
バスに出力したコマンド／アドレス信号（「ＣＡ信号」
という）を受け取ってラッチし、ラッチしたＣＡ信号
を、再度、タイミング制御した内部ＣＬＫ(intCLK)でラ
ッチして、内部ＣＡバスを介して、ＤＲＡＭ２−１〜２
ｎへ出力する。あるいは、レジスタ４では、ＰＬＬ３が
出力するクロック信号（ＣＬＫｒ）を基に、タイミング
制御した内部クロック信号（intCLK)を用いて、チップ
セット５が出力するＣＡ信号をラッチし、ラッチしたＣ
Ａ信号をＤＲＡＭ２−１〜２ｎへ出力する。
【００４９】ＤＲＡＭ２−１〜２−ｎにおいては、ＰＬ
Ｌ３が出力するクロック信号（ＣＬＫｄ）で、レジスタ
４が出力したＣＡ信号をラッチして、ＤＲＡＭ２−１〜
２０ｎに取り込む。
Ｌ３が出力するクロック信号（ＣＬＫｄ）で、レジスタ
４が出力したＣＡ信号をラッチして、ＤＲＡＭ２−１〜
２０ｎに取り込む。
【００５０】レジスタ４の外付けの第２のディレイ・レ
プリカ（単に「第２のレプリカ」という）（Replica2）
は、レジスタ４の内部クロック信号（intCLK)のタイミ
ング制御のために設けられており、レプリカ（Replica
2）のフライトタイム（Flighttime）は、レジスタ４の
出力から、ＤＲＡＭ２−１〜２−ｎの入力までのＣＡ信
号のフライトタイム（Flighttime）と等しくなるように
している。
プリカ（単に「第２のレプリカ」という）（Replica2）
は、レジスタ４の内部クロック信号（intCLK)のタイミ
ング制御のために設けられており、レプリカ（Replica
2）のフライトタイム（Flighttime）は、レジスタ４の
出力から、ＤＲＡＭ２−１〜２−ｎの入力までのＣＡ信
号のフライトタイム（Flighttime）と等しくなるように
している。
【００５１】各点でのクロックのタイミングは、ＰＬＬ
３とレジスタ４とＤＲＡＭ２−１〜２−ｎとの各入力部
で同じ位相になるように、 ・ＰＬＬ３からＤＲＡＭ２−１〜２−ｎまでのクロック
信号（ＣＬＫｄ）のフライトタイム（Flighttime）と、 ・ＰＬＬ３からＤＲＡＭ２−１〜２−ｎまでのクロック
信号（ＣＬＫｒ）のフライトタイム（Flighttime）と、 ・ＰＬＬ３のフィードバック出力（Fbout）からフィー
ドバック入力（Fbin）までのフィードバックタイム（Fe
edbacktime） を等しくしている。すなわち、タイミング的に等長とし
ている。
３とレジスタ４とＤＲＡＭ２−１〜２−ｎとの各入力部
で同じ位相になるように、 ・ＰＬＬ３からＤＲＡＭ２−１〜２−ｎまでのクロック
信号（ＣＬＫｄ）のフライトタイム（Flighttime）と、 ・ＰＬＬ３からＤＲＡＭ２−１〜２−ｎまでのクロック
信号（ＣＬＫｒ）のフライトタイム（Flighttime）と、 ・ＰＬＬ３のフィードバック出力（Fbout）からフィー
ドバック入力（Fbin）までのフィードバックタイム（Fe
edbacktime） を等しくしている。すなわち、タイミング的に等長とし
ている。
【００５２】なお、図１に示すシステムでは、レジスタ
４へ入力されるクロック信号（ＣＬＫｒ）は、ＰＬＬ３
から供給されているが、上述したように、ＰＬＬ３の入
力部とレジスタ４の入力部のクロックのタイミングは同
じに設定されるため、レジスタ４へのクロックはチップ
セット５から、直接供給する構成としてもよい。
４へ入力されるクロック信号（ＣＬＫｒ）は、ＰＬＬ３
から供給されているが、上述したように、ＰＬＬ３の入
力部とレジスタ４の入力部のクロックのタイミングは同
じに設定されるため、レジスタ４へのクロックはチップ
セット５から、直接供給する構成としてもよい。
【００５３】また、チップセット５からＰＬＬ３までの
クロック信号（CＬＫ）のフライトタイム（Flighttim
e）と、チップセット５からレジスタ４までのＣＡ信号
のフライトタイム（Flighttime）とを合わせている。以
下、図１に示した実施例のメモリシステムについてさら
に説明する。
クロック信号（CＬＫ）のフライトタイム（Flighttim
e）と、チップセット５からレジスタ４までのＣＡ信号
のフライトタイム（Flighttime）とを合わせている。以
下、図１に示した実施例のメモリシステムについてさら
に説明する。
【００５４】図２は、図１のレジスタ４の構成の一例
（レジスタ４−Ａ）を示す図である。図２を参照する
と、このレジスタ４−Ａは、入力バッファ４−１と、出
力バッファ４−２と、ＣＡ信号をクロック信号（ＣＬＫ
ｒ）でレジスタ４内に取り込む第１にフリップフロップ
４−３（ＦＦ１）と、取り込まれたＣＡ信号をタイミン
グ制御された内部クロック号（intCLK）でラッチして出
力する第２のフリップフロップ４−４（ＦＦ２）と、内
部クロック信号（intCLK）を生成するＤＬＬ（同期遅延
ループ回路）４−５と、内部クロック信号（intCLK）の
遷移タイミングを、クロック信号（ＣＬＫｒ）より前倒
しするための第１のディレイ・レプリカ（単に「第１の
レプリカ」という）４−６（Replica1）と、レジスタ４
−Ａに外付けされる第２のディレイ・レプリカ（単に
「第２のレプリカ」という）４−９（Replica2）を備え
て構成されている。
（レジスタ４−Ａ）を示す図である。図２を参照する
と、このレジスタ４−Ａは、入力バッファ４−１と、出
力バッファ４−２と、ＣＡ信号をクロック信号（ＣＬＫ
ｒ）でレジスタ４内に取り込む第１にフリップフロップ
４−３（ＦＦ１）と、取り込まれたＣＡ信号をタイミン
グ制御された内部クロック号（intCLK）でラッチして出
力する第２のフリップフロップ４−４（ＦＦ２）と、内
部クロック信号（intCLK）を生成するＤＬＬ（同期遅延
ループ回路）４−５と、内部クロック信号（intCLK）の
遷移タイミングを、クロック信号（ＣＬＫｒ）より前倒
しするための第１のディレイ・レプリカ（単に「第１の
レプリカ」という）４−６（Replica1）と、レジスタ４
−Ａに外付けされる第２のディレイ・レプリカ（単に
「第２のレプリカ」という）４−９（Replica2）を備え
て構成されている。
【００５５】クロック信号（ＣＬＫｒ）を入力するバッ
ファ４−４の出力端子が、第１のフリップフロップ４−
３のクロック入力端子（図２の"＞"で示す）に接続さ
れ、第１のフリップフロップ４−３のデータ入力端子Ｄ
には入力バッファ４−１の出力端子が接続されており、
ＤＬＬ４−５の出力であるタイミング制御された内部ク
ロック信号（intCLK）が、第２のフリップフロップ４−
４のクロック入力端子（"＞"で示す）に供給され、第２
のフリップフロップ４−４のデータ入力端子Ｄは第１の
フリップフロップ４−３のデータ出力端子Ｑに接続され
ている。なお、第２のレプリカ（Replica2）４−９は外
部レプリカであり、第１のレプリカ４−６の出力を受
け、出力は入力バッファ４−９に入力され、ＤＬＬ４−
５に供給される。レジスタ４を出たＣＡ信号が、ＤＲＡ
Ｍ２に到着するまでのフライトタイム（Flighttime）に
合わせている。
ファ４−４の出力端子が、第１のフリップフロップ４−
３のクロック入力端子（図２の"＞"で示す）に接続さ
れ、第１のフリップフロップ４−３のデータ入力端子Ｄ
には入力バッファ４−１の出力端子が接続されており、
ＤＬＬ４−５の出力であるタイミング制御された内部ク
ロック信号（intCLK）が、第２のフリップフロップ４−
４のクロック入力端子（"＞"で示す）に供給され、第２
のフリップフロップ４−４のデータ入力端子Ｄは第１の
フリップフロップ４−３のデータ出力端子Ｑに接続され
ている。なお、第２のレプリカ（Replica2）４−９は外
部レプリカであり、第１のレプリカ４−６の出力を受
け、出力は入力バッファ４−９に入力され、ＤＬＬ４−
５に供給される。レジスタ４を出たＣＡ信号が、ＤＲＡ
Ｍ２に到着するまでのフライトタイム（Flighttime）に
合わせている。
【００５６】なお、図２には、レジスタ４−Ａに入力さ
れ、レジスタ４−Ａから出力されるＣＡ信号として、簡
単のため、ＣＡｉｎ−ｊ、ＣＡｏｕｔ−ｊの１本が記載
されているが、複数本を備えた構成としてもよい。この
場合、入力バッファ４−１、フリップフロップ４−３、
４−４、出力バッファ４−２の経路は複数本並設される
ことになる。
れ、レジスタ４−Ａから出力されるＣＡ信号として、簡
単のため、ＣＡｉｎ−ｊ、ＣＡｏｕｔ−ｊの１本が記載
されているが、複数本を備えた構成としてもよい。この
場合、入力バッファ４−１、フリップフロップ４−３、
４−４、出力バッファ４−２の経路は複数本並設される
ことになる。
【００５７】またＤＬＬ４−５は、第１の入力端子から
の入力信号（図３では入力バッファ４−７の出力）が可
変遅延回路（図示されない）に入力され、帰還入力端子
をなす第２の入力端子より入力される第２の入力信号
（図３では入力バッファ４−８の出力）と第１の入力信
号の位相を比較する位相比較器（図示されない）を備
え、位相比較結果（遅れ、進み）に基づき、可変遅延回
路の遅延時間を可変に制御する公知の回路構成が用いら
れる。クロック（ＣＬＫｒ）は差動モードで伝送しても
よく、この場合、入力バッファ４−７は相補のクロック
（ＣＬＫｒ）信号を差動入力する差動入力段を備えたレ
シーバよりなる。また、入力バッファ４−１、４−８
は、基準電圧と入力信号を差動入力する差動入力段を備
えたレシーバで構成してもよい。
の入力信号（図３では入力バッファ４−７の出力）が可
変遅延回路（図示されない）に入力され、帰還入力端子
をなす第２の入力端子より入力される第２の入力信号
（図３では入力バッファ４−８の出力）と第１の入力信
号の位相を比較する位相比較器（図示されない）を備
え、位相比較結果（遅れ、進み）に基づき、可変遅延回
路の遅延時間を可変に制御する公知の回路構成が用いら
れる。クロック（ＣＬＫｒ）は差動モードで伝送しても
よく、この場合、入力バッファ４−７は相補のクロック
（ＣＬＫｒ）信号を差動入力する差動入力段を備えたレ
シーバよりなる。また、入力バッファ４−１、４−８
は、基準電圧と入力信号を差動入力する差動入力段を備
えたレシーバで構成してもよい。
【００５８】また、第１のレプリカ（Replica1）４−６
は、内部クロック信号（intCLK）が第２のフリップフロ
ップ４−４のクロック入力端子に入ってから、ＣＡ信号
がレジスタ４の出力ピン（出力バッファ４−２の出力端
子が接続される出力ピン）に現れるまでの遅延時間に合
わせている。
は、内部クロック信号（intCLK）が第２のフリップフロ
ップ４−４のクロック入力端子に入ってから、ＣＡ信号
がレジスタ４の出力ピン（出力バッファ４−２の出力端
子が接続される出力ピン）に現れるまでの遅延時間に合
わせている。
【００５９】図３は、図１にシステムのレジスタ４とし
て、図２のレジスタ４−Ａを用いた場合の266MHzCLK
（クロックＣＬＫの周波数が266MHz）における動作の一
例を示すタイミングチャートである。
て、図２のレジスタ４−Ａを用いた場合の266MHzCLK
（クロックＣＬＫの周波数が266MHz）における動作の一
例を示すタイミングチャートである。
【００６０】図３に示すように、ＰＬＬ３とＤＲＡＭ２
とレジスタ４の各入力部でクロック、すなわち、 ・ＰＬＬ３へのクロック入力（ＣＬＫｉｎ＠ＰＬＬ）、 ・ＰＬＬ３のフィードバック入力（ＦＢｉｎ＠ＰＬ
Ｌ）、 ・レジスタ４へのクロック入力（ＣＬＫｒ＠Ｒｅ
ｇ．）、 ・ＤＲＡＭ２へのクロック入力（ＣＬＫｄ＠ＤＲＡＭ） がともに同じ位相になっており、それぞれクロックの立
上がりエッジは、レジスタ４の入力部でのＣＡ信号（Ｃ
Ａｉｎ＠Ｒｅｇ．）の真中に位置している（図３のタイ
ミングｔ０参照）。
とレジスタ４の各入力部でクロック、すなわち、 ・ＰＬＬ３へのクロック入力（ＣＬＫｉｎ＠ＰＬＬ）、 ・ＰＬＬ３のフィードバック入力（ＦＢｉｎ＠ＰＬ
Ｌ）、 ・レジスタ４へのクロック入力（ＣＬＫｒ＠Ｒｅ
ｇ．）、 ・ＤＲＡＭ２へのクロック入力（ＣＬＫｄ＠ＤＲＡＭ） がともに同じ位相になっており、それぞれクロックの立
上がりエッジは、レジスタ４の入力部でのＣＡ信号（Ｃ
Ａｉｎ＠Ｒｅｇ．）の真中に位置している（図３のタイ
ミングｔ０参照）。
【００６１】第１のフリップフロップ４−３は、入力さ
れたクロック信号（ＣＬＫｒ）の立ち上がりで、ＣＡ信
号をラッチする。すなわち、第１のフリップフロップ４
−３は、クロック信号（ＣＬＫｒ）を受け取る入力バッ
ファ４−７から出力されるクロック（ＣＬＫｉｎｔ）の
立ち上がり遷移で、入力バッファ４−１から出力される
データ入力端子Ｄに供給されるＣＡ信号をサンプルして
データ出力端子Ｑに出力する。
れたクロック信号（ＣＬＫｒ）の立ち上がりで、ＣＡ信
号をラッチする。すなわち、第１のフリップフロップ４
−３は、クロック信号（ＣＬＫｒ）を受け取る入力バッ
ファ４−７から出力されるクロック（ＣＬＫｉｎｔ）の
立ち上がり遷移で、入力バッファ４−１から出力される
データ入力端子Ｄに供給されるＣＡ信号をサンプルして
データ出力端子Ｑに出力する。
【００６２】レジスタ４にクロック信号（ＣＬＫｒ）が
入力されてから（図３のＣＬＫｒ＠Ｒｅｇ．の立ち上が
りのタイミングから）、遅延（CA delay A）かかって、
ＣＡ信号が、第２のフリップフロップ４−４に到着す
る。この遅延（CA delay A）は、ＣＡ信号（ＣＡｉｎ＠
Ｒｅｇ．）のクロック信号（ＣＬＫｒ）によるレジスタ
４−Ａへの取り込みから、第２のフリップフロップ４−
４で取り込まれるまでの遅延である。この遅延時間（CA
delay A）の値は、レジスタ４の製造ばらつきや使用
環境状況等によってばらつくが、図３には、その標準値
が図示されている。
入力されてから（図３のＣＬＫｒ＠Ｒｅｇ．の立ち上が
りのタイミングから）、遅延（CA delay A）かかって、
ＣＡ信号が、第２のフリップフロップ４−４に到着す
る。この遅延（CA delay A）は、ＣＡ信号（ＣＡｉｎ＠
Ｒｅｇ．）のクロック信号（ＣＬＫｒ）によるレジスタ
４−Ａへの取り込みから、第２のフリップフロップ４−
４で取り込まれるまでの遅延である。この遅延時間（CA
delay A）の値は、レジスタ４の製造ばらつきや使用
環境状況等によってばらつくが、図３には、その標準値
が図示されている。
【００６３】第２のフリップフロップ４−４では、その
データ入力端子に入力されるＣＡ信号（ＣＡ＠ＦＦ２参
照）を、レジスタ４の入力部のクロック信号（ＣＬＫ
ｒ）より、ＤＬＬ４−５によって、第１のレプリカ（Re
plica1）４−６と第２のレプリカ（Replica2）４−９の
遅延時間分、前倒しした、内部クロック信号（intCLK）
の立ちあがりエッジでラッチする。
データ入力端子に入力されるＣＡ信号（ＣＡ＠ＦＦ２参
照）を、レジスタ４の入力部のクロック信号（ＣＬＫ
ｒ）より、ＤＬＬ４−５によって、第１のレプリカ（Re
plica1）４−６と第２のレプリカ（Replica2）４−９の
遅延時間分、前倒しした、内部クロック信号（intCLK）
の立ちあがりエッジでラッチする。
【００６４】第１のレプリカ（Replica1）４−６は、フ
リップフロップ４−４と出力バッファ４−２の遅延時間
のディレイレプリカであり、第２のレプリカ（Replica
2）４−９は、レジスタ４の出力から、ＤＲＡＭ２の入
力までのＣＡ信号のフライトタイム（Flighttime）のデ
ィレイレプリカである。
リップフロップ４−４と出力バッファ４−２の遅延時間
のディレイレプリカであり、第２のレプリカ（Replica
2）４−９は、レジスタ４の出力から、ＤＲＡＭ２の入
力までのＣＡ信号のフライトタイム（Flighttime）のデ
ィレイレプリカである。
【００６５】従って、第２のフリップフロップ４−４に
おいて、内部クロック信号（intCLK）の立ち上がりでラ
ッチされたＣＡ信号（図３のタイミングｔ１のＣＡ＠Ｆ
Ｆ２）は、ＤＲＡＭ２の入力部において、その真中のタ
イミングに、ＤＲＡＭ用のクロック信号（ＣＬＫｄ）の
立上がりが来るように、ＤＲＡＭ２に到着する（図３の
ＣＡ＠ＤＲＡＭ参照）。
おいて、内部クロック信号（intCLK）の立ち上がりでラ
ッチされたＣＡ信号（図３のタイミングｔ１のＣＡ＠Ｆ
Ｆ２）は、ＤＲＡＭ２の入力部において、その真中のタ
イミングに、ＤＲＡＭ用のクロック信号（ＣＬＫｄ）の
立上がりが来るように、ＤＲＡＭ２に到着する（図３の
ＣＡ＠ＤＲＡＭ参照）。
【００６６】実際には、レジスタ４のＣＡ信号の出力バ
ラツキ等で、ＤＲＡＭ２に到着するＣＡ信号は、図３の
状態に対して、速くなったり、遅くなったりするが、標
準値（ＣＡ＠ＤＲＡＭ，ａｖｅｒａｇｅ）では、図３に
示したようなタイミング位置になる。
ラツキ等で、ＤＲＡＭ２に到着するＣＡ信号は、図３の
状態に対して、速くなったり、遅くなったりするが、標
準値（ＣＡ＠ＤＲＡＭ，ａｖｅｒａｇｅ）では、図３に
示したようなタイミング位置になる。
【００６７】つまり、ＤＲＡＭ２において、ＣＡ信号の
真中のタイミングでクロック信号（ＣＬＫｄ）が立ち上
がっており、このため、ＤＲＡＭ２において、クロック
信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間
とホールド時間のマージンが等しくなっている。
真中のタイミングでクロック信号（ＣＬＫｄ）が立ち上
がっており、このため、ＤＲＡＭ２において、クロック
信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時間
とホールド時間のマージンが等しくなっている。
【００６８】なお、ＣＡ信号をレジスタ４に取り込むク
ロック信号（ＣＬＫｒ）の立ち上がりのタイミング（図
３のｔ０）から、そのＣＡ信号をＤＲＡＭ２に取り込む
クロック信号（ＣＬＫｄ）の立ち上がりのタイミング
（図３のｔ２）までが、２クロックサイクル分ある。従
って、アディショナル・レイテンシー（Additionallate
ncy）=2.0である。もちろん、動作周波数と、CA信号の
フライトタイム（Flighttime）、レジスタ４出力部の遅
延時間等の関係によって、アディショナル・レイテンシ
を2.5、3.0と大きくしていくことも可能である。
ロック信号（ＣＬＫｒ）の立ち上がりのタイミング（図
３のｔ０）から、そのＣＡ信号をＤＲＡＭ２に取り込む
クロック信号（ＣＬＫｄ）の立ち上がりのタイミング
（図３のｔ２）までが、２クロックサイクル分ある。従
って、アディショナル・レイテンシー（Additionallate
ncy）=2.0である。もちろん、動作周波数と、CA信号の
フライトタイム（Flighttime）、レジスタ４出力部の遅
延時間等の関係によって、アディショナル・レイテンシ
を2.5、3.0と大きくしていくことも可能である。
【００６９】次に、本実施例のタイミングバジェット
（Timingbudget）について説明する。図４に、266MHzCL
K時と200MHzCLK時における、本実施例のＤＲＡＭにおけ
るクロック信号（ＣＬＫｄ）に対するＣＡ信号（ＣＡ＠
ＤＲＡＭ）のセットアップ、ホールド時間のタイミング
バジェット（Timingbudget）を示す。タイミングバジェ
ットは、266MHzCLK時と200MHzCLK時の半周期である１８
７５、２５００ｐｓである。
（Timingbudget）について説明する。図４に、266MHzCL
K時と200MHzCLK時における、本実施例のＤＲＡＭにおけ
るクロック信号（ＣＬＫｄ）に対するＣＡ信号（ＣＡ＠
ＤＲＡＭ）のセットアップ、ホールド時間のタイミング
バジェット（Timingbudget）を示す。タイミングバジェ
ットは、266MHzCLK時と200MHzCLK時の半周期である１８
７５、２５００ｐｓである。
【００７０】図４において、tJ,CLKpは、図１のＰＬＬ
３に入力されるクロック信号（CLK）のジッタである。t
Skew,CLKdは、モジュール１上のクロック信号（ＣＬＫ
ｄ）のフライトタイム（Flighttime）のスキューであ
る。tDuty,CLKは、図１のＰＬＬ３に入力されるクロッ
ク信号（CLK）のデューティサイクルエラーである。ｔ
ＱＲは、図１のレジスタ４のアクセスタイムの変動であ
る。tSkew,ＰＤは、図１の第２のレプリカ（Replica2）
とCAのフライトタイム（flighttime）誤差である。ΔtP
Dは、図１のＤＲＡＭ２入力におけるＣＡ信号のスキュ
ーである。Δt,PLLは、図１のＰＬＬ３の位相誤差、ピ
ン間スキュー（pin-to-pin Skew）、ジッタ（jitter）
の仕様値である。ｔFLは、クロック信号（ＣＬＫｒ）と
クロック信号（ＣＬＫｄ）のフライトタイム（Flightti
me）の差である。ｔS／ｔＨは、ＤＲＡＭ２のセットア
ップ、ホールド時間の仕様値である。
３に入力されるクロック信号（CLK）のジッタである。t
Skew,CLKdは、モジュール１上のクロック信号（ＣＬＫ
ｄ）のフライトタイム（Flighttime）のスキューであ
る。tDuty,CLKは、図１のＰＬＬ３に入力されるクロッ
ク信号（CLK）のデューティサイクルエラーである。ｔ
ＱＲは、図１のレジスタ４のアクセスタイムの変動であ
る。tSkew,ＰＤは、図１の第２のレプリカ（Replica2）
とCAのフライトタイム（flighttime）誤差である。ΔtP
Dは、図１のＤＲＡＭ２入力におけるＣＡ信号のスキュ
ーである。Δt,PLLは、図１のＰＬＬ３の位相誤差、ピ
ン間スキュー（pin-to-pin Skew）、ジッタ（jitter）
の仕様値である。ｔFLは、クロック信号（ＣＬＫｒ）と
クロック信号（ＣＬＫｄ）のフライトタイム（Flightti
me）の差である。ｔS／ｔＨは、ＤＲＡＭ２のセットア
ップ、ホールド時間の仕様値である。
【００７１】266MHzCLK時には、半周期（ｔＣＫ／２）
の1875psから、tQR（レジスタ４のCAアクセス時間変
動）、tS／tH（ＤＲＡＭ２のセットアップ時間／ホール
ド時間仕様値）、Δt,PLL（ＰＬＬ３のピン間スキュー
やジッタ）、tSkew，CLKd（モジュール上のクロック信
号（ＣＬＫｄ）のフライトタイムやスキュー）、tJ,CLK
p（ＰＬＬ３に入力されるクロック信号（CLK）のジッ
タ）、tDuty,CLK（クロック信号（CLK）のデューティサ
イクルエラー）、tFL（クロック信号（ＣＬＫｒ）とク
ロック信号（ＣＬＫｄ）のフライトタイム（差）、ΔtP
D（ＤＲＡＭ２入力におけるＣＡ信号のスキュー）、tSk
ew,PD（第２のレプリカ（Replica2）とCA信号のフライ
トタイム誤差を差し引いた残りの時間が、ＤＲＡＭ２に
おける、クロック信号（ＣＬＫｄ）に対するＣＡ信号の
セットアップ時間とホールド時間のマージンtM（次式
（４）参照）になる。
の1875psから、tQR（レジスタ４のCAアクセス時間変
動）、tS／tH（ＤＲＡＭ２のセットアップ時間／ホール
ド時間仕様値）、Δt,PLL（ＰＬＬ３のピン間スキュー
やジッタ）、tSkew，CLKd（モジュール上のクロック信
号（ＣＬＫｄ）のフライトタイムやスキュー）、tJ,CLK
p（ＰＬＬ３に入力されるクロック信号（CLK）のジッ
タ）、tDuty,CLK（クロック信号（CLK）のデューティサ
イクルエラー）、tFL（クロック信号（ＣＬＫｒ）とク
ロック信号（ＣＬＫｄ）のフライトタイム（差）、ΔtP
D（ＤＲＡＭ２入力におけるＣＡ信号のスキュー）、tSk
ew,PD（第２のレプリカ（Replica2）とCA信号のフライ
トタイム誤差を差し引いた残りの時間が、ＤＲＡＭ２に
おける、クロック信号（ＣＬＫｄ）に対するＣＡ信号の
セットアップ時間とホールド時間のマージンtM（次式
（４）参照）になる。
【００７２】
ｔＭ＝ｔCK/2 −（tQR + tS／tH + Δt,PLL + tSkew，CLKd + tJ,CLKp + tDut
y,CLK + tFL + ΔtPD + tSkew,PD ） …(4)
【００７３】200MHzCLK時も、基本的に同じである。半
周期分の値の増加分(625ps)、マージンが増加する。
周期分の値の増加分(625ps)、マージンが増加する。
【００７４】我々が検討した各項目の値を代入して、マ
ージンtMを計算すると、266MHz時には、セットアップ時
間、ホールド時間ともに、162psとなる。
ージンtMを計算すると、266MHz時には、セットアップ時
間、ホールド時間ともに、162psとなる。
【００７５】200MHzCLK時には、セットアップ時間、ホ
ールド時間ともに、tM=787psとなる。
ールド時間ともに、tM=787psとなる。
【００７６】つまり、動作周波数が変わっても、その周
波数において、常に、ＤＲＡＭにおけるクロック信号
（ＣＬＫｄ）に対する、CA信号のセットアップ時間と、
ホールド時間のマージンは等しくなり、最大値を得るこ
とができる。
波数において、常に、ＤＲＡＭにおけるクロック信号
（ＣＬＫｄ）に対する、CA信号のセットアップ時間と、
ホールド時間のマージンは等しくなり、最大値を得るこ
とができる。
【００７７】図５に、266MHzCLK時と200MHzCLK時におけ
る、本実施例のレジスタ４−Ａの第１のフリップフロッ
プ４−３（ＦＦ１）における、クロック信号（ＣＬＫ
ｒ）に対するＣＡ信号のセットアップ時間、ホールド時
間のタイミングバジェット（Timingbudget）を示す。
る、本実施例のレジスタ４−Ａの第１のフリップフロッ
プ４−３（ＦＦ１）における、クロック信号（ＣＬＫ
ｒ）に対するＣＡ信号のセットアップ時間、ホールド時
間のタイミングバジェット（Timingbudget）を示す。
【００７８】266MHzCLK時には、半周期の1875psから、
チップセット５から出力されるCAのスキューであるtQ,C
S、レジスタ４−Ａ中の第１のフリップフロップ４−３
（FF1）の真性のセットアップ、ホールド時間tS/tH,FF
1、ＰＬＬ３に入力されるクロック信号（CLK）のジッタ
であるtJ,CLKp、ＰＬＬ３の位相誤差やピン間スキュー
やジッタの仕様値であるΔt,PLL、フィードバックタイ
ム（Feedbacktime）とクロック信号（ＣＬＫｒ）のフラ
イトタイム（flighttime）誤差のtFBFL、チップセット
５からレジスタ４−Ａまで来るＣＡ信号のスキューであ
るtCE,MB、CA信号用の入力バッファ４−１とクロック信
号（ＣＬＫｒ）用の入力バッファ４−８の遅延時間差Δ
tRCV、入力バッファ４−８の出力である内部クロック信
号（CLKint）の分配誤差tSkew、CLKintを差し引いた残
りの時間が、レジスタ４−Ａ中の第１のフリップフロッ
プ４−３における、クロック信号（ＣＬＫｒ）に対する
ＣＡ信号のセットアップ時間、ホールド時間のマージン
tM（次式（５）参照）になる。
チップセット５から出力されるCAのスキューであるtQ,C
S、レジスタ４−Ａ中の第１のフリップフロップ４−３
（FF1）の真性のセットアップ、ホールド時間tS/tH,FF
1、ＰＬＬ３に入力されるクロック信号（CLK）のジッタ
であるtJ,CLKp、ＰＬＬ３の位相誤差やピン間スキュー
やジッタの仕様値であるΔt,PLL、フィードバックタイ
ム（Feedbacktime）とクロック信号（ＣＬＫｒ）のフラ
イトタイム（flighttime）誤差のtFBFL、チップセット
５からレジスタ４−Ａまで来るＣＡ信号のスキューであ
るtCE,MB、CA信号用の入力バッファ４−１とクロック信
号（ＣＬＫｒ）用の入力バッファ４−８の遅延時間差Δ
tRCV、入力バッファ４−８の出力である内部クロック信
号（CLKint）の分配誤差tSkew、CLKintを差し引いた残
りの時間が、レジスタ４−Ａ中の第１のフリップフロッ
プ４−３における、クロック信号（ＣＬＫｒ）に対する
ＣＡ信号のセットアップ時間、ホールド時間のマージン
tM（次式（５）参照）になる。
【００７９】
ｔＭ＝ｔCK/2 −（tQ,CS、+ tS/tH,FF1 + tJ,CLKp + Δt,PLL + tFBFL + tCE,
MB + ΔtRCV + tSkew,CLKint ） …(5)
【００８０】200MHzCLK時も、基本的に同じである。半
周期分の値の増加分(625ps)、マージンが増加する。
周期分の値の増加分(625ps)、マージンが増加する。
【００８１】我々が検討した各項目の値を代入して、マ
ージンtMを計算すると、266MHz時には、セットアップ時
間、ホールド時間のマージンは、900psとなる。200MHzC
LK時は、tM=1525psとなる。
ージンtMを計算すると、266MHz時には、セットアップ時
間、ホールド時間のマージンは、900psとなる。200MHzC
LK時は、tM=1525psとなる。
【００８２】図６に、266MHzCLK時と200MHzCLK時におけ
る、本実施例のレジスタ４−Ａ中の第２のフリップフロ
ップ４−４におけるクロック（intCLK）（ＤＬＬ４−５
の出力）に対するＣＡ信号のセットアップ時間とホール
ド時間のタイミングバジェット（Timingbudget）を示
す。
る、本実施例のレジスタ４−Ａ中の第２のフリップフロ
ップ４−４におけるクロック（intCLK）（ＤＬＬ４−５
の出力）に対するＣＡ信号のセットアップ時間とホール
ド時間のタイミングバジェット（Timingbudget）を示
す。
【００８３】266MHzCLK時のセットアップに関しては、
1.5周期の5625psから、ＰＬＬ３に入力されるクロック
信号（CLK）のジッタであるtJ,CLKp、クロック信号（CL
K）のデューティサイクルエラーであるDuty,CLK、ＰＬ
Ｌ３のサイクル、半サイクルジッタの仕様値であるΔt,
PLL、クロック信号（ＣＬＫｒ）用入力バッファ４−７
の遅延時間と、フリップフロップ４−３（FF1）の遅れ
時間の最大値であるCA delayA max、第１のレプリカ（R
eplica1）と第２のレプリカ（Replica2）の遅延時間の
最大値であるtReplica1,2max、及び、第２のフリップフ
ロップ４−４のセットアップ時間t setup（このセット
アップ時間は、第２のフリップフロップ４−４(FF2)の
真性のセットアップ時間＋ＤＬＬ４−５に接続される入
力バッファの遅延時間差＋ＤＬＬ４−５のジッタ＋内部
クロック信号（intCLK）の分配誤差である）を差し引い
た残りの時間が、レジスタ４−Ａ中のフリップフロップ
４−４における、内部クロック信号（intCLK）に対する
ＣＡ信号のセットアップ時間のマージンtMになる。
1.5周期の5625psから、ＰＬＬ３に入力されるクロック
信号（CLK）のジッタであるtJ,CLKp、クロック信号（CL
K）のデューティサイクルエラーであるDuty,CLK、ＰＬ
Ｌ３のサイクル、半サイクルジッタの仕様値であるΔt,
PLL、クロック信号（ＣＬＫｒ）用入力バッファ４−７
の遅延時間と、フリップフロップ４−３（FF1）の遅れ
時間の最大値であるCA delayA max、第１のレプリカ（R
eplica1）と第２のレプリカ（Replica2）の遅延時間の
最大値であるtReplica1,2max、及び、第２のフリップフ
ロップ４−４のセットアップ時間t setup（このセット
アップ時間は、第２のフリップフロップ４−４(FF2)の
真性のセットアップ時間＋ＤＬＬ４−５に接続される入
力バッファの遅延時間差＋ＤＬＬ４−５のジッタ＋内部
クロック信号（intCLK）の分配誤差である）を差し引い
た残りの時間が、レジスタ４−Ａ中のフリップフロップ
４−４における、内部クロック信号（intCLK）に対する
ＣＡ信号のセットアップ時間のマージンtMになる。
【００８４】
ｔＭ＝1.5CK −（tJ,CLKp + Duty,CLK + Δt,PL + CadelayAmax + tRepli
ca1,2max +tst） …(6)
【００８５】266MHzCLK時のホールドに関しては、クロ
ック信号（ＣＬＫｒ）用入力バッファ４−７の遅延時間
(tpdbuf)と、フリップフロップ４−３（FF1）の遅れ時
間の最小値であるCAdelayAminと、第１のレプリカ（Rep
lica1）４−６と第２のレプリカ（Replica2）４−９の
遅延時間の最小値であるtReplica1,2minの和から、ＰＬ
Ｌ３に入力されるクロック信号（CLK）のジッタであるt
J,CLKp、クロック信号（CLK）のデューティサイクルエ
ラーであるtDuty,CLK、ＰＬＬ３のサイクル、半サイク
ルジッタの仕様値であるΔt,PLL、フリップフロップ４
−４のホールド時間ｔhold（このホールド時間は、［第
２のフリップフロップ４−４（FF2）の真性のホールド
時間］＋［ＤＬＬ４−５に接続される入力バッファ４−
７の遅延時間差］＋［ＤＬＬ４−５のジッタ＋内部クロ
ック信号（intCLK）の分配誤差］である）、及び、0.5
周期の1875psを差し引いた残りの時間が、レジスタ４−
Ａ中のフリップフロップ４−４における、内部クロック
信号（intCLK）に対するＣＡ信号のホールド時間のマー
ジンtM（次式（７）参照）になる。
ック信号（ＣＬＫｒ）用入力バッファ４−７の遅延時間
(tpdbuf)と、フリップフロップ４−３（FF1）の遅れ時
間の最小値であるCAdelayAminと、第１のレプリカ（Rep
lica1）４−６と第２のレプリカ（Replica2）４−９の
遅延時間の最小値であるtReplica1,2minの和から、ＰＬ
Ｌ３に入力されるクロック信号（CLK）のジッタであるt
J,CLKp、クロック信号（CLK）のデューティサイクルエ
ラーであるtDuty,CLK、ＰＬＬ３のサイクル、半サイク
ルジッタの仕様値であるΔt,PLL、フリップフロップ４
−４のホールド時間ｔhold（このホールド時間は、［第
２のフリップフロップ４−４（FF2）の真性のホールド
時間］＋［ＤＬＬ４−５に接続される入力バッファ４−
７の遅延時間差］＋［ＤＬＬ４−５のジッタ＋内部クロ
ック信号（intCLK）の分配誤差］である）、及び、0.5
周期の1875psを差し引いた残りの時間が、レジスタ４−
Ａ中のフリップフロップ４−４における、内部クロック
信号（intCLK）に対するＣＡ信号のホールド時間のマー
ジンtM（次式（７）参照）になる。
【００８６】
tM= ( tpdbuf + CadelayAmi + tReplica1,2min ) - ( tJ,CLKp + tDuty,CLK
+ Δt,PLL + ｔhold) - tCK/2 …(7)
【００８７】我々が検討した各項目の値を代入して、マ
ージンtMを計算すると、266MHz時には、セットアップ時
間マージンが265ps、ホールド時間マージンは、725psと
なる。200MHzCLK時は、セットアップ時間マージンが214
0ps、ホールド時間マージンは、100psとなる。
ージンtMを計算すると、266MHz時には、セットアップ時
間マージンが265ps、ホールド時間マージンは、725psと
なる。200MHzCLK時は、セットアップ時間マージンが214
0ps、ホールド時間マージンは、100psとなる。
【００８８】ここで、第１のレプリカ（Replica1）４−
６＋第２のレプリカ（Replica2）４−９の最大値を3500
ps、最小値を2300psとしている。
６＋第２のレプリカ（Replica2）４−９の最大値を3500
ps、最小値を2300psとしている。
【００８９】すべてのマージンをプラスにするために、
例えば、図２の第１のフリップフロップ４−３のデータ
出力端子Ｑと第２のフリップフロップ４−４のデータ入
力端子Ｄとの間に、図示されない遅延回路をなすインバ
ータ列（例えば偶数段）を配置して、遅延時間αを追加
している。
例えば、図２の第１のフリップフロップ４−３のデータ
出力端子Ｑと第２のフリップフロップ４−４のデータ入
力端子Ｄとの間に、図示されない遅延回路をなすインバ
ータ列（例えば偶数段）を配置して、遅延時間αを追加
している。
【００９０】インバータ列の遅延時間の最大値は600p
s、最小値は400psと設定する。このように、レジスタ４
−Ａ内で、ＣＡ信号の遅延時間の制御をすることによっ
て、266MHzと200MHzのどちらにも対応できるレジスタ４
−Ａを実現できる。
s、最小値は400psと設定する。このように、レジスタ４
−Ａ内で、ＣＡ信号の遅延時間の制御をすることによっ
て、266MHzと200MHzのどちらにも対応できるレジスタ４
−Ａを実現できる。
【００９１】さて、図１１は、図１に示した実施例の変
形例のメモリシステムの一例を示す図である。図１１を
参照すると、この変形例においては、モジュール１１上
にＰＬＬは設けられていず、ＤＲＡＭ２−１〜２−ｎや
レジスタ４に供給されるクロック、即ち、ＤＲＡＭ２−
１〜２−ｎ用のｎ本のクロック信号（ＣＬＫｄ）とレジ
スタ４に供給されるクロック信号（ＣＬＫｒ）がすべて
チップセット５１から供給されている。図１に示した前
記実施例と同じように、レジスタ４とＤＲＡＭ２−１〜
２−ｎの入力部でクロックのタイミングが揃うように、
チップセット５１からの出力タイミングは揃えられ、ま
た、チップセット５１からレジスタ４、ＤＲＡＭ２−１
〜２−ｎまでのクロックの伝播遅延時間は揃えるように
設計する。モジュール１１上のレジスタは、図１のレジ
スタ４と同一の構成とされる。また、図１の前記実施例
と同じように、レジスタ４の外付けのレプリカ（Replic
a2）は、レジスタ４内の内部クロック信号（intCLK）
（図２参照）のタイミング制御のために存在するもの
で、第２のレプリカ（Peplica2）のフライトタイム（Fl
ighttime）は、レジスタ４の出力から、ＤＲＡＭ２−１
〜２−ｎの入力までのＣＡ信号のフライトタイム（Flig
httime）と等しくなるようにしている。
形例のメモリシステムの一例を示す図である。図１１を
参照すると、この変形例においては、モジュール１１上
にＰＬＬは設けられていず、ＤＲＡＭ２−１〜２−ｎや
レジスタ４に供給されるクロック、即ち、ＤＲＡＭ２−
１〜２−ｎ用のｎ本のクロック信号（ＣＬＫｄ）とレジ
スタ４に供給されるクロック信号（ＣＬＫｒ）がすべて
チップセット５１から供給されている。図１に示した前
記実施例と同じように、レジスタ４とＤＲＡＭ２−１〜
２−ｎの入力部でクロックのタイミングが揃うように、
チップセット５１からの出力タイミングは揃えられ、ま
た、チップセット５１からレジスタ４、ＤＲＡＭ２−１
〜２−ｎまでのクロックの伝播遅延時間は揃えるように
設計する。モジュール１１上のレジスタは、図１のレジ
スタ４と同一の構成とされる。また、図１の前記実施例
と同じように、レジスタ４の外付けのレプリカ（Replic
a2）は、レジスタ４内の内部クロック信号（intCLK）
（図２参照）のタイミング制御のために存在するもの
で、第２のレプリカ（Peplica2）のフライトタイム（Fl
ighttime）は、レジスタ４の出力から、ＤＲＡＭ２−１
〜２−ｎの入力までのＣＡ信号のフライトタイム（Flig
httime）と等しくなるようにしている。
【００９２】図１１に示した例では、ＤＲＡＭ２用のク
ロック信号（ＣＬＫｄ）も、チップセット５１から供給
しているため、図１の前記実施例と比べて、クロックの
本数が多い。これは、チップセット５１のパッケージピ
ン数の増大と、モジュール１１のピン数の増大を招いて
いる。つまり、ピン数の制限がある場合には、電源やグ
ランドのピンを減らすことにつながり、その結果、リタ
ーン電流の確保ができない、あるいは電源系の不安定と
いうことにもなる。高速動作では、図１の実施例が好適
である。
ロック信号（ＣＬＫｄ）も、チップセット５１から供給
しているため、図１の前記実施例と比べて、クロックの
本数が多い。これは、チップセット５１のパッケージピ
ン数の増大と、モジュール１１のピン数の増大を招いて
いる。つまり、ピン数の制限がある場合には、電源やグ
ランドのピンを減らすことにつながり、その結果、リタ
ーン電流の確保ができない、あるいは電源系の不安定と
いうことにもなる。高速動作では、図１の実施例が好適
である。
【００９３】また、図１１の例では、ピン数が増加し、
システムコストの増大になる。
システムコストの増大になる。
【００９４】図１に示した実施例と、現在、業界で標準
化されている図１３を比べると判るように、チップセッ
トとモジュールを接続する信号は同一である。
化されている図１３を比べると判るように、チップセッ
トとモジュールを接続する信号は同一である。
【００９５】つまり、図１３の従来のシステムを高速化
する場合には、モジュールを従来のモジュール１１か
ら、図１の本実施例のモジュール１に交換するだけで良
い。
する場合には、モジュールを従来のモジュール１１か
ら、図１の本実施例のモジュール１に交換するだけで良
い。
【００９６】図１１に示す例では、クロックの形態が異
なるので、マザーボードから全て設計変更になる。
なるので、マザーボードから全て設計変更になる。
【００９７】このように、図１の本実施例は、従来のメ
モリシステムの上位互換性（Upward-compatibility）を
有しており、従来のメモリシステムのからの簡単な変更
で、大きな性能向上を図ることができる。
モリシステムの上位互換性（Upward-compatibility）を
有しており、従来のメモリシステムのからの簡単な変更
で、大きな性能向上を図ることができる。
【００９８】さらに、図１１の例では、ＤＲＡＭ２−１
〜２−ｎへ供給されるクロック信号（ＣＬＫｄ）が全
て、モジュール１１のコネクタを経由している。このた
め、クロック信号（ＣＬＫｄ）が、コネクタのピンの製
造ばらつき、コネクタピンでのクロストークの影響を大
きく受けるため、クロック信号（ＣＬＫｄ）間のスキュ
ーが大きくなる。即ち、タイミングマージンが小さくな
る。
〜２−ｎへ供給されるクロック信号（ＣＬＫｄ）が全
て、モジュール１１のコネクタを経由している。このた
め、クロック信号（ＣＬＫｄ）が、コネクタのピンの製
造ばらつき、コネクタピンでのクロストークの影響を大
きく受けるため、クロック信号（ＣＬＫｄ）間のスキュ
ーが大きくなる。即ち、タイミングマージンが小さくな
る。
【００９９】これに対して、図１に示す実施例では、チ
ップセット５からのクロック信号（CLK）は、ＰＬＬ３
に供給される１本だけである。図１１のクロック信号
（ＣＬＫｄ）のスキューより小さい。
ップセット５からのクロック信号（CLK）は、ＰＬＬ３
に供給される１本だけである。図１１のクロック信号
（ＣＬＫｄ）のスキューより小さい。
【０１００】一方、図１１の例では、ＰＬＬを備えてい
ず、ＰＬＬの階層が一つ少なく、クロックジッターを一
段階省ける可能性がある。またモジュール１１のコスト
が安くできる可能性がある。
ず、ＰＬＬの階層が一つ少なく、クロックジッターを一
段階省ける可能性がある。またモジュール１１のコスト
が安くできる可能性がある。
【０１０１】以上、説明してきたように、図１の実施例
のように、モジュール１上に、ＰＬＬ３を有し、レジス
タ４−Ａ内にＤＬＬ４−５を備え、２段目のフリップフ
ロップ４−４のクロック入力端子に供給されるＤＬＬ４
−５の出力である内部クロック信号（intCLK）のタイミ
ングを制御して、ＣＡ信号の出力タイミングを制御すれ
ば、ＤＲＡＭ２−１〜２−ｎにおけるクロック信号（Ｃ
ＬＫｄ）に対するＣＡ信号のセットアップ時間のマージ
ンと、ホールド時間のマージンを等しくすることができ
る。フリップフロップ４−４の内部クロック信号（intC
LK）に対するＣＡ信号のセットアップ、ホールド時間の
マージンがプラスになるように、ＣＡ信号の遅延時間を
制御すれば、レジスタ４−Ａ内の第２のフリップフロッ
プ４−４における内部クロック信号（intCLK）に対する
ＣＡ信号のセットアップ、ホールド時間のマージンを周
波数が変わってもプラスにすることができる。
のように、モジュール１上に、ＰＬＬ３を有し、レジス
タ４−Ａ内にＤＬＬ４−５を備え、２段目のフリップフ
ロップ４−４のクロック入力端子に供給されるＤＬＬ４
−５の出力である内部クロック信号（intCLK）のタイミ
ングを制御して、ＣＡ信号の出力タイミングを制御すれ
ば、ＤＲＡＭ２−１〜２−ｎにおけるクロック信号（Ｃ
ＬＫｄ）に対するＣＡ信号のセットアップ時間のマージ
ンと、ホールド時間のマージンを等しくすることができ
る。フリップフロップ４−４の内部クロック信号（intC
LK）に対するＣＡ信号のセットアップ、ホールド時間の
マージンがプラスになるように、ＣＡ信号の遅延時間を
制御すれば、レジスタ４−Ａ内の第２のフリップフロッ
プ４−４における内部クロック信号（intCLK）に対する
ＣＡ信号のセットアップ、ホールド時間のマージンを周
波数が変わってもプラスにすることができる。
【０１０２】もちろん、ＰＬＬ３と、レジスタ４を１チ
ップ、あるいは、マルチチップモジュール構造にしても
よい。この場合、レジスタ４からＤＲＡＭ２−１〜２−
ｎまでのクロック信号（ＣＬＫｄ）のフライトタイム
（Flighttime）とＣＡ信号のフライトタイム（Flightti
me）が等しい場合には、ＰＬＬを省略した形で、１チッ
プ化可能である。
ップ、あるいは、マルチチップモジュール構造にしても
よい。この場合、レジスタ４からＤＲＡＭ２−１〜２−
ｎまでのクロック信号（ＣＬＫｄ）のフライトタイム
（Flighttime）とＣＡ信号のフライトタイム（Flightti
me）が等しい場合には、ＰＬＬを省略した形で、１チッ
プ化可能である。
【０１０３】図１２は、この実施例の変形例を示す図で
ある。図１２を参照すると、このレジスタ４−Ｃは、図
２のレジスタ４−Ａと相違して、レジスタ４Ｃが、クロ
ック信号（ＣＬＫｄ）も出力する。すなわち、図１２を
参照すると、レジスタ４−Ｃにおいては、図２の構成
に、第３のフリップフロップ４−１０と出力バッファ４
−１１が追加されており、ＤＬＬ４−５の出力（ｉｎｔ
ＣＬＫ）は、分周回路をなす第３のフリップフロップ４
−１０に入力され、出力バッファ４−１１を介して出力
される。この変形例のレジスタ４−Ｃも、ＰＬＬと1チ
ップ化してもよい。
ある。図１２を参照すると、このレジスタ４−Ｃは、図
２のレジスタ４−Ａと相違して、レジスタ４Ｃが、クロ
ック信号（ＣＬＫｄ）も出力する。すなわち、図１２を
参照すると、レジスタ４−Ｃにおいては、図２の構成
に、第３のフリップフロップ４−１０と出力バッファ４
−１１が追加されており、ＤＬＬ４−５の出力（ｉｎｔ
ＣＬＫ）は、分周回路をなす第３のフリップフロップ４
−１０に入力され、出力バッファ４−１１を介して出力
される。この変形例のレジスタ４−Ｃも、ＰＬＬと1チ
ップ化してもよい。
【０１０４】次に、本発明の第２の実施例について説明
する。メモリシステムの構成は、図１と同様である。レ
ジスタ４の構成が相違している。
する。メモリシステムの構成は、図１と同様である。レ
ジスタ４の構成が相違している。
【０１０５】図７は、本発明の第２の実施例のレジスタ
４−Ｂの構成を示す図である。図７を参照すると、この
レジスタ４−Ｂは、図２に示したレジスタ４−Ａとは、
フリップフロップ４−３を備えていない点が相違してい
る。入力バッファ４−１と、出力バッファ４−２の他
に、ＣＡ信号をクロック信号（ＣＬＫｒ）を基にタイミ
ング制御された内部クロック信号（intCLK）で、レジス
タ内に取り込むと共に出力するフリップフロップ４−４
と、内部クロック信号（intCLK）を生成するＤＬＬ４−
５と、内部クロック信号（intCLK）のタイミングをクロ
ック信号（ＣＬＫｒ）より前倒しするための第１のレプ
リカ（Replica1）４−６と、第２のレプリカ（Replica
2）４−９を備えている。第２のレプリカ（Replica2）
４−９は、レジスタ４−Ｂの外部に設けられている。外
部のレプリカ（Replica2）４−９は、レジスタ４−Ｂを
出たＣＡ信号が、ＤＲＡＭ２に到着するまでのフライト
タイム（Flighttime）に合わせている。また、第１のレ
プリカ（Replica1）４−６は、内部クロック信号（intC
LK）が、フリップフロップ４−４に入ってから、ＣＡ信
号が、レジスタ４−Ｂの出力ピンに現れるまでの遅延時
間に合わせている。
４−Ｂの構成を示す図である。図７を参照すると、この
レジスタ４−Ｂは、図２に示したレジスタ４−Ａとは、
フリップフロップ４−３を備えていない点が相違してい
る。入力バッファ４−１と、出力バッファ４−２の他
に、ＣＡ信号をクロック信号（ＣＬＫｒ）を基にタイミ
ング制御された内部クロック信号（intCLK）で、レジス
タ内に取り込むと共に出力するフリップフロップ４−４
と、内部クロック信号（intCLK）を生成するＤＬＬ４−
５と、内部クロック信号（intCLK）のタイミングをクロ
ック信号（ＣＬＫｒ）より前倒しするための第１のレプ
リカ（Replica1）４−６と、第２のレプリカ（Replica
2）４−９を備えている。第２のレプリカ（Replica2）
４−９は、レジスタ４−Ｂの外部に設けられている。外
部のレプリカ（Replica2）４−９は、レジスタ４−Ｂを
出たＣＡ信号が、ＤＲＡＭ２に到着するまでのフライト
タイム（Flighttime）に合わせている。また、第１のレ
プリカ（Replica1）４−６は、内部クロック信号（intC
LK）が、フリップフロップ４−４に入ってから、ＣＡ信
号が、レジスタ４−Ｂの出力ピンに現れるまでの遅延時
間に合わせている。
【０１０６】図８は、この実施例の動作を説明するため
の図であり、図７のレジスタ４−Ｂを、図１のレジスタ
４として用い、クロック周波数266MHzにおけるタイミン
グチャートである。ＰＬＬ３とＤＲＡＭ２−１〜２−ｎ
とレジスタ４−Ｂの各入力部でクロック信号（CLK）、
すなわち、ＰＬＬ３へのクロック入力（ＣＬＫｉｎ＠Ｐ
ＬＬ）、ＰＬＬ３のフィードバック入力（ＦＢｉｎ＠Ｐ
ＬＬ）、レジスタ４−Ｂへのクロック入力（ＣＬＫｒ＠
Ｒｅｇ．）、ＤＲＡＭ２へのクロック入力（ＣＬＫｄ＠
ＤＲＡＭ）が同じ位相になっており、それぞれの立ち下
がりタイミングが、レジスタ４−Ｂの入力部でのＣＡ信
号（ＣＡｉｎ＠Ｒｅｇ．）の真中に位置している（例え
ば図８のｔ０参照）。
の図であり、図７のレジスタ４−Ｂを、図１のレジスタ
４として用い、クロック周波数266MHzにおけるタイミン
グチャートである。ＰＬＬ３とＤＲＡＭ２−１〜２−ｎ
とレジスタ４−Ｂの各入力部でクロック信号（CLK）、
すなわち、ＰＬＬ３へのクロック入力（ＣＬＫｉｎ＠Ｐ
ＬＬ）、ＰＬＬ３のフィードバック入力（ＦＢｉｎ＠Ｐ
ＬＬ）、レジスタ４−Ｂへのクロック入力（ＣＬＫｒ＠
Ｒｅｇ．）、ＤＲＡＭ２へのクロック入力（ＣＬＫｄ＠
ＤＲＡＭ）が同じ位相になっており、それぞれの立ち下
がりタイミングが、レジスタ４−Ｂの入力部でのＣＡ信
号（ＣＡｉｎ＠Ｒｅｇ．）の真中に位置している（例え
ば図８のｔ０参照）。
【０１０７】チップセット５からレジスタ４−Ｂに到着
したＣＡ信号は、遅延時間（CA delay B）かかって、フ
リップフロップ４−４に到着する。この遅延時間（CA d
elayA）の値は、基本的に、入力バッファ４−１の遅延
時間であり、レジスタ４−Ｂの製造ばらつきや使用環境
状況等によってばらつきが生じるが、図８には、その標
準値が図示されている。
したＣＡ信号は、遅延時間（CA delay B）かかって、フ
リップフロップ４−４に到着する。この遅延時間（CA d
elayA）の値は、基本的に、入力バッファ４−１の遅延
時間であり、レジスタ４−Ｂの製造ばらつきや使用環境
状況等によってばらつきが生じるが、図８には、その標
準値が図示されている。
【０１０８】フリップフロップ４−４に入力されるＣＡ
信号（ＣＡ＠ＦＦ）を、レジスタ入力部のクロック信号
（ＣＬＫｒ）よりも、ＤＬＬ４−５によって、第１のレ
プリカ（Replica1）４−６＋第２のレプリカ（Replica
2）４−９の遅延時間分、前倒しした内部クロック信号
（intCLK）の立ち上がりエッジでラッチする。
信号（ＣＡ＠ＦＦ）を、レジスタ入力部のクロック信号
（ＣＬＫｒ）よりも、ＤＬＬ４−５によって、第１のレ
プリカ（Replica1）４−６＋第２のレプリカ（Replica
2）４−９の遅延時間分、前倒しした内部クロック信号
（intCLK）の立ち上がりエッジでラッチする。
【０１０９】第１のレプリカ（Replica1）４−６は、フ
リップフロップ４−４と出力バッファ４−２の遅延時間
のレプリカであり、第２のレプリカ（Replica2）４−９
は、レジスタ出力から、ＤＲＡＭ２の入力までのＣＡ信
号のフライトタイム（Flighttime）のレプリカである。
従って、内部クロック信号（intCLK）でラッチされたＣ
Ａ信号は、ＤＲＡＭ２の入力部において、その真中にク
ロック信号（ＣＬＫｄ）の立上がりが来るように、ＤＲ
ＡＭ２に到着する。
リップフロップ４−４と出力バッファ４−２の遅延時間
のレプリカであり、第２のレプリカ（Replica2）４−９
は、レジスタ出力から、ＤＲＡＭ２の入力までのＣＡ信
号のフライトタイム（Flighttime）のレプリカである。
従って、内部クロック信号（intCLK）でラッチされたＣ
Ａ信号は、ＤＲＡＭ２の入力部において、その真中にク
ロック信号（ＣＬＫｄ）の立上がりが来るように、ＤＲ
ＡＭ２に到着する。
【０１１０】実際には、レジスタ４−ＢのＣＡ信号の出
力バラツキ等で、ＤＲＡＭ２に到着するＣＡ信号は、図
８の状態に対して、速くなったり、遅くなったりする
が、標準値では、図示したようなタイミング位置にな
る。つまり、ＤＲＡＭ２において、クロック信号（ＣＬ
Ｋｄ）に対し、ＣＡ信号のセットアップ時間とホールド
時間のマージンが等しくなっている。
力バラツキ等で、ＤＲＡＭ２に到着するＣＡ信号は、図
８の状態に対して、速くなったり、遅くなったりする
が、標準値では、図示したようなタイミング位置にな
る。つまり、ＤＲＡＭ２において、クロック信号（ＣＬ
Ｋｄ）に対し、ＣＡ信号のセットアップ時間とホールド
時間のマージンが等しくなっている。
【０１１１】なお、ここでは、ＣＡ信号をレジスタ４−
Ｂに取り込むべきクロック信号（ＣＬＫｒ）の立ち下が
りから、そのＣＡ信号をＤＲＡＭ２に取り込むクロック
信号（ＣＬＫｄ）の立ち上がりまでが、1.5クロック周
期分あるので、アディショナル・レイテンシー（Additi
onal latency）は、1.5である。
Ｂに取り込むべきクロック信号（ＣＬＫｒ）の立ち下が
りから、そのＣＡ信号をＤＲＡＭ２に取り込むクロック
信号（ＣＬＫｄ）の立ち上がりまでが、1.5クロック周
期分あるので、アディショナル・レイテンシー（Additi
onal latency）は、1.5である。
【０１１２】次に、タイミングバジェット（Timingbudg
et）について説明する。図９に、266MHzCLK時と200MHzC
LK時における、本実施例のＤＲＡＭ２におけるクロック
信号（ＣＬＫｄ）に対するCA信号のセットアップ、ホー
ルド時間のタイミングバジェット（Timingbudget）を示
す。
et）について説明する。図９に、266MHzCLK時と200MHzC
LK時における、本実施例のＤＲＡＭ２におけるクロック
信号（ＣＬＫｄ）に対するCA信号のセットアップ、ホー
ルド時間のタイミングバジェット（Timingbudget）を示
す。
【０１１３】266MHzCLK時には、半周期(tCK/2)の1875ps
から、レジスタのCAアクセスタイム変動（ＣＡAccessti
mevariation）tQR、ＤＲＡＭ２のセットアップ時間、ホ
ールド時間仕様値tS／ｔH、ＰＬＬ３のピン間スキュー
（pintopinskew）やジッタの仕様値であるΔt,PLL、モ
ジュール上のクロック信号（ＣＬＫｄ）のフライトタイ
ムスキューtSkew，CLKd、ＰＬＬ３に入力されるクロッ
ク信号（CLK）のジッタであるtJ,CLKp、クロック信号
（CLK）のデューティサイクルエラーtDuty,CLK、クロッ
ク信号（ＣＬＫｒ）とクロック信号（ＣＬＫｄ）のフラ
イトタイム差tFL、ＤＲＡＭ２間の入力におけるＣＡ信
号のスキューΔtPD、第２のレプリカ（Replica2）４−
９とCAのフライトタイム誤差のtSkew,PDを差し引いた残
りの時間が、ＤＲＡＭにおける、クロック信号（ＣＬＫ
ｄ）に対するＣＡ信号のセットアップ時間とホールド時
間のマージンtM（次式（８）参照）になる。
から、レジスタのCAアクセスタイム変動（ＣＡAccessti
mevariation）tQR、ＤＲＡＭ２のセットアップ時間、ホ
ールド時間仕様値tS／ｔH、ＰＬＬ３のピン間スキュー
（pintopinskew）やジッタの仕様値であるΔt,PLL、モ
ジュール上のクロック信号（ＣＬＫｄ）のフライトタイ
ムスキューtSkew，CLKd、ＰＬＬ３に入力されるクロッ
ク信号（CLK）のジッタであるtJ,CLKp、クロック信号
（CLK）のデューティサイクルエラーtDuty,CLK、クロッ
ク信号（ＣＬＫｒ）とクロック信号（ＣＬＫｄ）のフラ
イトタイム差tFL、ＤＲＡＭ２間の入力におけるＣＡ信
号のスキューΔtPD、第２のレプリカ（Replica2）４−
９とCAのフライトタイム誤差のtSkew,PDを差し引いた残
りの時間が、ＤＲＡＭにおける、クロック信号（ＣＬＫ
ｄ）に対するＣＡ信号のセットアップ時間とホールド時
間のマージンtM（次式（８）参照）になる。
【０１１４】
ｔM＝tCK/2 - (tQR + tS／ｔH、+ Δt,PLL + tSkew，CLKd + tJ,CLKp + tDuty
,CLK + tFL + ΔtPD + tSkew,P ) … (8)
【０１１５】200MHzCLK時も、基本的に同じである。半
周期分の値の増加分(625ps)、マージンが増加する。な
お、図９は、前記第１の実施例の図４と、同一である。
周期分の値の増加分(625ps)、マージンが増加する。な
お、図９は、前記第１の実施例の図４と、同一である。
【０１１６】我々が検討した各項目の値を代入して、マ
ージンtMを計算すると、266MHz時には、セットアップ時
間、ホールド時間ともに、162psとなる。
ージンtMを計算すると、266MHz時には、セットアップ時
間、ホールド時間ともに、162psとなる。
【０１１７】200MHzCLK時には、セットアップ時間、ホ
ールド時間ともに、tM=787psとなる。つまり、動作周波
数が変わっても、その周波数において、常に、ＤＲＡＭ
におけるクロック信号（ＣＬＫｄ）に対するCA信号のセ
ットアップ時間と、ホールド時間のマージンは等しくな
り、最大値を得ることができる。
ールド時間ともに、tM=787psとなる。つまり、動作周波
数が変わっても、その周波数において、常に、ＤＲＡＭ
におけるクロック信号（ＣＬＫｄ）に対するCA信号のセ
ットアップ時間と、ホールド時間のマージンは等しくな
り、最大値を得ることができる。
【０１１８】図１０に、266MHzCLK時と200MHzCLK時にお
ける、本実施例のレジスタ４−Ｂ中のフリップフロップ
４−４における、内部クロック信号（intCLK）に対する
ＣＡ信号のセットアップ時間とホールド時間のタイミン
グバジェット（Timingbudget）を示す。
ける、本実施例のレジスタ４−Ｂ中のフリップフロップ
４−４における、内部クロック信号（intCLK）に対する
ＣＡ信号のセットアップ時間とホールド時間のタイミン
グバジェット（Timingbudget）を示す。
【０１１９】266MHzCLK時のセットアップに関しては、
1.5周期の5625psから、ＰＬＬ３に入力されるクロック
信号（CLK）のジッタであるtJ,CLKp、クロック信号（CL
K）のデューティサイクルエラーtDuty,CLK、ＰＬＬ３の
位相誤差、ピン間スキュー（pintopinskew）、ジッタの
仕様値であるΔt,PLL、ＰＬＬ３のフィードバックルー
プの遅延時間とクロック信号（ＣＬＫｒ）のフライトタ
イム（flighttime）誤差のtFLFB、チップセット５が出
力されるＣＡ信号のスキューのtQ,CS、チップセット５
からレジスタ４−ＢにＣＡ信号が到着するまでに発生す
るCAスキューのtCE,MB、CA信号の入力バッファ４−１の
遅延時間の最大値であるCA delayB max、第１のレプリ
カ（Replica1）と第２のレプリカ（Replica2）の遅延時
間の最大値であるtReplica1,2max、及び、フリップフロ
ップ４−４のセットアップ時間t setup（このセットア
ップ時間は、［フリップフロップ４−４の真性のセット
アップ時間］＋［ＤＬＬ４−５に接続される入力バッフ
ァ４−７の遅延時間差］＋［ＤＬＬ４−５のジッタ］＋
［内部クロック信号（intCLK）の分配誤差］である）を
差し引いた残りの時間が、レジスタ４−Ｂ中のフリップ
フロップ４−４における、内部クロック信号（intCLK）
に対するＣＡ信号のセットアップ時間のマージンtM（次
式（９）参照）になる。
1.5周期の5625psから、ＰＬＬ３に入力されるクロック
信号（CLK）のジッタであるtJ,CLKp、クロック信号（CL
K）のデューティサイクルエラーtDuty,CLK、ＰＬＬ３の
位相誤差、ピン間スキュー（pintopinskew）、ジッタの
仕様値であるΔt,PLL、ＰＬＬ３のフィードバックルー
プの遅延時間とクロック信号（ＣＬＫｒ）のフライトタ
イム（flighttime）誤差のtFLFB、チップセット５が出
力されるＣＡ信号のスキューのtQ,CS、チップセット５
からレジスタ４−ＢにＣＡ信号が到着するまでに発生す
るCAスキューのtCE,MB、CA信号の入力バッファ４−１の
遅延時間の最大値であるCA delayB max、第１のレプリ
カ（Replica1）と第２のレプリカ（Replica2）の遅延時
間の最大値であるtReplica1,2max、及び、フリップフロ
ップ４−４のセットアップ時間t setup（このセットア
ップ時間は、［フリップフロップ４−４の真性のセット
アップ時間］＋［ＤＬＬ４−５に接続される入力バッフ
ァ４−７の遅延時間差］＋［ＤＬＬ４−５のジッタ］＋
［内部クロック信号（intCLK）の分配誤差］である）を
差し引いた残りの時間が、レジスタ４−Ｂ中のフリップ
フロップ４−４における、内部クロック信号（intCLK）
に対するＣＡ信号のセットアップ時間のマージンtM（次
式（９）参照）になる。
【０１２０】
ｔM=1.5tCK - ( tJ,CLKp + tDuty,CLK + Δt,PLL + tFLFB + tQ,CS + tCE,MB
+ CadelayBmax + tReplica1,2max + tsetup ) …(9)
【０１２１】266MHzCLK時のホールドに関しては、CA用
入力バッファ４−７の遅延時間の最小値であるCAdelayB
minと、第１のレプリカ（Replica1）４−６と第２のレ
プリカ（Replica2）４−９の遅延時間の最小値であるtR
eplica1,2minの和から、ＰＬＬ３に入力されるクロック
信号（CLK）のジッタであるtJ,CLKp、クロック信号（CL
K）のデューティサイクルエラーtDuty,CLK、ＰＬＬ３の
位相誤差、ピンツーピンスキュー、ジッタの仕様値であ
るΔt,PLL、ＰＬＬ３のフィードバックループの遅延時
間と、クロック信号（ＣＬＫｒ）のフライトタイム誤差
のtFLFB、チップセット５が出力するＣＡ信号のスキュ
ーのtQ,CS、チップセット５からレジスタ４−ＢにＣＡ
信号が到着するまでに発生するCAスキューのtCE,MB、フ
リップフロップ４−４のホールド時間thold（このホー
ルド時間は、[フリップフロップ４−４の真性のホール
ド時間]＋[ＤＬＬ４−５に接続される入力バッファ４−
７の遅延時間差]＋[ＤＬＬ４−５のジッタ]＋[内部クロ
ック信号（intCLK）の分配誤差]である）、及び、0.5周
期の1875psを、差し引いた残りの時間が、レジスタ中の
フリップフロップ４−４における、内部クロック信号
（intCLK）に対するＣＡ信号のホールド時間のマージン
tM(次式（１０）参照)になる。
入力バッファ４−７の遅延時間の最小値であるCAdelayB
minと、第１のレプリカ（Replica1）４−６と第２のレ
プリカ（Replica2）４−９の遅延時間の最小値であるtR
eplica1,2minの和から、ＰＬＬ３に入力されるクロック
信号（CLK）のジッタであるtJ,CLKp、クロック信号（CL
K）のデューティサイクルエラーtDuty,CLK、ＰＬＬ３の
位相誤差、ピンツーピンスキュー、ジッタの仕様値であ
るΔt,PLL、ＰＬＬ３のフィードバックループの遅延時
間と、クロック信号（ＣＬＫｒ）のフライトタイム誤差
のtFLFB、チップセット５が出力するＣＡ信号のスキュ
ーのtQ,CS、チップセット５からレジスタ４−ＢにＣＡ
信号が到着するまでに発生するCAスキューのtCE,MB、フ
リップフロップ４−４のホールド時間thold（このホー
ルド時間は、[フリップフロップ４−４の真性のホール
ド時間]＋[ＤＬＬ４−５に接続される入力バッファ４−
７の遅延時間差]＋[ＤＬＬ４−５のジッタ]＋[内部クロ
ック信号（intCLK）の分配誤差]である）、及び、0.5周
期の1875psを、差し引いた残りの時間が、レジスタ中の
フリップフロップ４−４における、内部クロック信号
（intCLK）に対するＣＡ信号のホールド時間のマージン
tM(次式（１０）参照)になる。
【０１２２】
ｔM=（ CadelayBmin + tReplica1,2min ）- ( tJ,CLKp + tDuty,CLK + Δt,P
LL + tFLFB + tQ,CS + tCE,MB + thold )- tCK/2 …(10)
【０１２３】我々が検討した各項目の値を代入して、マ
ージンtMを計算すると、266MHz時には、セットアップ時
間マージンが65ps、ホールド時間マージンは、65psとな
る。200MHzCLK時は、セットアップ時間マージンが940p
s、ホールド時間マージンは、90psとなる。
ージンtMを計算すると、266MHz時には、セットアップ時
間マージンが65ps、ホールド時間マージンは、65psとな
る。200MHzCLK時は、セットアップ時間マージンが940p
s、ホールド時間マージンは、90psとなる。
【０１２４】ここで、266MHzCLK時には、［第１のレプ
リカ（Replica1）４−６］＋［第２のレプリカ（Replic
a2）４−９］の最大値を3000ps、最小値を2150psにし
て、図６の値よりも速くしている。つまり、第１の実施
例１よりも、［第１のレプリカ（Replica1）４−６］＋
［第２のレプリカ（Replica2）４−９］の値が小さい場
合には、アディショナル・レイテンシー（Additional
latency）=1.5の本実施例を採用できる。
リカ（Replica1）４−６］＋［第２のレプリカ（Replic
a2）４−９］の最大値を3000ps、最小値を2150psにし
て、図６の値よりも速くしている。つまり、第１の実施
例１よりも、［第１のレプリカ（Replica1）４−６］＋
［第２のレプリカ（Replica2）４−９］の値が小さい場
合には、アディショナル・レイテンシー（Additional
latency）=1.5の本実施例を採用できる。
【０１２５】200MHzCLK時には、［第１のレプリカ（Rep
lica1）４−６］＋［第２のレプリカ（Replica2）４−
９］の最大値を4000ps、最小値を2800psとして、266MHz
時の値よりも遅くしている。つまり、周波数が低い場合
には、出力バッファ４−２の速度を遅くなるように制御
する。出力バッファ４−２の速度（遅延）は、例えば出
力バッファ４−２において、出力を駆動するドバイバの
電流駆動能力(トランスコンダクタンス)を可変すること
で行われる。
lica1）４−６］＋［第２のレプリカ（Replica2）４−
９］の最大値を4000ps、最小値を2800psとして、266MHz
時の値よりも遅くしている。つまり、周波数が低い場合
には、出力バッファ４−２の速度を遅くなるように制御
する。出力バッファ４−２の速度（遅延）は、例えば出
力バッファ４−２において、出力を駆動するドバイバの
電流駆動能力(トランスコンダクタンス)を可変すること
で行われる。
【０１２６】この制御は、図７において、例えば出力バ
ッファ４−２とフリップフロップ４−４の間に、インバ
ータ列の長い経路と、インバータ列の短い経路を並列に
設けておき、使用周波数で１方に切り換えることで行わ
れる。
ッファ４−２とフリップフロップ４−４の間に、インバ
ータ列の長い経路と、インバータ列の短い経路を並列に
設けておき、使用周波数で１方に切り換えることで行わ
れる。
【０１２７】更に、すべてのマージンをプラスにするた
めに、図７のＣＡ信号の入力バッファ４−１とフリップ
フロップ４−４のデータ入力端子Ｄの間に、インバータ
列（図示されない）を配置して、遅延時間αを追加する
構成とされる。このインバータ列の遅延時間の最大値は
800ps、最小値は550psと設定している。
めに、図７のＣＡ信号の入力バッファ４−１とフリップ
フロップ４−４のデータ入力端子Ｄの間に、インバータ
列（図示されない）を配置して、遅延時間αを追加する
構成とされる。このインバータ列の遅延時間の最大値は
800ps、最小値は550psと設定している。
【０１２８】このように、レジスタ４−Ｂ内で、出力バ
ッファ４−２の遅延時間と対応する例えばレプリカ（Re
plica1）の遅延時間を切り換え、かつ、ＣＡの遅延時間
の制御をすることによって、266MHzと200MHzのどちらに
も、アディショナル・レイテンシー（Additional late
ncy）=1.5で対応できるレジスタを提供できる。
ッファ４−２の遅延時間と対応する例えばレプリカ（Re
plica1）の遅延時間を切り換え、かつ、ＣＡの遅延時間
の制御をすることによって、266MHzと200MHzのどちらに
も、アディショナル・レイテンシー（Additional late
ncy）=1.5で対応できるレジスタを提供できる。
【０１２９】あるいは、遅延時間αを零にして、その分
を、［第１のレプリカ（Replica1）４−６］＋［第２の
レプリカ（Replica2）４−９］に加えても良い。つま
り、266MHzCLK時には、［第１のレプリカ（Replica1）
４−６］＋［第２のレプリカ（Replica2）４−９］の最
大値を3800ps、最小値を2700psにし、200MHzCLK時に
は、［第１のレプリカ（Replica1）４−６］＋［第２の
レプリカ（Replica2）４−９］の最大値を4800ps、最小
値を3350psにしても良い。
を、［第１のレプリカ（Replica1）４−６］＋［第２の
レプリカ（Replica2）４−９］に加えても良い。つま
り、266MHzCLK時には、［第１のレプリカ（Replica1）
４−６］＋［第２のレプリカ（Replica2）４−９］の最
大値を3800ps、最小値を2700psにし、200MHzCLK時に
は、［第１のレプリカ（Replica1）４−６］＋［第２の
レプリカ（Replica2）４−９］の最大値を4800ps、最小
値を3350psにしても良い。
【０１３０】以上、説明してきたように、モジュール上
にＰＬＬを有し、レジスタ内にＤＬＬを備え、フリップ
フロップのクロックを、DLLの出力である内部クロック
信号（intCLK）のタイミングを制御して、ＣＡ信号の出
力タイミングを制御すれば、ＤＲＡＭ２におけるクロッ
ク信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時
間のマージンと、ホールド時間のマージンを等しくする
ことができ、かつ、フリップフロップの内部クロック信
号（intCLK）に対するＣＡ信号のセットアップ、ホール
ド時間のマージンがプラスになるように、少なくとも、
周波数によって、レジスタ内で、出力バッファ４−２の
遅延時間と対応する第２のレプリカ４−９の遅延時間を
切り換えれば、レジスタ４−Ｂ内のフリップフロップに
おける内部クロック信号（intCLK）に対するＣＡ信号の
セットアップ、ホールド時間のマージンを周波数が変わ
ってもプラスにすることができる。ＰＬＬとレジスタ４
−Ｂとを1チップにしたり、マルチチップモジュール化
してもよい。
にＰＬＬを有し、レジスタ内にＤＬＬを備え、フリップ
フロップのクロックを、DLLの出力である内部クロック
信号（intCLK）のタイミングを制御して、ＣＡ信号の出
力タイミングを制御すれば、ＤＲＡＭ２におけるクロッ
ク信号（ＣＬＫｄ）に対するＣＡ信号のセットアップ時
間のマージンと、ホールド時間のマージンを等しくする
ことができ、かつ、フリップフロップの内部クロック信
号（intCLK）に対するＣＡ信号のセットアップ、ホール
ド時間のマージンがプラスになるように、少なくとも、
周波数によって、レジスタ内で、出力バッファ４−２の
遅延時間と対応する第２のレプリカ４−９の遅延時間を
切り換えれば、レジスタ４−Ｂ内のフリップフロップに
おける内部クロック信号（intCLK）に対するＣＡ信号の
セットアップ、ホールド時間のマージンを周波数が変わ
ってもプラスにすることができる。ＰＬＬとレジスタ４
−Ｂとを1チップにしたり、マルチチップモジュール化
してもよい。
【０１３１】以上本発明を上記各実施例に即して説明し
たが、本発明は、上記実施例の構成に限定されるもので
なく、特許請求の範囲の各請求項の発明の範囲内で当業
者であればなし得るであろう各種変形、修正を含むこと
は勿論である。
たが、本発明は、上記実施例の構成に限定されるもので
なく、特許請求の範囲の各請求項の発明の範囲内で当業
者であればなし得るであろう各種変形、修正を含むこと
は勿論である。
【０１３２】
【発明の効果】以上説明したように本発明においては、
以下に記載するような効果を奏する。本発明の第１の効
果は、モジュール上のＰＬＬ、レジスタ、ＤＲＡＭの入
力部におけるクロックのタイミングを一様に揃え、ま
た、レジスタ中に、ＤＬＬを有し、レジスタからのＣＡ
信号の出力タイミングを制御し、ＤＲＡＭにおけるアデ
ィショナル・レイテンシー（Additionallatency）=1.5
あるいは、2.0のクロック信号（ＣＬＫｄ）に対するＣ
Ａ信号のセットアップ時間とホールド時間のマージンを
等しくしており、266MHzCLK動作も可能である。
以下に記載するような効果を奏する。本発明の第１の効
果は、モジュール上のＰＬＬ、レジスタ、ＤＲＡＭの入
力部におけるクロックのタイミングを一様に揃え、ま
た、レジスタ中に、ＤＬＬを有し、レジスタからのＣＡ
信号の出力タイミングを制御し、ＤＲＡＭにおけるアデ
ィショナル・レイテンシー（Additionallatency）=1.5
あるいは、2.0のクロック信号（ＣＬＫｄ）に対するＣ
Ａ信号のセットアップ時間とホールド時間のマージンを
等しくしており、266MHzCLK動作も可能である。
【０１３３】また、例えば、266MHzと200MHzの両方で使
用される場合には、タイミングバジェット（Timingbudg
et）表を考慮し、レジスタからのＣＡ信号出力タイミン
グを決める内部クロック信号（intCLK）が入力される、
フリップフロップに入力されるＣＡ信号のタイミングを
遅らせる制御を行うか、あるいは、レジスタ内に設けた
レプリカと、該レプリカに対応している出力部を使用周
波数で切り換え制御をするようにしており、１種類のモ
ジュール、レジスタを用意するだけで、両方の周波数に
対応できる。
用される場合には、タイミングバジェット（Timingbudg
et）表を考慮し、レジスタからのＣＡ信号出力タイミン
グを決める内部クロック信号（intCLK）が入力される、
フリップフロップに入力されるＣＡ信号のタイミングを
遅らせる制御を行うか、あるいは、レジスタ内に設けた
レプリカと、該レプリカに対応している出力部を使用周
波数で切り換え制御をするようにしており、１種類のモ
ジュール、レジスタを用意するだけで、両方の周波数に
対応できる。
【図１】本発明の第１の実施例のシステム構成を示す図
である。
である。
【図２】本発明の第１の実施例のレジスタの構成を示す
図である。
図である。
【図３】本発明の第１の実施例での266MHzCLKにおける
タイミングチャートである。
タイミングチャートである。
【図４】本発明の第１の実施例のＤＲＡＭにおけるタイ
ミングバジェットである。
ミングバジェットである。
【図５】本発明の第１の実施例でのレジスタのフリップ
フロップ1におけるタイミングバジェットを示す図であ
る。
フロップ1におけるタイミングバジェットを示す図であ
る。
【図６】本発明の第１の実施例でのレジスタのフリップ
フロップ2におけるタイミングバジェットである。
フロップ2におけるタイミングバジェットである。
【図７】本発明の第２の実施例のレジスタの構成を示す
図である。
図である。
【図８】本発明の第２の実施例での266MHzCLKにおける
タイミングチャートである。
タイミングチャートである。
【図９】本発明の第２の実施例のＤＲＡＭにおけるタイ
ミングバジェットである。
ミングバジェットである。
【図１０】本発明の第２の実施例でのレジスタのフリッ
プフロップ1におけるタイミングバジェットを示す図で
ある。
プフロップ1におけるタイミングバジェットを示す図で
ある。
【図１１】本発明の実施例を変形したメモリシステムの
例を示す図である。
例を示す図である。
【図１２】図５のレジスタとＰＬＬを1チップ化したレ
ジスタバッファである。
ジスタバッファである。
【図１３】従来のメモリシステムを示すブロック図であ
る。
る。
【図１４】従来のメモリシステムのタイミングチャート
である。
である。
【図１５】従来のメモリシステムのＤＲＡＭにおけるタ
イミングチャートである。
イミングチャートである。
１、１０、１１ モジュール
２-１〜２-ｎ、２０-１〜２０-ｎ ＤＲＡＭ
３、３０ ＰＬＬ
４、４-Ａ、４-Ｂ、４−Ｃ、４０ レジスタ
４−１ 入力バッファ
４−２ 出力バッファ
４−３、４−４、４−１０ フリップフロップ
４−５ ＤＬＬ
４−６ 第１のレプリカ
４−７ 入力バッファ
４−８ 入力バッファ
４−９ 第２のレプリカ
４−１１ 出力バッファ
５、５０ チップセット
６-Ａ レジスタバッファ
フロントページの続き
(72)発明者 船場 誠司
東京都中央区八重洲２−２−１ エルピー
ダメモリ株式会社内
Ｆターム(参考） 5B060 CC01
5M024 AA49 BB27 BB34 BB40 DD83
JJ32 JJ38 PP01 PP07 PP10
QQ00
Claims (35)
- 【請求項１】チップセットと、位相同期ループ回路、レ
ジスタ、メモリデバイスを有するモジュールと、を備
え、 前記チップセットは、第１のクロック信号（ＣＬＫ）と
前記メモリデバイスへのコマンド／アドレス信号（「Ｃ
Ａ信号」という）を前記モジュールに供給し、 前記位相同期ループ回路は、前記チップセットからの前
記第１のクロックを入力し、少なくとも前記メモリデバ
イスへ供給される第２のクロック信号（ＣＬＫｄ）を出
力し、 前記レジスタは、前記位相同期ループ回路又は前記チッ
プセットから出力される第３のクロック信号（ＣＬＫ
ｒ）を入力し、前記第３のクロック信号（ＣＬＫｒ）に
基づき、前記チップセットより出力されるＣＡ信号をラ
ッチし、前記メモリデバイスへ供給するＣＡ信号として
出力し、 前記メモリデバイスは、前記第２のクロック信号（ＣＬ
Ｋｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）
に基づき、前記レジスタより出力されるＣＡ信号をラッ
チするメモリシステムにおいて、 前記位相同期ループ回路と前記メモリデバイスと前記レ
ジスタのそれぞれのクロック入力部に入力されるクロッ
ク信号のタイミングが合わせられており、 前記レジスタは、前記レジスタに入力される前記第３の
クロック信号（ＣＬＫｒ）から生成される内部クロック
信号(intCLK)に基づき、前記ＣＡ信号の出力タイミング
を決めるフリップフロップと、 前記フリップフロップに供給される前記内部クロック信
号(intCLK)のタイミングを、前記第３のクロック信号
（ＣＬＫｒ）の前記レジスタの入力部でのタイミングよ
り、前記内部クロック信号（intCLK）が前記フリップフ
ロップに入力されてから前記レジスタがＣＡ信号を出力
するまでの遅れ時間と、前記レジスタが前記ＣＡ信号を
出力してから前記ＣＡ信号が前記メモリデバイスに到着
するまでの遅れ時間との和だけ前倒し、前記メモリデバ
イスでの前記第２のクロックに対するＣＡ信号のセット
アップ時間のマージンとホールド時間のマージンが等し
くなるように、前記レジスタからのＣＡ信号の出力タイ
ミングを制御するタイミング制御手段を備えている、こ
とを特徴とするメモリシステム。 - 【請求項２】前記レジスタが、前記タイミング制御手段
として、 同期遅延ループ回路（ＤＬＬ）と、 第１のレプリカをレジスタ内に有し、 前記レジスタ外部には第２のレプリカが設けられ、 前記第１のレプリカと前記第２のレプリカは前記同期遅
延ループ回路（ＤＬＬ）の帰還路を形成しており、 前記レジスタに入力される前記第３のクロック信号（Ｃ
ＬＫｒ）は、前記同期遅延ループ回路の第１の入力端子
に供給され、前記帰還路からの信号が、前記同期遅延ル
ープ回路の第２の入力端子に入力され、前記同期遅延ル
ープ回路において前記第１、第２の入力端子に入力され
た信号の位相が合うように遅延の制御が行われ、 前記同期遅延ループ回路の出力が、前記内部クロック信
号(intCLK)として、前記フリップフロップに供給され
る、ことを特徴とする請求項１記載のメモリシステム。 - 【請求項３】前記チップセットからのＣＡ信号を前記レ
ジスタに取り込む第３のクロック信号の遷移タイミング
から、前記レジスタからのＣＡ信号を前記メモリデバイ
スに取り込む第２のクロック信号の遷移タイミングまで
の時間間隔が、クロック周期の１．５倍又は２倍、また
はそれ以上とされている、ことを特徴とする請求項１又
は２記載のメモリシステム。 - 【請求項４】前記位相同期ループ回路と上記レジスタと
は、同一チップ上に集積化されているか、あるいは、マ
ルチチップモジュールとしている、ことを特徴とする請
求項１記載のメモリシステム。 - 【請求項５】クロック動作周波数が200MHz以上である、
ことを特徴とする請求項１乃至４のいずれか一記載のメ
モリシステム。 - 【請求項６】少なくとも第１の周波数帯と第２の周波数
帯の両方でクロック動作させる場合に、前記レジスタの
前記フリップフロップにおいて、入力されるＣＡ信号の
前記内部クロック信号（intCLK）に対するセットアップ
とホールド時間のマージンがプラスになるように、前記
フリップフロップに入力されるＣＡ信号のタイミングを
遅らせるか、あるいは、前記レジスタ内に設けた第１の
レプリカと、前記第１のレプリカに対応している出力部
を、使用するクロック周波数にしたがって、切り換え制
御をする手段を備えている、ことを特徴とする請求項１
乃至５のいずれか一記載のメモリシステム。 - 【請求項７】クロック動作周波数をなす前記第１の周波
数帯と第２の周波数帯が、それぞれ200MHz以上の互いに
異なる周波数よりなる、ことを特徴とする請求項６記載
のメモリシステム。 - 【請求項８】位相同期ループ回路、レジスタ、メモリデ
バイスを有するモジュールであって、 モジュール外部のチップセットから供給される第１のク
ロック信号（ＣＬＫ）とコマンド／アドレス信号（「Ｃ
Ａ信号」という）とを入力し、 前記位相同期ループ回路は、前記第１のクロックを入力
し、少なくとも前記メモリデバイスへ供給される第２の
クロック信号（ＣＬＫｄ）を出力し、 前記レジスタは、前記位相同期ループ回路又は前記チッ
プセットから出力される第３のクロック信号（ＣＬＫ
ｒ）を入力し、前記第３のクロック信号（ＣＬＫｒ）に
基づき、前記チップセットから供給される前記ＣＡ信号
をラッチし、前記メモリデバイスへ供給するＣＡ信号と
して出力し、 前記メモリデバイスは、前記第２のクロック信号（ＣＬ
Ｋｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）
に基づき、前記レジスタから出力されるＣＡ信号をラッ
チするモジュールにおいて、 前記位相同期ループ回路と前記メモリデバイスと前記レ
ジスタのそれぞれのクロック入力部に入力されるクロッ
ク信号のタイミングが合わせられており、 前記レジスタは、前記レジスタに入力される前記第３の
クロック信号（ＣＬＫｒ）から生成される内部クロック
信号(intCLK)に基づき、前記ＣＡ信号の出力タイミング
を決めるフリップフロップと、 前記フリップフロップに供給される前記内部クロック信
号(intCLK)のタイミングを、前記第３のクロック信号
（ＣＬＫｒ）の前記レジスタの入力部でのタイミングよ
り、前記内部クロック信号（intCLK）が前記フリップフ
ロップに入力されてから前記レジスタがＣＡ信号を出力
までの遅れ時間と、前記レジスタが前記ＣＡ信号を出力
してから前記ＣＡ信号が前記メモリデバイスに到着する
までの遅れ時間との和だけ前倒し、前記メモリデバイス
での前記第２のクロックに対するＣＡ信号のセットアッ
プ時間のマージンとホールド時間のマージンが等しくな
るように、前記レジスタからのＣＡ信号の出力タイミン
グを制御するタイミング制御手段を備えている、ことを
特徴とするモジュール。 - 【請求項９】前記レジスタが、前記タイミング制御手段
として、 同期遅延ループ回路（ＤＬＬ）と、 第１のレプリカをレジスタ内に有し、 前記レジスタ外部には第２のレプリカが設けられ、 前記第１のレプリカと前記第２のレプリカは前記同期遅
延ループ回路（ＤＬＬ）の帰還路を形成しており、 前記レジスタに入力される前記第３のクロック信号（Ｃ
ＬＫｒ）は、前記同期遅延ループ回路の第１の入力端子
に供給され、前記帰還路からの信号が、前記同期遅延ル
ープ回路の第２の入力端子に入力され、前記同期遅延ル
ープ回路において前記第１、第２の入力端子に入力され
た信号の位相が合うように遅延の制御が行われ、 前記同期遅延ループ回路の出力が、前記内部クロック信
号(intCLK)として、前記フリップフロップに供給され
る、ことを特徴とする請求項８記載のモジュール。 - 【請求項１０】前記チップセットからのＣＡ信号を前記
レジスタに取り込む第３のクロック信号の遷移タイミン
グから、前記レジスタからのＣＡ信号を、前記メモリデ
バイスに取り込む第２のクロック信号の遷移タイミング
までの時間間隔が、クロック周期の1.5倍又は２倍、ま
たはそれ以上とされている、ことを特徴とする請求項８
又は９記載のモジュール。 - 【請求項１１】前記位相同期ループ回路と上記レジスタ
とは、同一チップ上に集積化されているか、あるいは、
マルチチップモジュールとしている、ことを特徴とする
請求項８記載のモジュール。 - 【請求項１２】クロック動作周波数が200MHz以上であ
る、ことを特徴とする請求項８乃至１１のいずれか一記
載のモジュール。 - 【請求項１３】少なくとも第１の周波数帯と第２の周波
数帯の両方でクロック動作させる場合に、前記レジスタ
の前記フリップフロップにおいて、入力されるＣＡ信号
の前記内部クロック信号（intCLK）に対するセットアッ
プとホールド時間のマージンがプラスになるように、前
記フリップフロップに入力されるＣＡ信号のタイミング
を遅らせるか、あるいは、前記レジスタ内に設けた第１
のレプリカと、前記第１のレプリカに対応している出力
部を、使用するクロック周波数にしたがって、切り換え
制御をする手段を備えている、ことを特徴とする請求項
８乃至１１のいずれか一記載のモジュール。 - 【請求項１４】クロック動作周波数をなす前記第１の周
波数帯と第２の周波数帯が、それぞれ200MHz以上の互い
に異なる周波数よりなる、ことを特徴とする請求項１３
記載のモジュール。 - 【請求項１５】位相同期ループ回路、メモリデバイスと
ともにモジュールに搭載されるレジスタであって、 モジュール外部のチップセットから供給される第１のク
ロック信号（ＣＬＫ）とコマンド／アドレス信号（「Ｃ
Ａ信号」という）とが前記モジュールに入力され、 前記位相同期ループ回路は、前記第１のクロックを入力
し、少なくとも前記メモリデバイスへ供給される第２の
クロック信号（ＣＬＫｄ）を出力し、 前記メモリデバイスは、前記第２のクロック信号（ＣＬ
Ｋｄ）を入力し、前記第２のクロック信号（ＣＬＫｄ）
に基づき、前記レジスタから出力されるＣＡ信号をラッ
チし、 前記位相同期ループ回路又は前記チップセットから出力
される第３のクロック信号（ＣＬＫｒ）を入力し、前記
第３のクロック信号（ＣＬＫｒ）に基づき、前記チップ
セットから供給される前記ＣＡ信号をラッチし、前記メ
モリデバイスへ供給するＣＡ信号として出力するレジス
タにおいて、 前記レジスタのクロック入力部に入力される第３のクロ
ック信号は、前記位相同期ループ回路と前記メモリデバ
イスのそれぞれのクロック入力部に入力されるクロック
信号とタイミングが合わせられており、 前記第３のクロック信号（ＣＬＫｒ）から生成される内
部クロック信号(intCLK)に基づき、前記ＣＡ信号の出力
タイミングを決めるフリップフロップと、 前記フリップフロップに供給される前記内部クロック信
号(intCLK)のタイミングを、前記第３のクロック信号
（ＣＬＫｒ）の前記レジスタの入力部でのタイミングよ
り、前記内部クロック信号（intCLK）が前記フリップフ
ロップに入力されてから前記レジスタがＣＡ信号を出力
するまでの遅れ時間と、前記レジスタが前記ＣＡ信号を
出力してから前記ＣＡ信号が前記メモリデバイスに到着
するまでの遅れ時間との和だけ前倒し、前記メモリデバ
イスでの前記第２のクロックに対するＣＡ信号のセット
アップ時間のマージンとホールド時間のマージンが等し
くなるように、前記レジスタからのＣＡ信号の出力タイ
ミングを制御するタイミング制御手段を備えている、こ
とを特徴とするレジスタ。 - 【請求項１６】前記タイミング制御手段として、同期遅
延ループ回路（ＤＬＬ）と、 第１のレプリカをレジスタ内に有し、 前記レジスタ外部には第２のレプリカが設けられ、 前記第１のレプリカと前記第２のレプリカは前記同期遅
延ループ回路（ＤＬＬ）の帰還路を形成しており、 前記レジスタに入力される前記第３のクロック信号（Ｃ
ＬＫｒ）は、前記同期遅延ループ回路の第１の入力端子
に供給され、前記帰還路からの信号が、前記同期遅延ル
ープ回路の第２の入力端子に入力され、前記同期遅延ル
ープ回路において前記第１、第２の入力端子に入力され
た信号の位相が合うように遅延の制御が行われ、 前記同期遅延ループ回路の出力が、前記内部クロック信
号(intCLK)として、前記フリップフロップに供給され
る、ことを特徴とする請求項１５記載のレジスタ。 - 【請求項１７】前記第３のクロック信号の遷移タイミン
グから、前記レジスタからのＣＡ信号を、前記メモリデ
バイスに取り込む第２のクロック信号の遷移タイミング
までの時間間隔が、クロック周期の1.5倍又は２倍、ま
たはそれ以上とされている、ことを特徴とする請求項１
５又は１６記載のレジスタ。 - 【請求項１８】前記レジスタは、前記位相同期ループ回
路と同一チップ上に集積化されているか、あるいは、マ
ルチチップモジュールとされている、ことを特徴とする
請求項１５記載のレジスタ。 - 【請求項１９】クロック動作周波数が200MHz以上であ
る、ことを特徴とする請求項１５乃至１８のいずれか一
記載のレジスタ。 - 【請求項２０】少なくとも第１の周波数帯と第２の周波
数帯の両方でクロック動作させる場合に、前記フリップ
フロップにおいて、入力されるＣＡ信号の前記内部クロ
ック信号（intCLK）に対するセットアップとホールド時
間のマージンがプラスになるように、前記フリップフロ
ップに入力されるＣＡ信号のタイミングを遅らせるか、
あるいは、前記レジスタ内に設けた第１のレプリカと、
前記第１のレプリカに対応している出力部を、使用する
クロック周波数にしたがって、切り換え制御をする手段
を備えている、ことを特徴とする請求項１５乃至１８の
いずれか一記載のレジスタ。 - 【請求項２１】クロック動作周波数をなす前記第１の周
波数帯と第２の周波数帯が、それぞれ200MHz以上の互い
に異なる周波数よりなる、ことを特徴とする請求項２０
記載のレジスタ。 - 【請求項２２】メモリデバイスを有するモジュールに搭
載されるレジスタであって、前記モジュール外部のチッ
プセットからクロック信号及び前記メモリデバイスへの
コマンド／アドレス信号（「ＣＡ信号」という）が前記
モジュールに供給され、 レジスタ外部より入力されるクロック信号から生成され
タイミング制御された内部クロック信号に基づき、前記
ＣＡ信号をラッチし、前記メモリデバイスに対するＣＡ
信号を生成して出力するレジスタであって、 前記チップセットから供給される前記ＣＡ信号を入力端
子より入力する第１の入力バッファと、 レジスタ外部より供給されるクロック信号を入力端子よ
り入力する第２の入力バッファと、 前記第１の入力バッファの出力端子にデータ入力端子が
接続され、前記第２の入力バッファの出力端子にクロッ
ク信号端子が接続され、前記クロック信号端子に入力さ
れるクロック信号の遷移に基づき、前記データ入力端子
に入力される信号をサンプルしてデータ出力端子より出
力する第１のフリップフロップと、 前記第２の入力バッファから出力されるクロック信号を
第１の入力端子に入力する同期遅延ループ回路と、 前記第１のフリップフロップのデータ出力端子にデータ
入力端子が接続され、前記同期遅延ループ回路の出力端
子にクロック信号端子が接続され、前記同期遅延ループ
回路の出力端子より前記クロック信号端子に入力される
内部クロック信号の遷移に基づき、前記データ入力端子
に入力される信号をサンプルしてデータ出力端子より出
力する第２のフリップフロップと、 前記第２のフリップフロップのデータ出力端子に入力端
子が接続され、出力端子から、レジスタ外部のメモリデ
バイス向けにＣＡ信号を出力する第１の出力バッファ
と、 前記同期遅延ループ回路の出力端子に入力端子が接続さ
れ、前記入力端子に入力された信号を、前記第２のフリ
ップフロップの遅延時間と前記出力バッファの遅延時間
の和分、遅延させて出力端子から出力する第１のレプリ
カを備えており、 前記第１のレプリカから出力された信号は、レジスタ外
部に設けられた第２のレプリカに入力され、前記ＣＡ信
号が前記出力バッファの出力端子から出力され前記メモ
リデバイスに到達するまでのフライトタイム分、遅延さ
れ、 前記第２のレプリカから出力されるクロック信号を、入
力端子から入力する第３の入力バッファを備え、 前記第３の入力バッファの出力端子が前記同期遅延ルー
プ回路の第２の入力端子に接続されており、前記同期遅
延ループ回路において前記第１、第２の入力端子に入力
された信号の位相が合うように遅延の制御が行われる、
ことを特徴とするレジスタ。 - 【請求項２３】メモリデバイスを有するモジュールに搭
載されるレジスタであって、前記モジュール外部のチッ
プセットからクロック信号及び前記メモリデバイスへの
コマンド／アドレス信号（「ＣＡ信号」という）が前記
モジュールに供給され、 レジスタ外部より入力されるクロック信号から生成され
タイミング制御された内部クロック信号に基づき、前記
ＣＡ信号をラッチし、前記メモリデバイスに対するＣＡ
信号を生成して出力するレジスタであって、 前記チップセットから供給されるＣＡ信号を入力端子よ
り入力する第１の入力バッファと、 レジスタ外部より供給されるクロック信号を入力端子よ
り入力する第２の入力バッファと、 前記第２の入力バッファから出力されるクロック信号を
第１の入力端子に入力する同期遅延ループ回路と、 前記同期遅延ループ回路の出力端子にクロック信号端子
が接続され、前記第１の入力バッファの出力端子にデー
タ入力端子が接続され、前記同期遅延ループ回路の出力
端子より前記クロック信号端子に入力される内部クロッ
ク信号の遷移に基づき、前記データ入力端子に入力され
る信号をサンプルしてデータ出力端子から出力するフリ
ップフロップと、 前記フリップフロップのデータ出力端子に入力端子が接
続され、出力端子からレジスタ外部のメモリデバイス向
けにＣＡ信号を出力する第１の出力バッファと、 前記同期遅延ループ回路の出力端子に入力端子が接続さ
れ、前記入力端子に入力されたクロック信号を、前記フ
リップフロップの遅延時間と前記出力バッファの遅延時
間の和分、遅延させて出力端子から出力する第１のレプ
リカを備え、 前記第１のレプリカから出力された信号は、レジスタ外
部に設けられた第２のレプリカに入力され、前記第２の
レプリカで、前記ＣＡ信号が前記出力バッファの出力端
子から出力され前記メモリデバイスに到達するまでのフ
ライトタイム分、遅延され、 前記第２のレプリカから出力されるクロック信号を入力
端子から入力する第３の入力バッファを備え、 前記第３の入力バッファの出力端子が前記同期遅延ルー
プ回路の第２の入力端子に接続されており、前記同期遅
延ループ回路において前記第１、第２の入力端子に入力
された信号の位相が合うように遅延の制御が行われる、
ことを特徴とするレジスタ。 - 【請求項２４】前記同期遅延ループ回路から出力される
内部クロック信号を入力し前記メモリデバイスへのクロ
ック信号を生成する回路と、 前記生成されたクロックを出力端子より出力する第２の
出力バッファと、 を備えている、ことを特徴とする請求項２２記載のレジ
スタ。 - 【請求項２５】前記第１のフリップフロップのデータ出
力端子と前記第２のフリップフロップのデータ入力端子
との間に、互いに異なる遅延時間が選択自在とされる遅
延回路を備え、 複数のクロック動作周波数のうち使用されるクロック動
作周波数に対して、前記遅延回路において、前記クロッ
ク動作周波数に対応した１つの遅延時間が選択される、
ことを特徴とする請求項２２記載のレジスタ。 - 【請求項２６】前記第２のフリップフロップのデータ出
力端子と前記出力バッファの入力端子の間に、互いに異
なる遅延時間が選択自在とされる遅延回路を備え、 複数のクロック動作周波数のうち使用されるクロック動
作周波数に対して、前記遅延回路において、前記クロッ
ク動作周波数に対応した１つの遅延時間が選択される、
ことを特徴とする請求項２２記載のレジスタ。 - 【請求項２７】前記第１の入力バッファと前記フリップ
フロップのデータ入力端子との間に、互いに異なる遅延
時間が選択自在とされる遅延回路を備え、 複数のクロック動作周波数のうち使用されるクロック動
作周波数に対して、前記遅延回路において、前記クロッ
ク動作周波数に対応した１つの遅延時間が選択される、
ことを特徴とする請求項２３記載のレジスタ。 - 【請求項２８】前記フリップフロップのデータ出力端子
と前記出力バッファの入力端子の間に、互いに異なる遅
延時間が選択自在とされる遅延回路を備え、 複数のクロック動作周波数のうち使用されるクロック動
作周波数に対して、前記遅延回路において、前記クロッ
ク動作周波数に対応した１つの遅延時間が選択される、
ことを特徴とする請求項２３記載のレジスタ。 - 【請求項２９】前記第１の出力バッファの遅延時間が可
変自在とされ、 複数のクロック動作周波数のうち使用されるクロック動
作周波数に対して、前記第１の出力バッファにおいて、
前記クロック動作周波数に対応した１つの遅延時間が選
択される、ことを特徴とする請求項２２又は２３記載の
レジスタ。 - 【請求項３０】前記第１のレプリカの遅延時間が複数の
値に切替自在とされ、 前記第１のレプリカの遅延時間は、前記第１の出力バッ
ファの遅延時間に応じて切替が行われる、ことを特徴と
する請求項２９記載のレジスタ。 - 【請求項３１】前記第１のレプリカ及び／又は前記第２
のレプリカの遅延時間が可変自在とされ、 複数のクロック動作周波数のうち使用されるクロック動
作周波数に対して、前記第１のレプリカ及び／又は前記
第２のレプリカにおいて、前記クロック動作周波数に対
応した遅延時間が選択される、ことを特徴とする請求項
２２又は２３記載のレジスタ。 - 【請求項３２】前記レジスタの前記第２の入力バッファ
にレジスタ外部から供給されるクロック信号は、前記チ
ップセットからの前記クロック信号を入力し前記モジュ
ール上に搭載された位相同期ループ回路から供給される
か、もしくは、 前記チップセットからの前記クロック信号が直接に供給
される、 ことを特徴とする請求項２２又は２３記載のレジスタ。 - 【請求項３３】前記メモリデバイスに入力されるクロッ
ク信号（ＣＬＫｄ）と前記レジスタに入力されるクロッ
ク信号（ＣＬＫｒ）の入力部でのタイミングが合わせら
れており、 前記レジスタは、前記同期遅延ループ回路の出力端子よ
り前記第２のフリップフロップのクロック信号端子に供
給される前記内部クロック信号の遷移のタイミングを、
前記クロック信号（ＣＬＫｒ）の前記レジスタの入力部
でのタイミングより、前記内部クロック信号が前記第２
のフリップフロップに入力されてから前記レジスタがＣ
Ａ信号を出力するまでの遅れ時間と、前記レジスタが前
記ＣＡ信号を出力してから前記ＣＡ信号が前記メモリデ
バイスに到着するまでの遅れ時間との和だけ前倒し、前
記メモリデバイスでの前記クロック信号（ＣＬＫｄ）に
対するＣＡ信号のセットアップ時間のマージンとホール
ド時間のマージンが等しくなるように、前記レジスタか
らのＣＡ信号の出力タイミングが制御される、ことを特
徴とする請求項２２記載のレジスタ。 - 【請求項３４】前記メモリデバイスに入力されるクロッ
ク信号（ＣＬＫｄ）と前記レジスタに入力されるクロッ
ク信号（ＣＬＫｒ）の入力部でのタイミングが合わせら
れており、 前記レジスタは、前記同期遅延ループ回路の出力端子よ
り前記フリップフロップのクロック信号端子に供給され
る前記内部クロック信号の遷移のタイミングを、前記ク
ロック信号（ＣＬＫｒ）の前記レジスタの入力部でのタ
イミングより、前記内部クロック信号が前記第２のフリ
ップフロップに入力されてから前記レジスタがＣＡ信号
を出力するまでの遅れ時間と、前記レジスタが前記ＣＡ
信号を出力してから前記ＣＡ信号が前記メモリデバイス
に到着するまでの遅れ時間との和だけ前倒し、前記メモ
リデバイスでの前記クロック信号（ＣＬＫｄ）に対する
ＣＡ信号のセットアップ時間のマージンとホールド時間
のマージンが等しくなるように、前記レジスタからのＣ
Ａ信号の出力タイミングが制御される、ことを特徴とす
る請求項２３記載のレジスタ。 - 【請求項３５】前記モジュールが、位相同期ループ回路
と、請求項２２乃至３４のいずれか一に記載のレジスタ
と、前記メモリデバイスを有し、 前記位相同期ループ回路は、モジュール外部のチップセ
ットから供給されるクロック信号を入力し、前記メモリ
デバイスへのクロック信号（ＣＬＫｄ）及び／又は前記
レジスタに供給されるクロック信号（ＣＬＫｒ）を出力
し、 前記レジスタは、前記位相同期ループ回路又は前記チッ
プセットから出力されるクロック信号（ＣＬＫｒ）を入
力し、前記クロック信号（ＣＬＫｒ）に基づき、前記チ
ップセットから供給される前記ＣＡ信号をラッチし、前
記メモリデバイスへ供給するＣＡ信号として出力し、 前記メモリデバイスは、前記メモリデバイスへのクロッ
ク信号（ＣＬＫｄ）を入力し、前記レジスタから出力さ
れるＣＡ信号をラッチする、ことを特徴とするモジュー
ル。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005209168A (ja) * | 2003-12-25 | 2005-08-04 | Hitachi Ltd | 半導体メモリモジュール、メモリシステム、回路、半導体装置、およびｄｉｍｍ |
| KR100588593B1 (ko) * | 2005-06-09 | 2006-06-14 | 삼성전자주식회사 | 레지스터형 메모리 모듈 및 그 제어방법 |
| US7280430B2 (en) | 2005-04-30 | 2007-10-09 | Hynix Semiconductor Inc. | Semiconductor memory device |
| US7283421B2 (en) | 2005-04-30 | 2007-10-16 | Hynix Semiconductor Inc. | Semiconductor memory device |
| KR100891327B1 (ko) * | 2006-12-05 | 2009-03-31 | 삼성전자주식회사 | 낮은 지터 소오스 싱크로너스 인터페이스를 갖는 반도체메모리장치 및 이의 클럭킹 방법 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7334150B2 (en) * | 2004-12-03 | 2008-02-19 | Infineon Technologies Ag | Memory module with a clock signal regeneration circuit and a register circuit for temporarily storing the incoming command and address signals |
| US7457978B2 (en) * | 2005-05-09 | 2008-11-25 | Micron Technology, Inc. | Adjustable byte lane offset for memory module to reduce skew |
| KR100659159B1 (ko) * | 2005-12-07 | 2006-12-19 | 삼성전자주식회사 | 메모리 모듈 |
| JP4627286B2 (ja) * | 2006-09-05 | 2011-02-09 | エルピーダメモリ株式会社 | 半導体記憶装置及び半導体装置 |
| DE102007006374B3 (de) * | 2007-02-08 | 2008-08-28 | Texas Instruments Deutschland Gmbh | Digitaler Datenbuffer |
| DE102007024955B4 (de) * | 2007-05-30 | 2011-04-07 | Texas Instruments Deutschland Gmbh | Register mit prozess-, versorgungsspannungs- und temperaturschwankungsunabhängigem Laufzeitverzögerungspfad |
| US8151132B2 (en) * | 2008-08-13 | 2012-04-03 | Integrated Device Technology, Inc. | Memory register having an integrated delay-locked loop |
| KR20160012551A (ko) | 2014-07-24 | 2016-02-03 | 에스케이하이닉스 주식회사 | 복수 채널을 구비하는 반도체 장치 및 시스템 |
| US10395704B2 (en) | 2017-12-22 | 2019-08-27 | Micron Technology, Inc. | Apparatuses and methods for duty cycle error correction of clock signals |
| US10249354B1 (en) * | 2018-02-23 | 2019-04-02 | Micron Technology, Inc. | Apparatuses and methods for duty cycle distortion correction of clocks |
| EP3803872A4 (en) | 2018-05-29 | 2022-03-09 | Micron Technology, Inc. | APPARATUS AND METHODS FOR ADJUSTING A DUTY CYCLE ADJUSTER TO IMPROVE CLOCK DUTY CYCLE |
| US11189334B2 (en) | 2018-11-21 | 2021-11-30 | Micron Technology, Inc. | Apparatuses and methods for a multi-bit duty cycle monitor |
| US10715127B2 (en) | 2018-11-21 | 2020-07-14 | Micron Technology, Inc. | Apparatuses and methods for using look-ahead duty cycle correction to determine duty cycle adjustment values while a semiconductor device remains in operation |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5241414A (en) | 1992-08-21 | 1993-08-31 | At&T Bell Laboratories | Fault tolerant optical amplifier arrangement |
| JP3403288B2 (ja) * | 1996-02-23 | 2003-05-06 | 古河電気工業株式会社 | 光増幅装置 |
| US6742098B1 (en) * | 2000-10-03 | 2004-05-25 | Intel Corporation | Dual-port buffer-to-memory interface |
| NL1008912C2 (nl) * | 1998-04-17 | 1999-10-19 | Dsm Nv | Werkwijze voor het drogen van melamine. |
| JP2000163965A (ja) * | 1998-11-27 | 2000-06-16 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP3416083B2 (ja) * | 1999-08-31 | 2003-06-16 | 株式会社日立製作所 | 半導体装置 |
| JP2001093300A (ja) | 1999-09-22 | 2001-04-06 | Fujitsu Ltd | 入力信号の履歴を記録する同期型メモリデバイス |
| JP2001249369A (ja) | 2000-03-02 | 2001-09-14 | Nec Corp | 光増幅器とこれを用いた光増幅中継器及び波長多重光伝送装置 |
| JP4480855B2 (ja) | 2000-06-08 | 2010-06-16 | 富士通マイクロエレクトロニクス株式会社 | 半導体デバイスを含むモジュール、及びモジュールを含むシステム |
| GB2370667B (en) | 2000-09-05 | 2003-02-12 | Samsung Electronics Co Ltd | Semiconductor memory device having altered clock frequency for address and/or command signals, and memory module and system having the same |
| JP4812976B2 (ja) | 2001-07-30 | 2011-11-09 | エルピーダメモリ株式会社 | レジスタ、メモリモジュール及びメモリシステム |
| JP2003044349A (ja) | 2001-07-30 | 2003-02-14 | Elpida Memory Inc | レジスタ及び信号生成方法 |
| US6605969B2 (en) * | 2001-10-09 | 2003-08-12 | Micron Technology, Inc. | Method and circuit for adjusting the timing of ouput data based on an operational mode of output drivers |
| JP3742041B2 (ja) | 2002-08-08 | 2006-02-01 | エルピーダメモリ株式会社 | メモリシステム及びメモリモジュール |
| JP3742051B2 (ja) * | 2002-10-31 | 2006-02-01 | エルピーダメモリ株式会社 | メモリモジュール、メモリチップ、及びメモリシステム |
-
2002
- 2002-05-22 JP JP2002147486A patent/JP3838939B2/ja not_active Expired - Fee Related
-
2003
- 2003-04-30 US US10/427,090 patent/US7051225B2/en active Active
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005209168A (ja) * | 2003-12-25 | 2005-08-04 | Hitachi Ltd | 半導体メモリモジュール、メモリシステム、回路、半導体装置、およびｄｉｍｍ |
| US7280430B2 (en) | 2005-04-30 | 2007-10-09 | Hynix Semiconductor Inc. | Semiconductor memory device |
| US7283421B2 (en) | 2005-04-30 | 2007-10-16 | Hynix Semiconductor Inc. | Semiconductor memory device |
| KR100588593B1 (ko) * | 2005-06-09 | 2006-06-14 | 삼성전자주식회사 | 레지스터형 메모리 모듈 및 그 제어방법 |
| KR100891327B1 (ko) * | 2006-12-05 | 2009-03-31 | 삼성전자주식회사 | 낮은 지터 소오스 싱크로너스 인터페이스를 갖는 반도체메모리장치 및 이의 클럭킹 방법 |
| US7710818B2 (en) | 2006-12-05 | 2010-05-04 | Samsung Electronics Co., Ltd. | Semiconductor memory device having low jitter source synchronous interface and clocking method thereof |
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