JP2006246424A - 半導体素子のデータ入力バッファ - Google Patents

Abstract

【課題】 非対称データパターン伝送時、弱いデータ伝送サイクルでデータレベル感知マージンを確保できる半導体素子のデータ入力バッファを提供する。
【解決手段】 伝送データのパターンを追跡し、強いデータ（同じ極性のデータが繰り返される場合）伝送サイクルで実質的な入力感知基準レベルを強いデータ方向に一定レベル分調整することにより、以後に続く弱いデータ伝送サイクルでのレベル感知マージンを向上させる技術である。本発明では定電圧である基準電圧を変動させないにしても、実質的な入力感知基準レベルをプルアップ／プルダウンさせるために、データ入力部と基準電圧入力部とに流れる電流量を調節する方式を使用した。
【選択図】 図３

Description

本発明は、半導体設計技術に関し、特に、半導体素子のデータ入力バッファに関するものである。

半導体素子はシリコンウエハ加工技術及びロジック設計技術を始めとした諸般半導体技術に基づいて製造されている。半導体製造工程の最終産物はプラスチックパッケージ形態のチップであり、それは、使用目的による差別化されたロジック及び機能を保有している。ほとんどの半導体チップはシステム構成において重要な要素である印刷回路基板ＰＣＢなどに装着され、そのチップを駆動するための適切な駆動電圧を供給されることになる。

半導体メモリを始めとしたすべての半導体素子などは、特別な目的を持った信号などの入／出力により動作する。即ち、入力信号などの組み合わせによりその半導体素子の動作可否及び動作方式が決められ、出力信号などの動きによってその結果物が出力される。一方、ある半導体素子の出力信号は、同一システム内の他の半導体素子の入力信号として使用されうる。

入力バッファは外部から印加された信号をバッファリングして半導体素子内部へ入力させる部分であって、一番単純な形態としては、スタティック入力バッファがある。スタティック入力バッファは電源電圧と接地電源との間にＰＭＯＳトランジスタとＮＭＯＳトランジスタとを直列連結したインバータの形態を有している。スタティック入力バッファはその構成が極めて単純な長所があるが、ノイズに対する耐性が弱くて大きな幅の入力信号形態を要求する。即ち、論理レベルハイと論理レベルローとのレベルのスイング幅が大きいことを要求する。従って、入力信号のスイング幅が小さいとか、高い動作周波数を要求する素子への適用は不適合である。

このような要求に応ずるために、差動増幅形入力バッファが提案された。既存のスタティック入力バッファと対比される概念として差動増幅形入力バッファを普通ダイナミック入力バッファとも呼ぶ。

図１は従来の技術による差動増幅形データ入力バッファの回路図である。

図１を参照すると、従来の技術による差動増幅形データ入力バッファは大きく基準電圧ＶＲＥＦと入力データＩＮの電圧レベルとを比較して入力データＩＮの論理レベルを感知するための入力感知部１０と、入力感知部１０の出力信号をバッファリングするためのバッファリング部１５とから構成される。

ここで、入力感知部１０は基準電圧ＶＲＥＦをゲート入力とする入力ＮＭＯＳトランジスタＱ５と、入力データＩＮをゲート入力とする入力ＮＭＯＳトランジスタＱ６と、電源電圧段ＶＤＤと入力ＮＭＯＳトランジスタＱ５、Ｑ６との間にそれぞれ接続され、電流ミラーを形成するロードＰＭＯＳトランジスタＱ２、Ｑ３、接地電圧段ＶＳＳと二つの入力ＮＭＯＳトランジスタＱ５、Ｑ６との間に共通に接続され、クロックイネーブル信号ＣＫＥ（／ＣＫＥ信号がインバータを介して反転された信号である）をゲート入力とするバイアスＮＭＯＳトランジスタＱ７と、電源電圧段ＶＤＤとそれぞれの入力ＮＭＯＳトランジスタＱ５、Ｑ６との間にロードＰＭＯＳトランジスタＱ２、Ｑ３とそれぞれ並列に接続され、クロックイネーブル信号ＣＫＥをゲート入力とする二つのＰＭＯＳトランジスタＱ１、Ｑ４とを備える。

一方、バッファリング部１５は通常的に入力感知部１０の出力信号を入力とし、内部データ信号ＢＩＮを出力する奇数個のＣＭＯＳインバータ（３以上である場合、互いに直列連結される）から構成される。

入力端子に高い電位を有した入力データＩＮが印加された場合、基準電圧ＶＲＥＦよりその電位が高いため、入力感知部１０の内部ノードはそのような状態を反映する動作を行うことになる。ここで、基準電圧ＶＲＥＦは常時その電位が一定した（通常、ＶＤＤ／２レベルである）定電圧であり、半導体素子外部から特定入力ピンを介して提供されたり、半導体素子内部で自体的に生成したりもする。

基準電圧ＶＲＥＦを入力される入力ＮＭＯＳトランジスタＱ５は常時同じ電流ｉ１を流すことになる。また、入力ＮＭＯＳトランジスタＱ５と対称的に配置された入力ＮＭＯＳトランジスタＱ６は入力データＩＮの電位レベルによって決められる電流ｉ２を流すことになる。つまり、入力感知部１０は電流ｉ１とｉ２の定量的な比較によって出力ノードＮ２の電位レベルを決めることになる。

まず、クロックイネーブル信号ＣＫＥが論理レベルローで活性化状態である場合には、バイアスＮＭＯＳトランジスタＱ７はターンオンされ、ＰＭＯＳトランジスタＱ１、Ｑ４はターンオフされて入力バッファは正常的に動作することになる。

一方、クロックイネーブル信号ＣＫＥが論理レベルハイで非活性化された場合には、バイアスＮＭＯＳトランジスタＱ７はオフ状態になって入力感知部１０がディスエーブルされる。したがって、ＰＭＯＳトランジスタＱ１、Ｑ４がターンオンされてノードＮ１及び出力ノードＮ２が論理レベルハイでプリチャージされ入力データＩＮが変化しても、データ入力バッファでの貫通電流生成が防止され、大気状態での電流消耗が減少する。

最近、半導体素子の動作電圧が低くなり、動作速度が早くなるにつれて信号無欠性（ｓｉｇｎａｌ ｉｎｔｅｇｒｉｔｙ）と関連してデータ入力バッファの性能が重要な要素として台頭してきている。これは、入力データのスイング幅と基準電圧との関係がデータ入力バッファの特性を決めるためである。即ち、入力データのスイング幅が小さければ、ノイズマージンが減少し、入力データのスイング幅が大きければ、ノイズマージンは改善されるが、漏話現象（ｃｒｏｓｓ−ｔａｌｋ）のような問題が発生することになる。

前述したような従来の差動増幅形入力バッファの場合、図２に図示したように、ローデータとハイデータとが同一な幅でスイングする対称的なデータパターン伝送時には別の問題が発生しないが、非対称的なデータパターン伝送時にはデータ認識に問題が発生する。即ち、半導体素子の動作速度（クロック周波数）が顕著に早い場合には、入力データの電圧レベルが頂点に至る前に次のデータが伝送される状況が発生して非対称的なデータパターン伝送がなされることになる。このような非対称的なデータパターン伝送時、ローデータまたはハイデータが連続的に繰り返される同一データパターンの伝送は問題なくなされる反面、連続する同一データパターンの直後に続く反対極性のデータ伝送は極めて脆弱となる。

例えば、非対称的なデータパターン伝送において、ハイデータを連続的に伝送するものとすると、入力データのレベルはますます上昇し、このように、入力データのレベルが上昇した状態でローデータを伝送すると、ローデータによる入力データレベルの降下が十分でなく、基準電圧と大きな差異を生ずることができなくなる（これを弱いデータとする）。これをインター−シンボル干渉ノイズ（ｉｎｔｅｒ−ｓｙｍｂｏｌ ｉｎｔｅｒｆｅｒｅｎｃｅ ｎｏｉｓｅ）といい、このように歪曲された信号がデータ入力バッファへ流入されたら、弱いデータ伝送サイクルでデータ入力バッファのレベル感知マージンが劣り、つまり、データ入力バッファのノイズに対する耐性を落す結果をもたらすことになる。
特開２００１−３６３９７

本発明は、上記のような従来の技術の問題点を解決するために提案されたものであって、非対称データパターン伝送時、弱いデータ伝送サイクルでデータレベル感知マージンを確保できる半導体素子のデータ入力バッファを提供することをその目的とする。

上記の技術的な課題を達成するための本発明の一側面によると、基準電圧と入力データの電圧レベルとを比較して入力データの論理レベルを感知するための入力感知手段；前記入力データの伝送パターンに従って前記入力感知手段の入力感知基準レベルを調節するための入力感知基準レベル調節手段；及び前記入力感知手段の出力信号をバッファリングするためのバッファリング手段を備える半導体素子のデータ入力バッファが提供される。

また、本発明の他の側面によると、基準電圧と入力データの電圧レベルとを比較して入力データの論理レベルを感知するための入力感知手段；前記入力データの伝送パターンを追跡し、前記入力感知手段の基準電圧入力部に流れる電流量を調節するための入力感知基準レベルプルアップ調節手段；前記入力データの伝送パターンを追跡し、前記入力感知手段のデータ入力部に流れる電流量を調節するための入力感知基準レベルプルダウン調節手段；及び前記入力感知手段の出力信号をバッファリングするためのバッファリング手段を備える半導体素子のデータ入力バッファが提供される。

本発明は、伝送データのパターンを追跡し、強いデータ（同じ極性のデータが繰り返される場合）伝送サイクルで実質的な入力感知基準レベルを強いデータ方向に一定レベル分調整することにより、後に続く弱いデータ伝送サイクルでのレベル感知マージンを向上させる技術である。本発明は、定電圧である基準電圧を変動させないにしても、実質的な入力感知基準レベルをプルアップ／プルダウンさせるために、データ入力部と基準電圧入力部とに流れる電流量を調節する方式を使用した。

本発明は、強いデータ伝送サイクルで強いデータ方向に予め入力感知基準レベルを調節してくれることにより、続く弱いデータ伝送サイクルでデータ入力バッファの十分なデータレベル感知マージンを確保でき、これにより、データ入力バッファのデータ入力ノイズに対する免疫力を増大させることができる。

以下、本発明の属する技術分野で通常の知識を持つ者が本発明をもっと容易に実施できるようにするために、本発明の望ましい実施例を紹介する。

図３は本発明の一実施例によるデータ入力バッファの回路図である。

図３を参照すると、本実施例によるデータ入力バッファ１００は、大別すれば、基準電圧ＶＲＥＦと入力データＩＮの電圧レベルとを比較して入力データＩＮの論理レベルを感知するための入力感知部（Ｑ１〜Ｑ７から構成される）と、入力データＩＮの伝送パターンに従って入力感知部の入力感知基準レベルを調節するための入力感知基準レベル調節部１２０及び１４０と、入力感知部の出力信号をバッファリングするためのバッファリング部１６０とを備える。

もう少し細分してみると、入力感知基準レベル調節部１２０及び１４０は入力データＩＮの伝送パターンを追跡し、入力感知部の入力感知基準レベルを基準電圧ＶＲＥＦに比べて所定レベル分プルアップさせるための入力感知基準レベルプルアップ調節部１４０と、入力データＩＮの伝送パターンを追跡し、入力感知部の入力感知基準レベルを基準電圧ＶＲＥＦに比べて所定レベル分プルダウンさせるための入力感知基準レベルプルダウン調節部１２０とから構成される。

ここで、入力感知基準レベルプルアップ調節部１４０は入力感知部の基準電圧入力ＮＭＯＳトランジスタＱ５に流れる電流ｉ１１の量を段階別に調節するための回路であって、バッファリング部１６０から出力される連続的なハイデータをカウンティングするためのプルアップ（ＰＵ）カウンタ１４２と、プルアップ（ＰＵ）カウンタ１４２から出力されたｍビット（ｍは自然数、但し、ここではｍ＝２）カウント値をデコーディングするための第１のデコーダ１４４と、第１のデコーダ１４４の出力信号ＩＳＵ＿０、ＩＳＵ＿１、ＩＳＵ＿２、ＩＳＵ＿３に応答して入力感知部の基準電圧入力ＮＭＯＳトランジスタＱ５に流れる電流ｉ１１を駆動するための多数のドライバーＮＭＯＳトランジスタＱ１４、Ｑ１３、Ｑ１２、Ｑ１１とを備える。

また、入力感知基準レベルプルダウン調節部１２０は入力感知部のデータ入力ＮＭＯＳトランジスタＱ６に流れる電流ｉ１２の量を段階別に調節するための回路であって、バッファリング部１６０から出力される連続的なローデータをカウンティングするためのプルダウン（ＰＤ）カウンタ１２２と、プルダウン（ＰＤ）カウンタ１２２から出力されたｍビット（ｍは自然数、但し、ここではｍ＝２）カウント値をデコーディングするための第２のデコーダ１２４と、第２のデコーダ１２４の出力信号ＩＳＤ＿０、ＩＳＤ＿１、ＩＳＤ＿２、ＩＳＤ＿３に応答して入力感知部のデータ入力ＮＭＯＳトランジスタＱ６に流れる電流ｉ１２を駆動するための多数のドライバーＮＭＯＳトランジスタＱ１８、Ｑ１７、Ｑ１６、Ｑ１５とを備える。ここで、入力感知基準レベルプルアップ調節部１４０及び入力感知基準レベルプルダウン調節部１２０のドライバーＮＭＯＳトランジスタＱ１１〜Ｑ１８はすべて同じサイズとして設計するのが望ましい。

一方、第１のデコーダ１４４は２×４デコーダであって、ＰＵＳＷ＿０、ＰＵＳＷ＿１、ＰＵＳＷ＿２、ＰＵＳＷ＿３はプルアップカウンタ１４２から出力された２ビットカウント値の互いに異なる組み合わせを入力とする４個のスイッチング部（ナンドゲートなどから具現する）を表したものであり、第２のデコーダ１２４は２×４デコーダであって、ＰＤＳＷ＿０、ＰＤＳＷ＿１、ＰＤＳＷ＿２、ＰＤＳＷ＿３はプルダウンカウンタ１２２から出力された２ビットカウント値の互いに異なる組み合わせを入力とする４個のスイッチング部（ナンドゲートなどから具現する）を表したものである。

図４乃至図９はそれぞれ上記図３のデータ入力バッファ１００の非対称データ伝送パターン類型に従った動作波形を示した図面であって、以下、これを参照して本実施例によるデータ入力バッファ１００の動作をみてみる。

まず、図４はｔ１〜ｔ２区間で連続的にハイデータが伝送され、ｔ３区間はローデータが伝送され、ｔ４区間はハイデータが伝送され、ｔ５〜ｔ６区間は連続的にローデータが伝送され、ｔ７区間はハイデータが伝送される非対称データパターン伝送ケースを示したものである。即ち、連続する２個の同じ極性データ以後に１個の反対極性データが伝送されるケースに関するものである。

ｔ１区間ではＰＵカウンタ１４２とＰＤカウンタ１２２とが共に‘００’とリセットされた状態であって、ＩＳＵ＿０とＩＳＤ＿０とが論理レベルハイ状態であり、残りはすべて論理レベルロー状態を表すことになる。この時、ドライバーＮＭＯＳトランジスタのうち、Ｑ１４、Ｑ１８がターンオンされ、この場合、ノードＮ１を介して流れる電流ｉ１１とノードＮ２を介して流れる電流ｉ１２とは従来の技術（図１参照）と違いはなく、入力感知部の入力感知基準レベルＶＲＥＦ＿ＳＵＢは基準電圧ＶＲＥＦと同一な状態を維持する。

一方、ｔ２区間では連続するハイデータによってＰＵカウンタ１４２がカウンティング動作を行うことによりカウント値は‘０１’となり、ＰＤカウンタ１２２は‘００’とリセット状態を維持する。従って、ＩＳＵ＿０、ＩＳＵ＿１及びＩＳＤ＿０が論理レベルハイ状態であり、残りはすべて論理レベルロー状態を表すことになる。この時、ドライバーＮＭＯＳトランジスタのうち、Ｑ１３、Ｑ１４、Ｑ１８がターンオンされ、この場合、ノードＮ１を介して流れる電流ｉ１１が相対的に増加することになるので、結局、入力感知部の入力感知基準レベルＶＲＥＦ＿ＳＵＢは基準電圧ＶＲＥＦより一定レベル分高くなる。

なお、ｔ３区間はローデータ伝送サイクルであるため、ＰＵカウンタ１４２は、もうこれ以上カウンティング動作を行わなくてカウント値は‘０１’を維持し、ＰＤカウンタ１２２もやはり‘００’とリセット状態を維持する。従って、ドライバーＮＭＯＳトランジスタのターンオン状態はｔ２区間と同一に維持され、入力感知部の入力感知基準レベルＶＲＥＦ＿ＳＵＢもやはりｔ２区間と同一のレベルを維持する。

次いで、ｔ４区間はハイデータ伝送サイクルであるため、ＰＵカウンタ１４２は‘００’とリセットされ、ＰＤカウンタ１２２もやはり‘００’とリセット状態を維持する。この時、ドライバーＮＭＯＳトランジスタのターンオン状態はｔ１区間と同一であり、これにより、入力感知部の入力感知基準レベルＶＲＥＦ＿ＳＵＢはさらに基準電圧ＶＲＥＦレベルと同一になる。

そして、ｔ５区間はローデータ伝送サイクルであるため、ＰＵカウンタ１４２とＰＤカウンタ１２２とが共に‘００’とリセットされた状態を維持し、これにより、入力感知部の入力感知基準レベルＶＲＥＦ＿ＳＵＢは基準電圧ＶＲＥＦと同一の状態を続けて維持する。

一方、ｔ６区間はｔ５区間に続いて連続するローデータ伝送サイクルであるため、ＰＤカウンタ１２２がカウンティング動作を行うことにより、カウント値は‘０１’となり、ＰＵカウンタ１４４は‘００’とリセット状態を維持する。従って、ＩＳＤ＿０、ＩＳＤ＿１及びＩＳＵ＿０が論理レベルハイ状態であり、残りはすべて論理レベルロー状態を表すことになる。この時、ドライバーＮＭＯＳトランジスタのうち、Ｑ１４、Ｑ１７、Ｑ１８がターンオンされ、この場合、ノードＮ２を介して流れる電流ｉ１２が相対的に増加することになるので、結局、入力感知部の入力感知基準レベルＶＲＥＦ＿ＳＵＢは基準電圧ＶＲＥＦより一定レベル分低くなる。

次いで、ｔ７区間はハイデータ伝送サイクルであって、ＰＤカウンタ１２２は、もうこれ以上カウンティング動作を行わなくてカウント値は‘０１’を維持し、ＰＵカウンタ１４２もやはり‘００’とリセット状態を維持する。従って、ドライバーＮＭＯＳトランジスタのターンオン状態はｔ６区間と同一に維持され、入力感知部の入力感知基準レベルＶＲＥＦ＿ＳＵＢもやはりｔ６区間と同一なレベルを維持する。

以上を総合してみると、ＰＵカウンタ１４２は連続するハイデータをカウントし、ＰＤカウンタ１２２は連続するローデータをカウントすることになる。従って、初期状態と非連続的なデータパターンにおいてはリセット状態を維持し、同じ極性のデータが２個連続した場合には、当該カウンタに対応するドライバーＮＭＯＳトランジスタが２個ターンオンし、３個連続したら、ドライバーＮＭＯＳトランジスタが３個ターンオンし、４個連続したら、ドライバーＮＭＯＳトランジスタが４個ターンオンする。また、最大カウント値が限定されているため、同じ極性のデータが４個以上繰り返し伝送されても、その状態を維持することになる。

そして、上記のような方式でターンオンするドライバーＮＭＯＳトランジスタの数を増加させていき、反対極性のデータ伝送サイクルに出会うと、当該サイクルではカウント値をそのまま維持し、その次のサイクルでリセットされた後、前述したようなカウンティング動作を行うことになる。

つまり、ターンオンするドライバーＮＭＯＳトランジスタの数はＰＵカウンタ１４２とＰＤカウンタ１２２とのカウント値によって決められるが、以下の図面でＰＵカウンタ１４２とＰＤカウンタ１２２との状態による入力感知基準レベルプルアップ調節部１４０及び入力感知基準レベルプルダウン調節部１２０の駆動状態をよりよく把握できるように下記の表１のように、ＯＮ＿０、ＯＮ＿１、ＯＮ＿２、ＯＮ＿３として状態を定義した。

次に、図５はｔ１〜ｔ２区間で連続的にローデータが伝送され、ｔ３区間はハイデータが伝送され、ｔ４区間はローデータが伝送され、ｔ５、ｔ６区間は連続的にハイデータが伝送され、ｔ７区間はローデータが伝送される非対称データパターン伝送ケースを示したものである。即ち、連続する２個の同じ極性データ以後に１個の反対極性データが伝送されるケースに関するものであり、上記図４と比較してＰＵカウンタ１４２とＰＤカウンタ１２２とが反対に動作することになり、これにより、入力感知基準レベルＲＥＦ＿ＳＵＢの変化もやはり上記図４とは反対の様相を表している。

次に、図６はｔ１〜ｔ３区間で連続的にハイデータが伝送され、ｔ４区間はローデータが伝送され、ｔ５〜ｔ７区間はさらに連続的にハイデータが伝送される非対称データパターン伝送ケースを示したものである。即ち、連続する３個の同じ極性データ以後に１個の反対極性データが伝送されるケースに関するものである。

この場合、ｔ２区間及びｔ３区間に掛けて入力感知基準レベルＲＥＦ＿ＳＵＢが段階的に上昇することになり、ｔ５区間でさらに基準電圧ＲＥＦレベルに還元し、ｔ６区間及びｔ７区間に掛けてさらに入力感知基準レベルＲＥＦ＿ＳＵＢが段階的に上昇する形態をみせることになる。

一方、図７はｔ１〜ｔ３区間で連続的にローデータが伝送され、ｔ４区間はハイデータが伝送され、ｔ５〜ｔ７区間はさらに連続的にローデータが伝送される非対称データパターン伝送ケースを示したものである。即ち、連続する３個の同じ極性データ以後に１個の反対極性データが伝送されるケースに関するものであり、上記図６と比較してＰＵカウンタ１４２とＰＤカウンタ１２２とが反対に動作することになり、これにより、入力感知基準レベルＲＥＦ＿ＳＵＢの変化もやはり上記図６とは反対の様相を表している。

次に、図８はｔ１〜ｔ４区間で連続的にハイデータが伝送され、ｔ５区間はローデータが伝送され、ｔ６、ｔ７区間はさらに連続的にハイデータが伝送される非対称データパターン伝送ケースを示したものである。即ち、連続する４個の同じ極性データ以後に１個の反対極性データが伝送されるケースに関するものである。

この場合、ｔ２区間、ｔ３区間、ｔ４区間に掛けて入力感知基準レベルＲＥＦ＿ＳＵＢが段階的に上昇することになり、ｔ６区間でさらに基準電圧ＲＥＦレベルに還元し、ｔ７区間でさらに入力感知基準レベルＲＥＦ＿ＳＵＢが上昇する形態をみせることになる。

一方、図９はｔ１〜ｔ４区間で連続的にローデータが伝送され、ｔ５区間はハイデータが伝送され、ｔ６、ｔ７区間はさらに連続的にローデータが伝送される非対称データパターン伝送ケースを示したものである。即ち、連続する４個の同じ極性データ以後に１個の反対極性データが伝送されるケースに関するものであり、上記図８と比較してＰＵカウンタ１４２とＰＤカウンタ１２２とが反対に動作することになり、これにより、入力感知基準レベルＲＥＦ＿ＳＵＢの変化もやはり上記図８とは反対の様相を表している。

以上から説明した本発明は、前述した実施例及び添付した図面により限定されるものでなく、本発明の技術的な思想を外れない範囲内で種々の置換、変形及び変更が可能であるということが、本発明の属する技術分野で通常の知識を持つ者において明白であろう。

例えば、前述した実施例では電源電圧段ＶＤＤ側に電流ミラーが提供され、接地電圧段ＶＳＳ側にバイアストランジスタが提供されるＮＭＯＳタイプ差動増幅器で入力感知部を具現する場合を一例に挙げて説明したが、これと反対に、接地電圧段ＶＳＳ側に電流ミラーが提供され、電源電圧段ＶＤＤ側にバイアストランジスタが提供されるＰＭＯＳタイプ差動増幅器で入力感知部を具現する場合にも本発明は適用される。

また、前述した実施例では入力感知基準レベルプルアップ／プルダウン調節部のそれぞれにおいて４個のドライバーＮＭＯＳトランジスタを使用する場合を一例に挙げて説明したが、ドライバートランジスタでＰＭＯＳトランジスタを使用することも可能であるだけでなく、ドライバートランジスタの数を変更する場合にも本発明は適用される。

なお、前述した実施例ではデータ伝送パターンを記録し、追跡するのにバッファリング部１６０の出力信号ＢＩＮを使用する場合を一例に挙げて説明したが、本発明は伝送されるデータの極性を把握できるすべての信号を用いる場合に適用される。

本発明は、半導体設計技術に関し、特に、半導体素子のデータ入力バッファに利用可能である。

従来の技術によるデータ入力バッファの回路図。 対称的なデータ伝送パターンと非対称的なデータ伝送パターンとの波形を例示した図面。 本発明の一実施例によるデータ入力バッファの回路図。 上記図３のデータ入力バッファの非対称データ伝送パターン類型に従った動作波形を示した図面。 上記図３のデータ入力バッファの非対称データ伝送パターン類型に従った動作波形を示した図面。 上記図３のデータ入力バッファの非対称データ伝送パターン類型に従った動作波形を示した図面。 上記図３のデータ入力バッファの非対称データ伝送パターン類型に従った動作波形を示した図面。 上記図３のデータ入力バッファの非対称データ伝送パターン類型に従った動作波形を示した図面。 上記図３のデータ入力バッファの非対称データ伝送パターン類型に従った動作波形を示した図面。

符号の説明

１２０：入力感知基準レベルプルダウン調節部
１４０：入力感知基準レベルプルアップ調節部
１６０：バッファリング部

Claims (12)

1. 基準電圧と入力データの電圧レベルとを比較して入力データの論理レベルを感知するための入力感知手段；
   前記入力データの伝送パターンに従って前記入力感知手段の入力感知基準レベルを調節するための入力感知基準レベル調節手段；及び
   前記入力感知手段の出力信号をバッファリングするためのバッファリング手段を備える半導体素子のデータ入力バッファ。
2. 前記入力感知基準レベル調節手段は、
   前記入力データの伝送パターンを追跡し、前記入力感知手段の入力感知基準レベルを前記基準電圧に比べて所定レベル分プルアップさせるための入力感知基準レベルプルアップ調節部と、
   前記入力データの伝送パターンを追跡し、前記入力感知手段の入力感知基準レベルを前記基準電圧に比べて所定レベル分プルダウンさせるための入力感知基準レベルプルダウン調節部とを備えることを特徴とする請求項１に記載の半導体素子のデータ入力バッファ。
3. 前記入力感知基準レベルプルアップ調節部は連続するハイデータの伝送回数に従って前記入力感知手段の入力感知基準レベルを段階的にプルアップさせることを特徴とする請求項２に記載の半導体素子のデータ入力バッファ。
4. 前記入力感知基準レベルプルダウン調節部は連続するローデータの伝送回数に従って前記入力感知手段の入力感知基準レベルを段階的にプルダウンさせることを特徴とする請求項３に記載の半導体素子のデータ入力バッファ。
5. 基準電圧と入力データの電圧レベルとを比較して入力データの論理レベルを感知するための入力感知手段；
   前記入力データの伝送パターンを追跡し、前記入力感知手段の基準電圧入力部に流れる電流量を調節するための入力感知基準レベルプルアップ調節手段；
   前記入力データの伝送パターンを追跡し、前記入力感知手段のデータ入力部に流れる電流量を調節するための入力感知基準レベルプルダウン調節手段；及び
   前記入力感知手段の出力信号をバッファリングするためのバッファリング手段を備える半導体素子のデータ入力バッファ。
6. 前記入力感知基準レベルプルアップ調節手段は、
   前記バッファリング手段から出力される連続的なハイデータをカウンティングするための第１のカウンティング部；
   前記第１のカウンティング部から出力されたカウント値をデコーディングするための第１のデコーディング部；及び
   前記第１のデコーディング部の出力信号に応答して前記入力感知手段の基準電圧入力部に流れる電流を駆動するための多数の第１のドライバーを含む第１の駆動部を備えることを特徴とする請求項５に記載の半導体素子のデータ入力バッファ。
7. 前記入力感知基準レベルプルダウン調節手段は、
   前記バッファリング手段から出力される連続的なローデータをカウンティングするための第２のカウンティング部；
   前記第２のカウンティング部から出力されたカウント値をデコーディングするための第２のデコーディング部；及び
   前記第２のデコーディング部の出力信号に応答して前記入力感知手段のデータ入力部に流れる電流を駆動するための多数の第２のドライバーを含む第２の駆動部を備えることを特徴とする請求項６に記載の半導体素子のデータ入力バッファ。
8. 前記入力感知手段は、
   前記基準電圧を印加される前記基準電圧入力部；
   前記入力データを印加される前記データ入力部；
   前記基準電圧入力部及び前記データ入力部と接続された電流ミラー；及び
   クロックイネーブル信号に応答し、前記基準電圧入力部及び前記第１の駆動部を介した第１の電流経路と、前記データ入力部及び前記第２の駆動部を介した第２の電流経路を提供するためのバイアス部を備えることを特徴とする請求項７に記載の半導体素子のデータ入力バッファ。
9. 前記第１の駆動部は前記基準電圧入力部と前記バイアス部との間に並列に接続され、前記第１のデコーディング部の出力信号の各ビットをゲート入力とする多数のドライバーＮＭＯＳトランジスタを備えることを特徴とする請求項６または８に記載の半導体素子のデータ入力バッファ。
10. 前記第２の駆動部は前記データ入力部と前記バイアス部との間に並列に接続され、前記第２のデコーディング部の出力信号の各ビットをゲート入力とする多数のドライバーＮＭＯＳトランジスタを備えることを特徴とする請求項７または８に記載の半導体素子のデータ入力バッファ。
11. 前記第１のカウンティング部は前記バッファリング手段からローデータが出力されるサイクルの次のサイクルでリセットされることを特徴とする請求項９に記載の半導体素子のデータ入力バッファ。
12. 前記第２のカウンティング部は前記バッファリング手段からハイデータが出力されるサイクルの次のサイクルでリセットされることを特徴とする請求項１０に記載の半導体素子のデータ入力バッファ。

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