JP2002016492A - ディジタルｐｌｌパルス発生装置 - Google Patents
ディジタルｐｌｌパルス発生装置Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
Abstract
(57)【要約】
【課題】 所望のタイミングのパルスを安定して供給す
ることが可能なディジタルＰＬＬパルス発生装置を実現
する。 【解決手段】 基準クロックを遅延させた複数の遅延ク
ロックを生成するためにディレイ素子をチェーン状に接
続したディレイチェーン部４２０と、基準信号に同期し
た遅延クロックをディレイチェーン部から複数選択し、
その情報から１周期分のディレイ段数に相当する同期情
報を導き出す同期信号検出部４３０と、同期情報と、所
望のパルスを生成するためのパルス生成情報とを参照
し、ディレイチェーン部から必要な遅延クロックを選択
して、所望のパルス幅および所望のタイミングの出力パ
ルスを生成するパルス生成手段４４０，４５０と、フィ
ードバックパルスとパルス生成手段で生成された出力パ
ルスとを同期信号検出部で比較して位相差を検出するフ
ィードバック手段と、検出された位相差に応じてパルス
生成手段で生成する出力パルスのタイミングを修正する
修正手段を備える。
ることが可能なディジタルＰＬＬパルス発生装置を実現
する。 【解決手段】 基準クロックを遅延させた複数の遅延ク
ロックを生成するためにディレイ素子をチェーン状に接
続したディレイチェーン部４２０と、基準信号に同期し
た遅延クロックをディレイチェーン部から複数選択し、
その情報から１周期分のディレイ段数に相当する同期情
報を導き出す同期信号検出部４３０と、同期情報と、所
望のパルスを生成するためのパルス生成情報とを参照
し、ディレイチェーン部から必要な遅延クロックを選択
して、所望のパルス幅および所望のタイミングの出力パ
ルスを生成するパルス生成手段４４０，４５０と、フィ
ードバックパルスとパルス生成手段で生成された出力パ
ルスとを同期信号検出部で比較して位相差を検出するフ
ィードバック手段と、検出された位相差に応じてパルス
生成手段で生成する出力パルスのタイミングを修正する
修正手段を備える。
Description
【０００１】
【発明が属する技術分野】本発明はディジタルＰＬＬパ
ルス発生装置に関し、さらに詳しくは、目的とするタイ
ミングのパルスを瞬時に安定して発生することが可能な
ディジタルＰＬＬパルス発生装置に関する。
ルス発生装置に関し、さらに詳しくは、目的とするタイ
ミングのパルスを瞬時に安定して発生することが可能な
ディジタルＰＬＬパルス発生装置に関する。
【０００２】
【従来の技術】各種ディジタル回路において、回路動作
のためにクロックを必要としている。このクロックは、
各種方式のクロック発生回路によって生成されている。
のためにクロックを必要としている。このクロックは、
各種方式のクロック発生回路によって生成されている。
【０００３】この場合、各種回路が必要としているパル
ス幅やタイミングは、基準となる基準クロックから直接
的には得られない場合が多い。一般的には、クロック発
生回路からの基準クロックを利用して、回路の遅延また
は専用の遅延素子などを活用して得るようにしている。
ス幅やタイミングは、基準となる基準クロックから直接
的には得られない場合が多い。一般的には、クロック発
生回路からの基準クロックを利用して、回路の遅延また
は専用の遅延素子などを活用して得るようにしている。
【０００４】
【発明が解決しようとする課題】これらクロックに関し
ては、それを要求するデバイスにより適正な範囲があっ
て、この範囲を逸脱すると正常な動作が保証できなくな
る。
ては、それを要求するデバイスにより適正な範囲があっ
て、この範囲を逸脱すると正常な動作が保証できなくな
る。
【０００５】近年、機器の高速化と共に、それを構成す
るデバイスの駆動・動作速度も増し、クロック周波数が
高くなるだけでなく、それらデバイスが要求する出力パ
ルスの適正範囲も狭まる傾向になっている。
るデバイスの駆動・動作速度も増し、クロック周波数が
高くなるだけでなく、それらデバイスが要求する出力パ
ルスの適正範囲も狭まる傾向になっている。
【０００６】しかしながら、機器を構成するデバイスの
動作環境は、本来不安定なものであり、電源電圧，周囲
温度，湿度，回路素子や配線環境の物理的条件などが変
動し、回路動作に影響を与えることがある。したがっ
て、上述した出力パルスや処理パルスを発生する回路も
影響を受けて、出力パルスに変動が生じることがある。
動作環境は、本来不安定なものであり、電源電圧，周囲
温度，湿度，回路素子や配線環境の物理的条件などが変
動し、回路動作に影響を与えることがある。したがっ
て、上述した出力パルスや処理パルスを発生する回路も
影響を受けて、出力パルスに変動が生じることがある。
【０００７】このような場合に、入力されるクロック
を、集積回路内のＰＬＬ回路によってロックして使用す
るものが多数存在している。このように、入力されるク
ロックをＰＬＬ回路によってロックしてクロックとして
使用する市販のＩＣ（ＡＳＩＣなど）では、不連続なク
ロックに対して正常動作が保証されていなかったり、内
部にフィードバックループを有するためセットアップタ
イムがかかるといった問題を有していた。
を、集積回路内のＰＬＬ回路によってロックして使用す
るものが多数存在している。このように、入力されるク
ロックをＰＬＬ回路によってロックしてクロックとして
使用する市販のＩＣ（ＡＳＩＣなど）では、不連続なク
ロックに対して正常動作が保証されていなかったり、内
部にフィードバックループを有するためセットアップタ
イムがかかるといった問題を有していた。
【０００８】本発明は、上記の課題を解決するためにな
されたものであって、各種の変動にかかわらず、所望の
タイミングのパルスを安定して供給することが可能なデ
ィジタルＰＬＬパルス発生装置を実現することを目的と
する。
されたものであって、各種の変動にかかわらず、所望の
タイミングのパルスを安定して供給することが可能なデ
ィジタルＰＬＬパルス発生装置を実現することを目的と
する。
【０００９】
【課題を解決するための手段】上記課題は以下の構成に
より解決することができる。 〈構成〉 （１）請求項１記載の発明は、基準クロックを遅延させ
た複数の遅延クロックを生成するためにディレイ素子を
チェーン状に接続したディレイチェーン部と、基準信号
に同期した遅延クロックを前記ディレイチェーン部から
複数選択し、その情報から１周期分のディレイ段数に相
当する同期情報を導き出す同期信号検出部と、前記同期
信号検出部で導き出された同期情報と、所望のパルスを
生成するためのパルス生成情報とを参照し、前記ディレ
イチェーン部から必要な遅延クロックを選択して、所望
のパルス幅および所望のタイミングの出力パルスを生成
するパルス生成手段と、フィードバックパルスと前記パ
ルス生成手段で生成された出力パルスとを前記同期信号
検出部で比較することにより、位相差を検出するフィー
ドバック手段と、前記フィードバック手段で検出された
位相差に応じて前記パルス生成手段で生成される出力パ
ルスのタイミングを修正する修正手段と、を有すること
を特徴とするディジタルＰＬＬパルス発生装置である。
より解決することができる。 〈構成〉 （１）請求項１記載の発明は、基準クロックを遅延させ
た複数の遅延クロックを生成するためにディレイ素子を
チェーン状に接続したディレイチェーン部と、基準信号
に同期した遅延クロックを前記ディレイチェーン部から
複数選択し、その情報から１周期分のディレイ段数に相
当する同期情報を導き出す同期信号検出部と、前記同期
信号検出部で導き出された同期情報と、所望のパルスを
生成するためのパルス生成情報とを参照し、前記ディレ
イチェーン部から必要な遅延クロックを選択して、所望
のパルス幅および所望のタイミングの出力パルスを生成
するパルス生成手段と、フィードバックパルスと前記パ
ルス生成手段で生成された出力パルスとを前記同期信号
検出部で比較することにより、位相差を検出するフィー
ドバック手段と、前記フィードバック手段で検出された
位相差に応じて前記パルス生成手段で生成される出力パ
ルスのタイミングを修正する修正手段と、を有すること
を特徴とするディジタルＰＬＬパルス発生装置である。
【００１０】（２）請求項２記載の発明は、前記修正手
段は、出力パルスとフィードバックパルスとの位相差を
保持する記憶部を備え、前記記憶部に保持された位相差
を相殺するように出力パルスのタイミングを修正する、
ことを特徴とする請求項１記載のディジタルＰＬＬパル
ス発生装置である。
段は、出力パルスとフィードバックパルスとの位相差を
保持する記憶部を備え、前記記憶部に保持された位相差
を相殺するように出力パルスのタイミングを修正する、
ことを特徴とする請求項１記載のディジタルＰＬＬパル
ス発生装置である。
【００１１】（３）請求項３記載の発明は、フィードバ
ックによる位相差の検出と、検出された位相差に応じた
出力パルスのタイミングの修正とを同一の装置において
時分割で実行する、ことを特徴とする請求項１または請
求項２のいずれかに記載のディジタルＰＬＬパルス発生
装置である。
ックによる位相差の検出と、検出された位相差に応じた
出力パルスのタイミングの修正とを同一の装置において
時分割で実行する、ことを特徴とする請求項１または請
求項２のいずれかに記載のディジタルＰＬＬパルス発生
装置である。
【００１２】（４）請求項４記載の発明は、前記ディレ
イチェーン部と前記同期信号検出部とを２系統備え、フ
ィードバックによる位相差の検出と、検出された位相差
に応じた出力パルスのタイミングの修正とを並列に実行
する、ことを特徴とする請求項１または請求項２のいず
れかに記載のディジタルＰＬＬパルス発生装置である。
イチェーン部と前記同期信号検出部とを２系統備え、フ
ィードバックによる位相差の検出と、検出された位相差
に応じた出力パルスのタイミングの修正とを並列に実行
する、ことを特徴とする請求項１または請求項２のいず
れかに記載のディジタルＰＬＬパルス発生装置である。
【００１３】（５）請求項５記載の発明は、複数の遅延
クロックを生成するためディレイ素子をチェーン状に接
続した第１ディレイチェーン部と、複数の遅延クロック
もしくは複数の遅延フィードバックパルスを生成するた
めディレイ素子をチェーン状に接続した第２ディレイチ
ェーン部と、基準信号に同期した遅延クロックを前記第
１ディレイチェーン部から複数選択し、その情報から１
周期分のディレイ段数に相当する第１同期情報を導き出
す第１同期信号検出部と、出力パルスもしくはフィード
バックパルスに同期した遅延クロックを前記第２ディレ
イチェーン部から複数選択し、その情報から１周期分の
ディレイ段数に相当する第２同期情報を導き出す第２同
期信号検出部と、前記第１同期信号検出部で導き出され
た第１同期情報と、前記第２同期信号検出部で導き出さ
れた第２同期情報と、所望のパルスを生成するためのパ
ルス生成情報とを参照し、前記第１ディレイチェーン部
から必要な遅延クロックを選択して、所望のパルス幅お
よび所望のタイミングであって、フィードバックパルス
の変動を相殺するような出力パルスを生成するパルス生
成手段と、を有することを特徴とするディジタルＰＬＬ
パルス発生装置である。
クロックを生成するためディレイ素子をチェーン状に接
続した第１ディレイチェーン部と、複数の遅延クロック
もしくは複数の遅延フィードバックパルスを生成するた
めディレイ素子をチェーン状に接続した第２ディレイチ
ェーン部と、基準信号に同期した遅延クロックを前記第
１ディレイチェーン部から複数選択し、その情報から１
周期分のディレイ段数に相当する第１同期情報を導き出
す第１同期信号検出部と、出力パルスもしくはフィード
バックパルスに同期した遅延クロックを前記第２ディレ
イチェーン部から複数選択し、その情報から１周期分の
ディレイ段数に相当する第２同期情報を導き出す第２同
期信号検出部と、前記第１同期信号検出部で導き出され
た第１同期情報と、前記第２同期信号検出部で導き出さ
れた第２同期情報と、所望のパルスを生成するためのパ
ルス生成情報とを参照し、前記第１ディレイチェーン部
から必要な遅延クロックを選択して、所望のパルス幅お
よび所望のタイミングであって、フィードバックパルス
の変動を相殺するような出力パルスを生成するパルス生
成手段と、を有することを特徴とするディジタルＰＬＬ
パルス発生装置である。
【００１４】（６）請求項６記載の発明は、前記第１同
期情報の導出と、前記第２同期情報の導出と、フィード
バックパルスの変動を相殺する前記出力パルスの生成と
を、並列に実行する、ことを特徴とする請求項５記載の
ディジタルＰＬＬパルス発生装置である。
期情報の導出と、前記第２同期情報の導出と、フィード
バックパルスの変動を相殺する前記出力パルスの生成と
を、並列に実行する、ことを特徴とする請求項５記載の
ディジタルＰＬＬパルス発生装置である。
【００１５】（７）請求項７記載の発明は、前記第２同
期信号検出部での第２同期情報は、基準クロックとフィ
ードバックパルスとの状態、および、出力パルスとフィ
ードバックパルスとの状態を含む、ことを特徴とする請
求項５または請求項６のいずれかに記載のディジタルＰ
ＬＬパルス発生装置である。
期信号検出部での第２同期情報は、基準クロックとフィ
ードバックパルスとの状態、および、出力パルスとフィ
ードバックパルスとの状態を含む、ことを特徴とする請
求項５または請求項６のいずれかに記載のディジタルＰ
ＬＬパルス発生装置である。
【００１６】（８）請求項８記載の発明は、前記各部が
集積回路で構成される、ことを特徴とする請求項１乃至
請求項７のいずれかに記載のディジタルＰＬＬパルス発
生装置である。
集積回路で構成される、ことを特徴とする請求項１乃至
請求項７のいずれかに記載のディジタルＰＬＬパルス発
生装置である。
【００１７】（９）請求項９記載の発明は、前記各部が
ディジタル回路で構成される、ことを特徴とする請求項
１乃至請求項８のいずれかに記載のディジタルＰＬＬパ
ルス発生装置である。
ディジタル回路で構成される、ことを特徴とする請求項
１乃至請求項８のいずれかに記載のディジタルＰＬＬパ
ルス発生装置である。
【００１８】（１０）請求項１０記載の発明は、前記パ
ルス発生手段はＣＰＵにより制御される、ことを特徴と
する請求項１乃至請求項９のいずれかに記載のディジタ
ルＰＬＬパルス発生装置である。
ルス発生手段はＣＰＵにより制御される、ことを特徴と
する請求項１乃至請求項９のいずれかに記載のディジタ
ルＰＬＬパルス発生装置である。
【００１９】〈作用〉以上の（１）〜（１０）に記載さ
れた本発明のディジタルＰＬＬパルス発生装置によれ
ば、複数のクロックから選択して目的の処理パルスを発
生した後に、フィードバック結果によってクロックを選
択し直すことにより、位相比較を開始してから所望のタ
イミングの出力パルスを得るまで、１０クロック以内で
行うことが可能になる。
れた本発明のディジタルＰＬＬパルス発生装置によれ
ば、複数のクロックから選択して目的の処理パルスを発
生した後に、フィードバック結果によってクロックを選
択し直すことにより、位相比較を開始してから所望のタ
イミングの出力パルスを得るまで、１０クロック以内で
行うことが可能になる。
【００２０】すなわち、ディジタル的なフィードバック
を実行することで、各種の変動にかかわらず、所望のタ
イミングのパルスを安定して速やかに供給することが可
能になる。
を実行することで、各種の変動にかかわらず、所望のタ
イミングのパルスを安定して速やかに供給することが可
能になる。
【００２１】また、（１）、（２）、（３）に記載され
た本発明のディジタルＰＬＬパルス発生装置によれば、
１系統の回路で時分割処理する構成になっているため、
回路構成をシンプルにすることができる。
た本発明のディジタルＰＬＬパルス発生装置によれば、
１系統の回路で時分割処理する構成になっているため、
回路構成をシンプルにすることができる。
【００２２】また、（４）、（５）、（６）に記載され
た本発明のディジタルＰＬＬパルス発生装置によれば、
２系統の回路で並列処理する構成になっているため、常
時リアルタイムで、フィードバックをかけて補正をする
ことが可能になる。
た本発明のディジタルＰＬＬパルス発生装置によれば、
２系統の回路で並列処理する構成になっているため、常
時リアルタイムで、フィードバックをかけて補正をする
ことが可能になる。
【００２３】また、本願発明のディジタルＰＬＬパルス
発生装置はディジタル的な処理を行っているため、
（８）のように集積回路で構成するのに適している。ま
た、本願発明のディジタルＰＬＬパルス発生装置はディ
ジタル的な処理を行っているため、（９）のようにディ
ジタル回路で構成するのに適している。
発生装置はディジタル的な処理を行っているため、
（８）のように集積回路で構成するのに適している。ま
た、本願発明のディジタルＰＬＬパルス発生装置はディ
ジタル的な処理を行っているため、（９）のようにディ
ジタル回路で構成するのに適している。
【００２４】また、本願発明のディジタルＰＬＬパルス
発生装置はディジタル的な処理を行っているため、（１
０）のようにＣＰＵによって制御しつつ構成するのに適
している。
発生装置はディジタル的な処理を行っているため、（１
０）のようにＣＰＵによって制御しつつ構成するのに適
している。
【００２５】
【発明の実施の形態】以下、図面を参照して、本発明の
ディジタルＰＬＬパルス発生装置の実施の形態例を詳細
に説明する。
ディジタルＰＬＬパルス発生装置の実施の形態例を詳細
に説明する。
【００２６】〈第１の実施の形態例〉この図１におい
て、ＣＰＵ４０１はクロック発生装置全体を制御する制
御手段として動作している。なお、このＣＰＵ４０１
が、クロックの１周期以内に、出力パルスの周波数やタ
イミングの基本的な制御を実行している。
て、ＣＰＵ４０１はクロック発生装置全体を制御する制
御手段として動作している。なお、このＣＰＵ４０１
が、クロックの１周期以内に、出力パルスの周波数やタ
イミングの基本的な制御を実行している。
【００２７】基準クロック発生部４１０は基準となるク
ロック（基準クロック：図１）を生成している。クロ
ック生成部としてのディレイチェーン部４２０は、通常
時において、入力信号（基準クロック発生部４１０から
の基準クロック）を遅延させて位相が少しずつ異なる複
数の遅延クロック（複数のクロック：図１、図２参
照）を得るための、本発明の請求項におけるクロック生
成部を構成するディレイ素子群である。
ロック（基準クロック：図１）を生成している。クロ
ック生成部としてのディレイチェーン部４２０は、通常
時において、入力信号（基準クロック発生部４１０から
の基準クロック）を遅延させて位相が少しずつ異なる複
数の遅延クロック（複数のクロック：図１、図２参
照）を得るための、本発明の請求項におけるクロック生
成部を構成するディレイ素子群である。
【００２８】ここで、ディレイチェーン部４２０は、位
相が少しずつ異なる遅延クロックについて、基準クロッ
クの２周期分にわたって生成できる段数になるようにチ
ェーン状にディレイ素子が縦続接続されていて、各ディ
レイ素子から遅延クロックを出力できることが好まし
い。なお、各ディレイ素子の入出力には反転論理の論理
回路を接続して、デューティの崩れを最小限にすること
が望ましい。また、各ディレイ素子の出力間隔ができる
だけ細かく均等になるような回路やレイアウトを行うこ
とも望ましい。
相が少しずつ異なる遅延クロックについて、基準クロッ
クの２周期分にわたって生成できる段数になるようにチ
ェーン状にディレイ素子が縦続接続されていて、各ディ
レイ素子から遅延クロックを出力できることが好まし
い。なお、各ディレイ素子の入出力には反転論理の論理
回路を接続して、デューティの崩れを最小限にすること
が望ましい。また、各ディレイ素子の出力間隔ができる
だけ細かく均等になるような回路やレイアウトを行うこ
とも望ましい。
【００２９】なお、ここではディレイ素子を用いて遅延
クロックを生成したが、ディレイ素子を用いずに位相の
異なる複数のクロックを生成できるクロック生成部を設
けるようにしてもよい。
クロックを生成したが、ディレイ素子を用いずに位相の
異なる複数のクロックを生成できるクロック生成部を設
けるようにしてもよい。
【００３０】なお、基準クロック発生部４１０は、複数
のクロック発生装置が存在する場合に、個々のクロック
発生装置にそれぞれ内蔵されていてもよいが、単一の基
準クロック発生部４１０からそれぞれのクロック発生装
置や基板に基準クロックを分配してもよい。
のクロック発生装置が存在する場合に、個々のクロック
発生装置にそれぞれ内蔵されていてもよいが、単一の基
準クロック発生部４１０からそれぞれのクロック発生装
置や基板に基準クロックを分配してもよい。
【００３１】なお、この第１の実施の形態例において
は、フィードバック時には、ディレイチェーン部４２０
は、セレクタ４６０を介して、装置が出力する出力パル
ス（図１）を受けてディレイ素子によって遅延させ
る。
は、フィードバック時には、ディレイチェーン部４２０
は、セレクタ４６０を介して、装置が出力する出力パル
ス（図１）を受けてディレイ素子によって遅延させ
る。
【００３２】同期信号検出部４３０は、通常時には、複
数のクロック（図１）の中で基準クロック（所望の入
力信号の先端位置）に同期している遅延クロックの段数
（同期ポイント）を検出する手段であり、同期情報を出
力する。なお、この同期情報を位相差状態と呼ぶことも
でき、この同期情報（位相差状態）は、後述する同期ポ
イント情報や位相差そのものの状態（位相差状態）を含
む。
数のクロック（図１）の中で基準クロック（所望の入
力信号の先端位置）に同期している遅延クロックの段数
（同期ポイント）を検出する手段であり、同期情報を出
力する。なお、この同期情報を位相差状態と呼ぶことも
でき、この同期情報（位相差状態）は、後述する同期ポ
イント情報や位相差そのものの状態（位相差状態）を含
む。
【００３３】ここで、同期信号検出部４３０は、通常時
にはセレクタ４７０経由で基準クロックが与えられ、複
数のクロック（図１）の中で、最初に基準クロックに
同期している第１同期ポイント情報Ｖ1stと、２番目に
基準クロックに同期している第２同期ポイント情報Ｖ2n
dと、それらの間の遅延段数Ｖprdを出力（図１）でき
ることが好ましい。図２に示す例では、第１同期ポイン
ト情報Ｖ1st＝２０，第２同期ポイント情報Ｖ2nd＝５
０，遅延段数Ｖprd＝３０，となっている。
にはセレクタ４７０経由で基準クロックが与えられ、複
数のクロック（図１）の中で、最初に基準クロックに
同期している第１同期ポイント情報Ｖ1stと、２番目に
基準クロックに同期している第２同期ポイント情報Ｖ2n
dと、それらの間の遅延段数Ｖprdを出力（図１）でき
ることが好ましい。図２に示す例では、第１同期ポイン
ト情報Ｖ1st＝２０，第２同期ポイント情報Ｖ2nd＝５
０，遅延段数Ｖprd＝３０，となっている。
【００３４】また、同期信号検出部４３０は、フィード
バック時には、セレクタ４７０経由で外部機器からのフ
ィードバックパルス（たとえば、生成した出力パルスを
目的の負荷に接続することに起因する回路素子のバラツ
キ、配線長などの物理的変化および、電源電圧、周囲温
度、湿度などの環境変化によって伝播変動を含んだ状態
の出力パルス）と、ディレイチェーン部４２０を経由し
て装置が出力する出力パルス（図１）が与えられ、フ
ィードバックパルスの遅延状態を示すフィードバック時
同期ポイント情報Ｖfbを出力する（図１）。すなわ
ち、この同期信号検出部４３０は、フィードバック時に
は、フィードバック手段を構成している。
バック時には、セレクタ４７０経由で外部機器からのフ
ィードバックパルス（たとえば、生成した出力パルスを
目的の負荷に接続することに起因する回路素子のバラツ
キ、配線長などの物理的変化および、電源電圧、周囲温
度、湿度などの環境変化によって伝播変動を含んだ状態
の出力パルス）と、ディレイチェーン部４２０を経由し
て装置が出力する出力パルス（図１）が与えられ、フ
ィードバックパルスの遅延状態を示すフィードバック時
同期ポイント情報Ｖfbを出力する（図１）。すなわ
ち、この同期信号検出部４３０は、フィードバック時に
は、フィードバック手段を構成している。
【００３５】なお、以上のように基準クロックに同期す
る段数を検出するためには、複数のディレイチェーン部
４２０の隣接する各出力同士を入力とするフリップフロ
ップを設け、隣接する入力の論理が反転する箇所を検出
するようにすればよい。
る段数を検出するためには、複数のディレイチェーン部
４２０の隣接する各出力同士を入力とするフリップフロ
ップを設け、隣接する入力の論理が反転する箇所を検出
するようにすればよい。
【００３６】すなわち、ディレイチェーン部４２０から
の複数の遅延信号の出力にそれぞれフリップフロップを
接続し、前記複数の遅延信号のうち互いに隣り合う出力
の論理が相異なる箇所を１カ所以上を検出する論理回路
を設け、すべてのフリップフロップのクロックは同一の
クロックまたは同一の任意の信号を入力し、論理が相異
なる箇所の値（遅延段数）遅延情報として用いればよ
い。
の複数の遅延信号の出力にそれぞれフリップフロップを
接続し、前記複数の遅延信号のうち互いに隣り合う出力
の論理が相異なる箇所を１カ所以上を検出する論理回路
を設け、すべてのフリップフロップのクロックは同一の
クロックまたは同一の任意の信号を入力し、論理が相異
なる箇所の値（遅延段数）遅延情報として用いればよ
い。
【００３７】記憶部４３１は通常時の同期ポイント情報
とフィードバック時同期ポイント情報との誤差成分を保
持し、この保持している誤差成分を利用して、補償した
同期ポイント情報を通常時に出力する（図１）。すな
わち、請求項での修正手段を構成している。
とフィードバック時同期ポイント情報との誤差成分を保
持し、この保持している誤差成分を利用して、補償した
同期ポイント情報を通常時に出力する（図１）。すな
わち、請求項での修正手段を構成している。
【００３８】切替制御部４４０は、基準クロック発生部
４１０からの基準クロック（図１）と、同期信号検出
部４３０と記憶部４３１からの同期ポイント情報（図１
）と、ＣＰＵ４０１からのシフト情報（図１：請求
項における「パルス生成情報」）とをもとにして、所望
のタイミング（所定の時刻もしくは所定の時間）にクロ
ックの立ち上がりと立ち下がりを生じさせて所望の出力
パルスを生成するために、複数のクロック（図１）の
中からどの位相のクロックを選択すべきかのセレクト段
数情報（図１）を出力する。なお、ここで切替制御部
４４０に対してＣＰＵ４０１から与えられる「シフト情
報」としては、ＣＰＵmode、ＣＰＵdata、ＣＰＵadjust
などの信号が存在する。
４１０からの基準クロック（図１）と、同期信号検出
部４３０と記憶部４３１からの同期ポイント情報（図１
）と、ＣＰＵ４０１からのシフト情報（図１：請求
項における「パルス生成情報」）とをもとにして、所望
のタイミング（所定の時刻もしくは所定の時間）にクロ
ックの立ち上がりと立ち下がりを生じさせて所望の出力
パルスを生成するために、複数のクロック（図１）の
中からどの位相のクロックを選択すべきかのセレクト段
数情報（図１）を出力する。なお、ここで切替制御部
４４０に対してＣＰＵ４０１から与えられる「シフト情
報」としては、ＣＰＵmode、ＣＰＵdata、ＣＰＵadjust
などの信号が存在する。
【００３９】セレクト部４５０は、切替制御部４４０か
らのセレクト段数情報（図１）を受け、複数のクロッ
ク（図１）の中から、所望の立ち上がりと立ち下がり
のクロックを選択して、クロックを受けて所望のパルス
幅および所望のタイミングの出力パルス（図１）を生
成する。
らのセレクト段数情報（図１）を受け、複数のクロッ
ク（図１）の中から、所望の立ち上がりと立ち下がり
のクロックを選択して、クロックを受けて所望のパルス
幅および所望のタイミングの出力パルス（図１）を生
成する。
【００４０】なお、このセレクト部４５０は、図３に示
すように、所望の立ち上がりタイミングのクロックを選
択するためのセレクタ４５１と、所望の立ち下がりタイ
ミングのクロックを選択するためのセレクタ４５２と、
所望の立ち上がりタイミングのクロックと所望の立ち下
がりタイミングのクロックとによって所望の出力パルス
を生成する論路回路（ＡＮＤ，ＯＲ，ＮＡＮＤ，ＮＯ
Ｒ，ＥｘＯＲ，ＥｘＮＯＲなど）で構成された組み合わ
せ回路４５３で構成されている。
すように、所望の立ち上がりタイミングのクロックを選
択するためのセレクタ４５１と、所望の立ち下がりタイ
ミングのクロックを選択するためのセレクタ４５２と、
所望の立ち上がりタイミングのクロックと所望の立ち下
がりタイミングのクロックとによって所望の出力パルス
を生成する論路回路（ＡＮＤ，ＯＲ，ＮＡＮＤ，ＮＯ
Ｒ，ＥｘＯＲ，ＥｘＮＯＲなど）で構成された組み合わ
せ回路４５３で構成されている。
【００４１】セレクタ４６０は、ＣＰＵ４０１の制御に
したがって、通常時にはディレイチェーン部４２０に対
して基準クロック発生部４１０からの基準クロック（図
１）を供給し、フィードバック時にはディレイチェー
ン部４２０に対して出力する出力パルス（図１）を供
給する。
したがって、通常時にはディレイチェーン部４２０に対
して基準クロック発生部４１０からの基準クロック（図
１）を供給し、フィードバック時にはディレイチェー
ン部４２０に対して出力する出力パルス（図１）を供
給する。
【００４２】セレクタ４７０は、ＣＰＵ４０１の制御に
したがって、通常時には同期信号検出部４３０に対して
基準クロック発生部４１０からの基準クロックを供給
し、フィードバック時には同期信号検出部４３０に対し
て外部機器からのフィードバックパルスを供給する。
したがって、通常時には同期信号検出部４３０に対して
基準クロック発生部４１０からの基準クロックを供給
し、フィードバック時には同期信号検出部４３０に対し
て外部機器からのフィードバックパルスを供給する。
【００４３】図４は切替制御部４４０の通常時の動作状
態を示すタイムチャートである。ここでは、説明を簡単
にするため、前述した遅延段数Ｖprd＝１００であると
する（図４（ａ））。
態を示すタイムチャートである。ここでは、説明を簡単
にするため、前述した遅延段数Ｖprd＝１００であると
する（図４（ａ））。
【００４４】そして、所望の出力パルスは（図４
（ｂ））、Ｖprd×０のタイミングで立ち上がり、Ｖprd
×０．２５のタイミングで立ち下がる、基準クロックの
２５％の周期のパルスであるとする。
（ｂ））、Ｖprd×０のタイミングで立ち上がり、Ｖprd
×０．２５のタイミングで立ち下がる、基準クロックの
２５％の周期のパルスであるとする。
【００４５】この場合、切替制御部４４０はセレクト段
数情報（図１）として、 Ｆsync1＝０＋１００×０＝０， Ｆsync2＝０＋１００×０．２５＝２５， をセレクト部４５０に対して出力する。
数情報（図１）として、 Ｆsync1＝０＋１００×０＝０， Ｆsync2＝０＋１００×０．２５＝２５， をセレクト部４５０に対して出力する。
【００４６】なお、このセレクト段数情報は、電源電圧
や環境温度などで変化することに鑑みて、Ｖprd，Ｖ1s
t，V2ndなどを、ある任意の間隔で更新しておくことが
望ましい。
や環境温度などで変化することに鑑みて、Ｖprd，Ｖ1s
t，V2ndなどを、ある任意の間隔で更新しておくことが
望ましい。
【００４７】また、このＦsync1とＦsync2に関して、Ｃ
ＰＵ４０１からのシフト情報ＣＰＵmodeによってＣＰＵ
４０１から直接Ｆsync1とＦsync2とを書き込むモード
（ＣＰＵdata→Ｆsync1，Ｆsync2）や、±のアジャスト
を行うモード（Ｆsync±ＣＰＵadjust）などの設定も可
能である。このようなＣＰＵモードに関しては、本実施
の形態例がディジタル的なＰＬＬ回路（ディジタルＰＬ
Ｌ回路）であることから、任意に設定することが可能に
なっている。
ＰＵ４０１からのシフト情報ＣＰＵmodeによってＣＰＵ
４０１から直接Ｆsync1とＦsync2とを書き込むモード
（ＣＰＵdata→Ｆsync1，Ｆsync2）や、±のアジャスト
を行うモード（Ｆsync±ＣＰＵadjust）などの設定も可
能である。このようなＣＰＵモードに関しては、本実施
の形態例がディジタル的なＰＬＬ回路（ディジタルＰＬ
Ｌ回路）であることから、任意に設定することが可能に
なっている。
【００４８】このようにして、通常時には、基準クロッ
ク（図１）を遅延させた複数の遅延クロック（図１
）から所望の立ち上がりと立ち下がりとを選択するこ
とで、所望のパルス幅および所望のタイミングの出力パ
ルス（図１）を生成する。
ク（図１）を遅延させた複数の遅延クロック（図１
）から所望の立ち上がりと立ち下がりとを選択するこ
とで、所望のパルス幅および所望のタイミングの出力パ
ルス（図１）を生成する。
【００４９】図５はフィードバックパルスの遅延状態を
示すフィードバック時同期ポイント情報Ｖfbを生成する
様子を示すタイムチャートである。図１のブロック図に
おいて、フィードバック時には、ディレイチェーン部４
２０は、セレクタ４６０を通過した出力パルス（図１
）を受けて、ディレイ素子によって遅延させる。同様
に、フィードバックパルスがセレクタ４７０を通過す
る。これにより、同期信号検出部４３０では、フィード
バックパルス（図５（ａ））と出力パルスの遅延信号
（図５（ｂ）〜（ｄ））との同期状態が、フィードバッ
クパルスの遅延状態を示すフィードバック時同期ポイン
ト情報Ｖfbとして出力される。図５の場合は、フィード
バックパルス（図５（ａ））は遅延信号ＤＬ２と同期し
ているため、Ｖfb＝＋２となる。このフィードバック時
同期ポイント情報Ｖfb＝＋２が、フィードバック時に記
憶部４３１に記憶される。
示すフィードバック時同期ポイント情報Ｖfbを生成する
様子を示すタイムチャートである。図１のブロック図に
おいて、フィードバック時には、ディレイチェーン部４
２０は、セレクタ４６０を通過した出力パルス（図１
）を受けて、ディレイ素子によって遅延させる。同様
に、フィードバックパルスがセレクタ４７０を通過す
る。これにより、同期信号検出部４３０では、フィード
バックパルス（図５（ａ））と出力パルスの遅延信号
（図５（ｂ）〜（ｄ））との同期状態が、フィードバッ
クパルスの遅延状態を示すフィードバック時同期ポイン
ト情報Ｖfbとして出力される。図５の場合は、フィード
バックパルス（図５（ａ））は遅延信号ＤＬ２と同期し
ているため、Ｖfb＝＋２となる。このフィードバック時
同期ポイント情報Ｖfb＝＋２が、フィードバック時に記
憶部４３１に記憶される。
【００５０】図６は出力パルスのタイミングについて、
フィードバック時同期ポイント情報Ｖfbを用いて修正す
る様子を示すタイムチャートである。ここで、図６
（ａ）〜（ｄ）では、フィードバック実行前に、ＤＬ１
０〜ＤＬ２５を用いて出力パルスを生成する様子を示し
ている。ここで、フィードバックの実行により、記憶部
４３１がＶfb＝＋２を記憶し、フィードバック実行後の
通常動作では、切替制御部４４０はＶfb＝＋２を補償す
るために、ＤＬ８とＤＬ２３を選択するためのセレクト
段数情報をセレクト部４５０に対して出力する。したが
って、セレクト部４５０では、ＤＬ８とＤＬ２３とがセ
レクタによって選択され、ＤＬ８〜ＤＬ２３の出力パル
スが生成される。なお、ここでは、Ｖfbが２の場合の例
であったので、遅延クロックを２段分戻すように補正を
行っている。
フィードバック時同期ポイント情報Ｖfbを用いて修正す
る様子を示すタイムチャートである。ここで、図６
（ａ）〜（ｄ）では、フィードバック実行前に、ＤＬ１
０〜ＤＬ２５を用いて出力パルスを生成する様子を示し
ている。ここで、フィードバックの実行により、記憶部
４３１がＶfb＝＋２を記憶し、フィードバック実行後の
通常動作では、切替制御部４４０はＶfb＝＋２を補償す
るために、ＤＬ８とＤＬ２３を選択するためのセレクト
段数情報をセレクト部４５０に対して出力する。したが
って、セレクト部４５０では、ＤＬ８とＤＬ２３とがセ
レクタによって選択され、ＤＬ８〜ＤＬ２３の出力パル
スが生成される。なお、ここでは、Ｖfbが２の場合の例
であったので、遅延クロックを２段分戻すように補正を
行っている。
【００５１】このようにすることで、出力パルスを目的
の負荷に接続することに起因する回路素子のバラツキ、
配線長などの物理的変化および、電源電圧、周囲温度、
湿度などの環境変化によって生じる伝播変動分などが補
正される。すなわち、各種の変動にかかわらず、ディジ
タルＰＬＬパルス発生装置に必要な一定のパルスを供給
することが可能になる。
の負荷に接続することに起因する回路素子のバラツキ、
配線長などの物理的変化および、電源電圧、周囲温度、
湿度などの環境変化によって生じる伝播変動分などが補
正される。すなわち、各種の変動にかかわらず、ディジ
タルＰＬＬパルス発生装置に必要な一定のパルスを供給
することが可能になる。
【００５２】なお、このようなフィードバックを行う時
間や間隔はＣＰＵ４０１が任意に定めることができる。
以上の実施の形態例によれば、クロック周波数が高く、
それらデバイスが要求する出力パルスの適正範囲も狭ま
っているものにも対応できる。また、電源電圧，周囲温
度，湿度，回路素子や配線環境の物理的条件などが変動
する場合でも、出力パルスには変動が生じない。そし
て、従来のアナログのＰＬＬ回路とは異なり、ディジタ
ル的なＰＬＬ回路であるため、不連続なクロックに対し
ても正常動作が期待でき、かつ、数クロック分のセット
アップタイムで安定した動作ができる。
間や間隔はＣＰＵ４０１が任意に定めることができる。
以上の実施の形態例によれば、クロック周波数が高く、
それらデバイスが要求する出力パルスの適正範囲も狭ま
っているものにも対応できる。また、電源電圧，周囲温
度，湿度，回路素子や配線環境の物理的条件などが変動
する場合でも、出力パルスには変動が生じない。そし
て、従来のアナログのＰＬＬ回路とは異なり、ディジタ
ル的なＰＬＬ回路であるため、不連続なクロックに対し
ても正常動作が期待でき、かつ、数クロック分のセット
アップタイムで安定した動作ができる。
【００５３】なお、この第１の実施の形態例では、フィ
ードバック動作と位相修正動作とを、同一の回路で時分
割で行っている（図８（ｂ）参照）。このフィードバッ
ク動作は、本実施の形態例を画像形成装置などに応用し
た場合には、非画像領域で実行すればよい。このように
することで、回路構成を簡略化できる利点がある。
ードバック動作と位相修正動作とを、同一の回路で時分
割で行っている（図８（ｂ）参照）。このフィードバッ
ク動作は、本実施の形態例を画像形成装置などに応用し
た場合には、非画像領域で実行すればよい。このように
することで、回路構成を簡略化できる利点がある。
【００５４】また、図１を用いた以上の説明では、セレ
クト部４５０が単一の出力パルスを生成するようにして
いる構成を示したが、セレクト部を複数設けて、複数の
異なる出力パルスを生成・出力することも可能である。
クト部４５０が単一の出力パルスを生成するようにして
いる構成を示したが、セレクト部を複数設けて、複数の
異なる出力パルスを生成・出力することも可能である。
【００５５】なお、以上説明した第１の実施の形態例の
各部はディジタル回路であるので、集積回路として構成
することに適している。さらに、パルス発生に関する各
部ＣＰＵにより制御されることが望ましい。
各部はディジタル回路であるので、集積回路として構成
することに適している。さらに、パルス発生に関する各
部ＣＰＵにより制御されることが望ましい。
【００５６】〈第２の実施の形態例〉図７は本発明の第
２の実施の形態例の構成を示すブロック図である。図１
と同一物には同一番号を付してある。
２の実施の形態例の構成を示すブロック図である。図１
と同一物には同一番号を付してある。
【００５７】この実施の形態例では、ディレイチェーン
部と同期信号検出部とが２系統配置されていることを特
徴としている。すなわち、ディレイチェーン部４２０ａ
（第１ディレイチェーン部）と同期信号検出部４３０ａ
（第１同期信号検出部）では、基準クロック（図７）
を遅延させた複数の遅延クロック（図７）を生成し、
同期状態（図７：第１同期情報）を参照して所望の立
ち上がりと立ち下がりとを選択することで、所望のパル
ス幅および所望のタイミングの出力パルス（図１）を
生成している。
部と同期信号検出部とが２系統配置されていることを特
徴としている。すなわち、ディレイチェーン部４２０ａ
（第１ディレイチェーン部）と同期信号検出部４３０ａ
（第１同期信号検出部）では、基準クロック（図７）
を遅延させた複数の遅延クロック（図７）を生成し、
同期状態（図７：第１同期情報）を参照して所望の立
ち上がりと立ち下がりとを選択することで、所望のパル
ス幅および所望のタイミングの出力パルス（図１）を
生成している。
【００５８】一方、ディレイチェーン部４２０ｂ（第２
ディレイチェーン部）と同期信号検出部４３０ｂ（第２
同期信号検出部）では、ＣＰＵ４０１からの制御を受け
たセレクタ４１１により、電源投入直後は基準クロック
（図７）を受けて、基準クロック（図７）を遅延さ
せた複数の遅延クロック（図７′）について、同期信
号検出部４３０ｂで同期状態（図７′：第２同期情
報）を生成する。
ディレイチェーン部）と同期信号検出部４３０ｂ（第２
同期信号検出部）では、ＣＰＵ４０１からの制御を受け
たセレクタ４１１により、電源投入直後は基準クロック
（図７）を受けて、基準クロック（図７）を遅延さ
せた複数の遅延クロック（図７′）について、同期信
号検出部４３０ｂで同期状態（図７′：第２同期情
報）を生成する。
【００５９】すなわち、電源投入直後に、ディレイチェ
ーン部４２０ａの同期状態（図７）とディレイチェー
ン部４２０ｂの同期状態（図７′）とを比較して、位
相比較部４３２が２系統のディレイチェーン部の位相差
Ｖdiffを把握しておく（図８（ｃ），（ｄ）の電源投入
時）。
ーン部４２０ａの同期状態（図７）とディレイチェー
ン部４２０ｂの同期状態（図７′）とを比較して、位
相比較部４３２が２系統のディレイチェーン部の位相差
Ｖdiffを把握しておく（図８（ｃ），（ｄ）の電源投入
時）。
【００６０】そして、通常時には、セレクタ４１１は出
力パルスをディレイチェーン部４２０ｂに供給してお
り、ディレイチェーン部４２０ｂと同期信号検出部４３
０ｂとで、フィードバックパルスと出力パルスとのフィ
ードバックを連続して実行して、フィードバック時同期
ポイント情報Ｖfbを得る（図８（ｃ）参照）。
力パルスをディレイチェーン部４２０ｂに供給してお
り、ディレイチェーン部４２０ｂと同期信号検出部４３
０ｂとで、フィードバックパルスと出力パルスとのフィ
ードバックを連続して実行して、フィードバック時同期
ポイント情報Ｖfbを得る（図８（ｃ）参照）。
【００６１】さらに、通常時には、ディレイチェーン部
４２０ａと同期信号検出部４３０ａとで、基準クロック
を遅延させて遅延クロックを生成する作業を連続して実
行して、通常時同期ポイント情報を得る（図８（ｄ）参
照）。
４２０ａと同期信号検出部４３０ａとで、基準クロック
を遅延させて遅延クロックを生成する作業を連続して実
行して、通常時同期ポイント情報を得る（図８（ｄ）参
照）。
【００６２】ここで、位相比較部４３２は、予め求めて
おいた２系統のディレイチェーン部の位相差（Ｖdiff）
と同期信号検出部４３０ｂからのフィードバック時同期
ポイント情報（Ｖfb）とを参照して、通常時同期ポイン
ト情報（Ｖ1st，Ｖ2nd，Ｖprd）を補正して、補正済同
期ポイント情報（図７）を切替制御部に供給する。こ
の後、図１の説明と同様にして所望の出力パルスを得
る。
おいた２系統のディレイチェーン部の位相差（Ｖdiff）
と同期信号検出部４３０ｂからのフィードバック時同期
ポイント情報（Ｖfb）とを参照して、通常時同期ポイン
ト情報（Ｖ1st，Ｖ2nd，Ｖprd）を補正して、補正済同
期ポイント情報（図７）を切替制御部に供給する。こ
の後、図１の説明と同様にして所望の出力パルスを得
る。
【００６３】この第２の実施の形態例では、電源投入時
に２系統のディレイチェーン部の位相比較を行った後、
２系統それぞれでフィードバックと通常動作を分担して
並列動作（並列処理）を行っている。この結果、第１の
実施の形態例のようなフィードバックと通常動作との繰
り返し（図８（ｂ））が必要なくなる。したがって、連
続して安定した動作を、リアルタイムで実現することが
できる。
に２系統のディレイチェーン部の位相比較を行った後、
２系統それぞれでフィードバックと通常動作を分担して
並列動作（並列処理）を行っている。この結果、第１の
実施の形態例のようなフィードバックと通常動作との繰
り返し（図８（ｂ））が必要なくなる。したがって、連
続して安定した動作を、リアルタイムで実現することが
できる。
【００６４】また、この実施の形態例によれば、クロッ
ク周波数が高く、それらデバイスが要求する出力パルス
の適正範囲も狭まっているものにも対応できる。また、
電源電圧，周囲温度，湿度，回路素子や配線環境の物理
的条件などが変動する場合でも、出力パルスには変動が
生じない。そして、従来のアナログのＰＬＬ回路とは異
なり、ディジタル的なＰＬＬ回路であるため、不連続な
クロックに対しても正常動作が期待でき、かつ、数クロ
ック分のセットアップタイムで安定した動作ができる。
ク周波数が高く、それらデバイスが要求する出力パルス
の適正範囲も狭まっているものにも対応できる。また、
電源電圧，周囲温度，湿度，回路素子や配線環境の物理
的条件などが変動する場合でも、出力パルスには変動が
生じない。そして、従来のアナログのＰＬＬ回路とは異
なり、ディジタル的なＰＬＬ回路であるため、不連続な
クロックに対しても正常動作が期待でき、かつ、数クロ
ック分のセットアップタイムで安定した動作ができる。
【００６５】なお、以上説明した第２の実施の形態例の
各部はディジタル回路であるので、集積回路として構成
することに適している。さらに、パルス発生に関する各
部ＣＰＵにより制御されることが望ましい。
各部はディジタル回路であるので、集積回路として構成
することに適している。さらに、パルス発生に関する各
部ＣＰＵにより制御されることが望ましい。
【００６６】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ディジタル的なフィードバックを行うことによ
り、各種の変動にかかわらず、所望のタイミングのパル
スを安定して供給することが可能になる。
れば、ディジタル的なフィードバックを行うことによ
り、各種の変動にかかわらず、所望のタイミングのパル
スを安定して供給することが可能になる。
【図１】本発明の第１の実施の形態例のクロック発生装
置の全体の電気的構成を示す構成図である。
置の全体の電気的構成を示す構成図である。
【図２】本発明の第１の実施の形態例のクロック発生装
置の動作を説明するタイムチャートである。
置の動作を説明するタイムチャートである。
【図３】本発明の第１の実施の形態例のクロック発生装
置の主要部の電気的構成を示す構成図である。
置の主要部の電気的構成を示す構成図である。
【図４】本発明の第１の実施の形態例のクロック発生装
置の動作を説明するタイムチャートである。
置の動作を説明するタイムチャートである。
【図５】本発明の第１の実施の形態例のクロック発生装
置の動作を説明するタイムチャートである。
置の動作を説明するタイムチャートである。
【図６】本発明の第１の実施の形態例のクロック発生装
置の動作を説明するタイムチャートである。
置の動作を説明するタイムチャートである。
【図７】本発明の第２の実施の形態例のクロック発生装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図８】本発明の実施の形態例のクロック発生装置の動
作状態を示すタイムチャートである。
作状態を示すタイムチャートである。
４０１ ＣＰＵ ４１０ 基準クロック発生部 ４２０ ディレイチェーン部 ４３０ 同期信号検出部 ４３１ 記憶部 ４４０ 切替制御部 ４５０ セレクト部 ４６０，４７０ セレクタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B079 CC02 CC08 CC14 DD06 DD13 DD17 5J043 AA01 AA02 AA25 BB01 DD07 DD09 DD10 DD14 5J106 AA05 CC21 CC58 DD09 DD33 DD34 DD46 DD47 DD48 KK02 KK12 KK37 KK39
Claims (10)
- 【請求項１】 基準クロックを遅延させた複数の遅延ク
ロックを生成するためにディレイ素子をチェーン状に接
続したディレイチェーン部と、 基準信号に同期した遅延クロックを前記ディレイチェー
ン部から複数選択し、その情報から１周期分のディレイ
段数に相当する同期情報を導き出す同期信号検出部と、 前記同期信号検出部で導き出された同期情報と、所望の
パルスを生成するためのパルス生成情報とを参照し、前
記ディレイチェーン部から必要な遅延クロックを選択し
て、所望のパルス幅および所望のタイミングの出力パル
スを生成するパルス生成手段と、 フィードバックパルスと前記パルス生成手段で生成され
た出力パルスとを前記同期信号検出部で比較することに
より、位相差を検出するフィードバック手段と、 前記フィードバック手段で検出された位相差に応じて前
記パルス生成手段で生成される出力パルスのタイミング
を修正する修正手段と、を有することを特徴とするディ
ジタルＰＬＬパルス発生装置。 - 【請求項２】 前記修正手段は、出力パルスとフィード
バックパルスとの位相差を保持する記憶部を備え、前記
記憶部に保持された位相差を相殺するように出力パルス
のタイミングを修正する、ことを特徴とする請求項１記
載のディジタルＰＬＬパルス発生装置。 - 【請求項３】 フィードバックによる位相差の検出と、
検出された位相差に応じた出力パルスのタイミングの修
正とを同一の装置において時分割で実行する、ことを特
徴とする請求項１または請求項２のいずれかに記載のデ
ィジタルＰＬＬパルス発生装置。 - 【請求項４】 前記ディレイチェーン部と前記同期信号
検出部とを２系統備え、 フィードバックによる位相差の検出と、検出された位相
差に応じた出力パルスのタイミングの修正とを並列に実
行する、ことを特徴とする請求項１または請求項２のい
ずれかに記載のディジタルＰＬＬパルス発生装置。 - 【請求項５】 複数の遅延クロックを生成するためディ
レイ素子をチェーン状に接続した第１ディレイチェーン
部と、 複数の遅延クロックもしくは複数の遅延フィードバック
パルスを生成するためディレイ素子をチェーン状に接続
した第２ディレイチェーン部と、 基準信号に同期した遅延クロックを前記第１ディレイチ
ェーン部から複数選択し、その情報から１周期分のディ
レイ段数に相当する第１同期情報を導き出す第１同期信
号検出部と、 出力パルスもしくはフィードバックパルスに同期した遅
延クロックを前記第２ディレイチェーン部から複数選択
し、その情報から１周期分のディレイ段数に相当する第
２同期情報を導き出す第２同期信号検出部と、 前記第１同期信号検出部で導き出された第１同期情報
と、前記第２同期信号検出部で導き出された第２同期情
報と、所望のパルスを生成するためのパルス生成情報と
を参照し、前記第１ディレイチェーン部から必要な遅延
クロックを選択して、所望のパルス幅および所望のタイ
ミングであって、フィードバックパルスの変動を相殺す
るような出力パルスを生成するパルス生成手段と、を有
することを特徴とするディジタルＰＬＬパルス発生装
置。 - 【請求項６】 前記第１同期情報の導出と、前記第２同
期情報の導出と、フィードバックパルスの変動を相殺す
る前記出力パルスの生成とを、並列に実行する、ことを
特徴とする請求項５記載のディジタルＰＬＬパルス発生
装置。 - 【請求項７】 前記第２同期信号検出部での第２同期情
報は、基準クロックとフィードバックパルスとの状態、
および、出力パルスとフィードバックパルスとの状態を
含む、ことを特徴とする請求項５または請求項６のいず
れかに記載のディジタルＰＬＬパルス発生装置。 - 【請求項８】 前記各部が集積回路で構成される、こと
を特徴とする請求項１乃至請求項７のいずれかに記載の
ディジタルＰＬＬパルス発生装置。 - 【請求項９】 前記各部がディジタル回路で構成され
る、ことを特徴とする請求項１乃至請求項８のいずれか
に記載のディジタルＰＬＬパルス発生装置。 - 【請求項１０】 前記パルス発生手段はＣＰＵにより制
御される、ことを特徴とする請求項１乃至請求項９のい
ずれかに記載のディジタルＰＬＬパルス発生装置。
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