JP2008014950A - テストクロック制御構造を実装するデバイスのスキャンベーステスト - Google Patents
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Abstract
【解決手段】1つの実施形態では、方法は、ドメイン内テストを実施して、動的欠陥検出テストパターンを実装する複数の回路のドメインの第1サブセットを実行する段階を含む。本方法はまた、ドメイン間テストを実施して、動的欠陥検出テストパターンを実装する複数の回路のドメインの第2サブセットを実行する段階を含む。動的欠陥検出テストパターンは、例えば、ラスト−シフト−ローンチテストパターン及びブロードサイドテストパターンを含むことができる。種々の実施形態において、本方法は、異なるクロックドメインをほぼ並行してテストするように異なるプログラム可能テストクロックコントローラを構成する段階を含むことができる。
【選択図】図7
Description
別の実施形態において、方法は、スキャンチェーンをロードするようにプログラム可能テストクロックコントローラの第1サブセットを構成する段階と、クロックコマンド情報に従ってスキャンデータをスキャンチェーンにロードする段階と、欠陥を検出するかどうかを指定する追加のクロックコマンド情報に応答してテストクロックを生成するようにプログラム可能テストクロックコントローラを該プログラム可能テストクロックコントローラの第1サブセットに構成する段階とを含む。本方法はまた、追加のクロックコマンド情報に従ってテストクロックを生成し、1つ又はそれ以上の回路をテストする段階を含むことができる。ある場合においては、テストクロックを生成する段階が更に、ラスト−シフト−ローンチテスト及びブロードサイドテストを用いていずれかの動的欠陥についてテストする段階、又は縮退テストを用いて静的欠陥をテストする段階、或いは両方を含む。テストクロックを生成する段階が更に、プログラム可能テストクロックコントローラのうちの1つについてのテストクロックをプログラム可能テストクロックコントローラのうちの他のものについてのテストクロックと並行して生成する段階を含むことができる。場合によっては、本方法は更に、スキャンチェーンをロードすることなくスキャンデータを用いて追加のオペレーションを実施する段階を含み、該段階が、別のテストクロックを生成して1つ又はそれ以上の回路の別のテストを実行するように、プログラム可能テストクロックコントローラの第1サブセットからの少なくとも1つのプログラム可能テストクロックコントローラを構成する段階を含む。
更に別の実施形態において、コンピュータ可読媒体は、回路のスキャンベースのテストを実施するためのテストクロック制御構造を実装するように構成されている。本コンピュータ可読媒体は、制御レイヤクロック信号(TCLK)を生成してクロックコマンド情報でプログラム可能テストクロックコントローラをプログラムして回路をテストし、スキャンレイヤクロック信号(SCLK)を生成してスキャン速度でスキャンチェーンの幾つかを駆動し、プログラム可能テストクロックコントローラの第1サブセットに関連づけられたスキャンチェーンをロードする実行可能命令を含む。従って、テストクロックを生成する実行可能命令は、ドメイン内テストを実施して動的欠陥検出テストの1つ又はそれ以上のタイプを実装する回路の第1サブセットをテストし、ドメイン間テストを実施して動的欠陥検出テストの1つ又はそれ以上のタイプを実装する回路の第2サブセットをテストし、及び/又は他の回路に対して縮退テストを実施することができる。ドメイン内テスト、ドメイン間テスト、及び/又は縮退テストのうちの2つ又はそれ以上はほぼ並行して実施することができる。
701 テストクロック制御構造
703 被試験回路
704 テストクロックジェネレータ
712 スキャンレイヤインタフェース
720 制御レイヤ
722 制御チェーン
730 スキャンレイヤ
734 スキャンチェーン
Claims (15)
- 複数の回路のスキャンベースのテストを実施するためのテストクロック制御構造を実装する方法であって、前記方法が、
ドメイン内テストを実施して、動的欠陥検出テストパターンを実装する前記複数の回路のドメインの第1サブセットを実行する段階と、
ドメイン間テストを実施して、動的欠陥検出テストパターンを実装する前記複数の回路のドメインの第2サブセットを実行する段階と、
を含み、
前記動的欠陥検出テストパターンがラスト−シフト−ローンチテストパターン及びブロードサイドテストパターンを有する、
ことを特徴とする方法。 - 前記ドメインがクロックドメインであることを特徴とする請求項1に記載の方法。
- 異なるクロックドメインをほぼ並行してテストするように異なるプログラム可能テストクロックコントローラを構成する段階を更に含む請求項2に記載の方法。
- 異なるクロックドメインをほぼ並行してテストする段階が、前記異なるクロックドメインをテストするときに1つ又はそれ以上のスキャンチェーンがロードされる回数を低減する段階を更に含む請求項3に記載の方法。
- 静的欠陥検出テストパターンを実装する段階を更に含み、前記実装段階が、
前記動的欠陥検出テストパターンを前記静的欠陥検出テストパターンとほぼ同時にスキャンチェーンにロードする段階と、
前記動的欠陥検出テストパターンを前記静的欠陥検出テストパターンとほぼ同時に用いて動的テストを実行する段階と、
を含む請求項1に記載の方法。 - 前記ドメイン内テストを実施する段階が更に、
クロック内ドメインテストパターンをクロック間ドメインテストパターンとほぼ同時にスキャンチェーン内にロードする段階と、
クロック内ドメインテストとクロック間ドメインテストとをスキャンチェーンをリロードすることなく前記ドメイン内テスト中に実行する段階と、
を含む請求項1に記載の方法。 - 前記ドメイン間テストを実施する段階が更に、
クロック間ドメインテストパターンをクロック内ドメインテストパターンとほぼ同時にスキャンチェーン内にロードする段階と、
クロック間ドメインテストとクロック内ドメインテストとをスキャンチェーンをリロードすることなく前記ドメイン間テスト中に実行する段階と、
を含む請求項1に記載の方法。 - 前記ドメイン間テストを実施する段階が更に、前記ドメイン間テストから分離された前記複数の回路の一部に対してドメイン内テストを実施する段階を含む請求項1に記載の方法。
- スキャンチェーンをロードするようにプログラム可能テストクロックコントローラの第1サブセットを構成する段階と、
前記スキャンチェーンのロードを可能にするかどうかを指定するクロックコマンド情報に従ってスキャンデータを前記スキャンチェーンにロードする段階と、
欠陥を検出するかどうかを指定する追加のクロックコマンド情報に応答してテストクロックを生成するようにプログラム可能テストクロックコントローラを該プログラム可能テストクロックコントローラの前記第1サブセットに構成する段階と、
前記追加のクロックコマンド情報に従って前記テストクロックを生成し、1つ又はそれ以上の回路をテストする段階と、
を更に含む請求項1に記載の方法。 - 複数の回路のスキャンベーステストのための装置であって、前記装置が、
スキャンチェーンをロードするように構成されたプログラム可能テストクロックコントローラの第1サブセットと、
欠陥を検出するかどうかを指定する追加のクロックコマンド情報に応答してテストクロックを生成するように構成された前記プログラム可能テストクロックコントローラの第1サブセット内のプログラム可能テストクロックコントローラと、
を備え、
前記スキャンチェーンのロードを可能にするかどうかを指定するクロックコマンド情報に従って前記スキャンチェーンにスキャンデータがロードされる、
ことを特徴とする装置。 - 前記テストクロックを生成する段階が更に、ラスト−シフト−ローンチテスト及びブロードサイドテストを用いていずれかの動的欠陥をテストする段階、又は縮退テストを用いて静的欠陥をテストする段階、或いは両方を含む請求項10に記載の方法。
- 前記テストクロックを生成する段階が更に、前記プログラム可能テストクロックコントローラのうちの1つについてのテストクロックを前記プログラム可能テストクロックコントローラのうちの他のものについてのテストクロックと並行して生成する段階を含む請求項11に記載の方法。
- 各プログラム可能テストクロックコントローラが更に、起動及び取り込みオペレーション、起動のみオペレーション、取り込みのみオペレーション、及びディスエーブルテストクロックオペレーションのうちの1つを実施する段階を含む請求項10に記載の方法。
- 複数の回路のスキャンベースのテストを実施するためのテストクロック制御構造を実装するコンピュータ可読媒体であって、前記コンピュータ可読媒体が、
制御レイヤクロック信号(TCLK)を生成し、クロックコマンド情報でプログラム可能テストクロックコントローラをプログラムして回路をテストし、
スキャンレイヤクロック信号(SCLK)を生成してスキャン速度でスキャンチェーンの幾つかを駆動し、
前記プログラム可能テストクロックコントローラの第1サブセットに関連づけられたスキャンチェーンをロードし、
テストクロックを生成して、ドメイン内テストを実施して動的欠陥検出テストの1つ又はそれ以上のタイプを実装する前記回路の第1サブセットをテストし、ドメイン間テストを実施して前記動的欠陥検出テストの1つ又はそれ以上のタイプを実装する前記回路の第2サブセットをテストし、他の回路の縮退テストを実施する、
実行可能命令を含み、
前記ドメイン内テスト、前記ドメイン間テスト、及び前記縮退テストのうちの2つ又はそれ以上がほぼ並行して実施される、
ことを特徴とするコンピュータ可読媒体。 - 前記スキャンチェーンにロードするための前記実行可能命令が更に、前記スキャンデータのスキャンデータビットのNビットを含む第1の部分とN−1ビットを含む第2の部分とをスキャンチェーン部分にほぼ同時にロードする実行可能命令を含む、
ことを特徴とする請求項14に記載のコンピュータ可読媒体。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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US11/476,457 | 2006-06-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008014950A true JP2008014950A (ja) | 2008-01-24 |
JP5253768B2 JP5253768B2 (ja) | 2013-07-31 |
Family
ID=38512172
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007181486A Expired - Fee Related JP5253768B2 (ja) | 2006-06-27 | 2007-06-13 | テストクロック制御構造を実装するデバイスのスキャンベーステスト |
Country Status (7)
Country | Link |
---|---|
US (1) | US7840861B2 (ja) |
EP (1) | EP1873539B1 (ja) |
JP (1) | JP5253768B2 (ja) |
KR (1) | KR101363821B1 (ja) |
CN (1) | CN101097244B (ja) |
DE (1) | DE602007003050D1 (ja) |
TW (1) | TWI352205B (ja) |
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- 2007-06-25 EP EP07252561A patent/EP1873539B1/en not_active Expired - Fee Related
- 2007-06-26 CN CN2007101279229A patent/CN101097244B/zh not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
EP1873539B1 (en) | 2009-11-04 |
JP5253768B2 (ja) | 2013-07-31 |
DE602007003050D1 (de) | 2009-12-17 |
CN101097244B (zh) | 2013-09-04 |
US7840861B2 (en) | 2010-11-23 |
CN101097244A (zh) | 2008-01-02 |
TWI352205B (en) | 2011-11-11 |
TW200809234A (en) | 2008-02-16 |
EP1873539A1 (en) | 2008-01-02 |
KR20080000537A (ko) | 2008-01-02 |
US20080010572A1 (en) | 2008-01-10 |
KR101363821B1 (ko) | 2014-02-14 |
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