CN111337820A - 数字芯片扫描链测试方法、装置、设备及介质 - Google Patents

Abstract

本公开提供了一种数字芯片扫描链测试方法、装置、设备及介质。所述方法包括：获取扫描链测试文件，扫描链测试文件包含N个扫描链测试序列，N为大于1的整数；将N个扫描链测试序列依次输入至数字芯片，使得数字芯片根据每一扫描链测试序列输出一反馈信号；接收数字芯片输出的N个反馈信号；根据N个反馈信号生成数字芯片的扫描链测试结果。利用扫描链测试文件中所有测试序列的测试结果，可以得到数字芯片具体的错误信息，进一步根据数字芯片中各种错误信息的出现概率，对数字芯片的结构、生产工艺等进行改进，提高数字芯片的合格率。

Description

数字芯片扫描链测试方法、装置、设备及介质

技术领域

本公开涉及数字芯片测试技术领域，具体地，设计一种数字芯片扫描链测试方法、装置、设备及介质。

背景技术

在数字芯片测试领域，扫描链测试是最重要的测试项目。相关技术中，通过少量的芯片引脚连接，将测试向量文件施加在这些引脚进行测试，从而判断数字芯片是否合格，并且只得到了芯片是否合格的结果。

在芯片研发阶段，对扫描链测试，需要获得更多的测试结果，以进行分析和诊断，从而提高扫描链测试的完整性和测试覆盖率，加快芯片的研发速度。因此，如何有效提高数字芯片扫描链的测试灵活性以及测试范围，是目前研究人员关心的问题。

发明内容

本公开鉴于上述问题，提供了一种数字芯片扫描链测试方法、装置、设备及介质，利用扫描链测试文件中每一测试序列测试数字芯片，可以得到数字芯片具体的错误信息，从而使得开发人员根据这些错误信息对数字芯片结构、生产工艺进行改进，提高数字芯片的合格率。

本公开的一个方面提供了一种数字芯片扫描链测试方法，所述方法包括：获取扫描链测试文件，所述扫描链测试文件包含N个扫描链测试序列，N为大于1的整数；将所述N个扫描链测试序列依次输入至数字芯片，使得所述数字芯片根据每一扫描链测试序列输出一反馈信号；接收所述数字芯片输出的N个反馈信号；根据所述N个反馈信号生成所述数字芯片的扫描链测试结果。

可选地，每一所述扫描链测试序列由激励信号和预期信号组成，所述将所述N个扫描链测试序列依次输入至数字芯片，包括：将所述N个扫描链测试序列中的激励信号依次输入至数字芯片；所述根据所述N个反馈信号生成所述数字芯片的扫描链测试结果，包括：根据所述N个反馈信号以及N个预期信号生成所述数字芯片的扫描链测试结果。

可选地，所述所述根据所述N个反馈信号以及N个预期信号生成所述数字芯片的扫描链测试结果，包括：当每一所述反馈信号与其对应的预期信号相同时，所述数字芯片合格；当任一所述反馈信号与其对应的预期信号不同时，所述数字芯片不合格。

可选地，当任一所述反馈信号与其对应的预期信号不同时，所述方法还包括：根据所述反馈信号与其对应的预期信号不同时所输入的扫描链测试序列得到所述数字芯片的错误信息。

可选地，所述方法还包括：根据预设数量个所述数字芯片的错误信息，调整所述数字芯片的结构。

可选地，所述将所述N个扫描链测试序列依次输入至数字芯片，包括：将所述N个扫描链测试序列依次输入至通用输入输出单元，使得所述通用输入输出单元将所述扫描链测试序列输入所述数字芯片。

可选地，所述将所述N个扫描链测试序列依次输入至数字芯片，包括：当接收到测试指令时，将所述N个扫描链测试序列依次输入至数字芯片。

本公开另一方面还提供了一种数字芯片扫描链测试装置，所述装置包括：获取模块，用于获取扫描链测试文件，所述扫描链测试文件包含N个扫描链测试序列，N为大于1的整数；输入模块，用于将所述N个扫描链测试序列依次输入至数字芯片，使得所述数字芯片根据每一扫描链测试序列输出一反馈信号；接收模块，用于接收所述数字芯片输出的N个反馈信号；生成模块，用于根据所述N个反馈信号生成所述数字芯片的扫描链测试结果。

本公开另一方面还提供了一种电子设备，其特征在于，包括：处理器；存储器，其存储有计算机可执行程序，该程序在被所述处理器执行时，使得所述处理器执行如上所述的数字芯片扫描链测试方法。

本公开另一方面还提供了一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现如上所述的数字芯片扫描链测试方法。

附图说明

图1示意性示出了根据本公开实施例提供的数字芯片扫描链测试方法的流程图；

图2示意性示出了根据本公开实施例提供的数字芯片扫描链测试装置的框图；

图3示意性示出了根据本公开另一实施例提供的数字芯片扫描链测试装置的框图；

图4示意性示出了根据本公开的电子设备的框图。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。

图1示意性示出了根据本公开实施例提供的数字芯片扫描链测试方法的流程图。如图1所示，该测试方法包括操作S110-操作S140。

操作S110，获取扫描链测试文件，扫描链测试文件包含N个扫描链测试序列，N为大于1的整数。

扫描链是可测试性设计的一种实现技术。它通过植入移位寄存器，使得测试人员可以从外部观测以及控制电路内部触发器的信号值。

扫描链测试文件由多个扫描链测试序列组成，每一扫描链测试序列又由激励信号和预期信号组成。激励信号和预期信号的数量均为一个及以上，激励信号的数量例如为4个，预期信号的数量例如为2个。每种型号的数字芯片都有其对应的扫描链测试文件，当测试某一数字芯片时，需要获取与该数字芯片相对应的扫描链测试文件。

本实施例中，例如可以从电脑终端中获取扫描链测试文件。具体地，用户进行数字芯片扫描链测试时，可以操作电脑终端以生成下载指令，当接收到电脑终端下达的下载指令时，从电脑终端下载扫描链测试文件。

操作S120，将N个扫描链测试序列依次输入至数字芯片，使得数字芯片根据每一扫描链测试序列输出一反馈信号。

本实施例中，在执行操作S120之前，需要等待电脑终端的测试指令，当接收到电脑终端的测试指令时，执行操作S120，将N个扫描链测试序列依次输入至数字芯片；否则，处于等待状态，继续等待接收电脑终端的测试指令。

具体地，将N个扫描链测试序列中的激励信号依次输入至数字芯片。进一步地，本实施例中，将N个扫描链测试序列中的激励信号依次输入至一通用输入输出单元，通用输入输出单元再将该N个扫描链测试序列中的激励信号依次输入至数字芯片。通过通用输入输出单元将激励信号输入至数字芯片，当测试不同型号的数字芯片时，仅需获取该数字芯片对应的扫描链测试文件即可，无需对电路结构进行改变。

将激励信号输入至数字芯片之后，数字芯片会产生反馈信号，并将其产生的反馈信号输入至通用输入输出单元，通过通用输入输出单元将反馈信号发送出去。

以一扫描链测试序列中激励信号的数量为4、预期信号的数量为2为例说明其测试过程，反馈信号的数量与预期信号的数量相同，扫描链序列由{激励信号1，激励信号2，激励信号3，激励信号4}以及{预期信号1，预期信号2}组成，对于一扫描链序列，其激励信号例如为{H，H，L，L}，其预期信号例如为{H，L}，将激励信号{H，H，L，L}输入至数字芯片之后，数字芯片产生两个反馈信号{反馈信号1，反馈信号2}，并将{反馈信号1，反馈信号2}发送至通用输入输出单元，至此完成一扫描链测试序列的测试，并依次利用其它扫描链测试序列测试数字芯片。

操作S130，接收数字芯片输出的N个反馈信号。

具体地，接收数字芯片通过通用输入输出单元发送的N个反馈信号。

操作S140，根据N个反馈信号生成数字芯片的扫描链测试结果。

根据上述N个反馈信号以及N个预期信号生成数字芯片的扫描链测试结果。当每一反馈信号与其对应的预期信号相同时，数字芯片合格；当任一反馈信号与其对应的预期信号不同时，数字芯片不合格。

以扫描链测试文件中包含4个扫描链测试序列，每一扫描链测试序列由4个激励信号和2个预期信号组成为例说明扫描链测试序列与反馈信号，如表1所示。

表1

操作S140中，将反馈信号与预期信号进行比较，如果二者相同，继续比较下一个扫描链测试序列对应的反馈信号与预期信号，直至所有扫描链测试序列对比完成；如果二者不同，将FAIL_NUM的值加1，将该扫描链测试序列存储至数组index[]，将异常的反馈信号存储至二维数组data_abnormal[][]，将预期信号存储至二维数组data_normal[][]。

以表1为例，利用扫描链测试序列0测试完成后，反馈信号与预期信号相同，状态为PASS；利用扫描链测试序列1测试完成后，反馈信号2为低电平L，预期信号2为高电平H，测试失败，状态为FAIL，FAIL_NUM＝1，index[]＝{1}，data_abnormal[][]＝{H，L}，data_normal[][]＝{H，H}；利用扫描链测试序列2测试完成后，反馈信号2为高电平H，预期信号2为低电平L，测试失败，状态为FAIL，FAIL_NUM＝2，index[]＝{1，2}，data_abnormal[][]＝{{H，L}，{L，L}}，data_normal[][]＝{{H，H}，{L，H}}；利用扫描链测试序列3测试完成后，反馈信号与预期信号相同，状态为PASS。所有的扫描链测试序列均完成之后，最终FAIL_NUM＝2，index[]＝{1，2}，data_abnormal[][]＝{{H，L}，{L，L}}，data_normal[][]＝{{H，H}，{L，H}}，扫描链测试文件的通过率Pass_Ratio＝1-FAIL_NUM/TOTAL_NUM＝1-2/4＝50％。

进一步地，当任一反馈信号与其对应的预期信号不同时，该数字芯片扫描链测试方法还包括：根据反馈信号与其对应的预期信号不同时所输入的扫描链测试序列得到所述数字芯片的错误信息。仍以表1为例，利用扫描链测试序列1和扫描链测试序列2测试时，测试失败，由此可以得到数字芯片的错误信息，错误信息例如为数字芯片的故障类型等。

进一步地，该数字芯片扫描链测试方法还包括：根据预设数量个数字芯片的错误信息，调整数字芯片的结构。本实施例中，利用该数字芯片扫描链测试方法对较多数量的数字芯片进行测试，并得到每一不合格数字芯片的故障类型，根据不合格数字芯片的故障类型对数字芯片的结构进行调整，也可以对数字芯片的生产工艺进行改进，从而提高生产出的数字芯片的合格率。

图2示意性示出了根据本公开实施例提供的数字芯片扫描链测试装置的框图。如图2所示，该数字芯片扫描链测试装置200包括获取模块210、输入模块220、接收模块230以及生成模块240。

获取模块210例如执行操作S110，用于获取扫描链测试文件，扫描链测试文件包含N个扫描链测试序列，N为大于1的整数。

输入模块220例如执行操作S120，用于将N个扫描链测试序列依次输入至数字芯片，使得数字芯片根据每一扫描链测试序列输出一反馈信号。

接收模块230例如执行操作S130，用于接收数字芯片输出的N个反馈信号。

生成模块240例如执行操作S140，用于根据N个反馈信号生成数字芯片的扫描链测试结果。

图3示意性示出了根据本公开实施例提供的数字芯片扫描链测试装置的框图。如图3所示，该数字芯片扫描链测试装置300包括串口通信单元310、嵌入式中央处理器320、非易失性存储单元330以及通用型输入输出单元340。

串口通信单元310用于接收电脑终端的指令，并在接收到电脑终端发送的下载指令时，接收电脑终端的扫描链测试文件，并将扫描链测试文件传输至嵌入式中央处理器320。嵌入式中央处理器320将扫描链测试文件存储至非易失性存储单元330。

串口通信单元310在接收到电脑终端发送的测试指令时，将测试指令发送至嵌入式中央处理器320。嵌入式中央处理器320从非易失性存储单元330中逐个取出扫描链测试文件中的扫描链测试序列，并将扫描链测试序列发送至通用型输入输出单元340。通用型输入输出单元340将扫描链测试序列中的激励信号加载至数字芯片，数字芯片产生反馈信号，通用型输入输出单元340将数字芯片产生的反馈信号发送至嵌入式中央处理器320，嵌入式中央处理器320根据N个反馈信号生成数字芯片的扫描链测试结果。

可以理解的是，获取模块210、输入模块220、接收模块230、生成模块240、串口通信单元310、嵌入式中央处理器320、非易失性存储单元330以及通用型输入输出单元340可以合并在一个模块中实现，或者其中的任意一个模块可以被拆分成多个模块。或者，这些模块中的一个或多个模块的至少部分功能可以与其他模块的至少部分功能相结合，并在一个模块中实现。根据本公开的实施例，获取模块210、输入模块220、接收模块230、生成模块240、串口通信单元310、嵌入式中央处理器320、非易失性存储单元330以及通用型输入输出单元340中的至少一个可以至少被部分地实现为硬件电路，例如现场可编程门阵列(FPGA)、可编程逻辑阵列(PLA)、片上系统、基板上的系统、封装上的系统、专用集成电路(ASIC)，或可以以对电路进行集成或封装的任何其他的合理方式等硬件或固件来实现，或以软件、硬件以及固件三种实现方式的适当组合来实现。或者，获取模块210、输入模块220、接收模块230、生成模块240、串口通信单元310、嵌入式中央处理器320、非易失性存储单元330以及通用型输入输出单元340中的至少一个可以至少被部分地实现为计算机程序模块，当该程序被计算机运行时，可以执行相应模块的功能。

附图中的流程图和框图，图示了按照本公开各种实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段、或代码的一部分，上述模块、程序段、或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个接连地表示的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图或流程图中的每个方框、以及框图或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

如图4所示，电子设备400包括处理器410、计算机可读存储介质420。该电子设备400可以执行上面参考图1描述的方法，以进行数字芯片扫描链测试。

具体地，处理器410例如可以包括通用微处理器、指令集处理器和/或相关芯片组和/或专用微处理器(例如，专用集成电路(ASIC))，等等。处理器410还可以包括用于缓存用途的板载存储器。处理器410可以是用于执行参考图1描述的根据本公开实施例的方法流程的不同动作的单一处理单元或者是多个处理单元。

计算机可读存储介质420，例如可以是能够包含、存储、传送、传播或传输指令的任意介质。例如，可读存储介质可以包括但不限于电、磁、光、电磁、红外或半导体系统、装置、器件或传播介质。可读存储介质的具体示例包括：磁存储装置，如磁带或硬盘(HDD)；光存储装置，如光盘(CD-ROM)；存储器，如随机存取存储器(RAM)或闪存；和/或有线/无线通信链路。

计算机可读存储介质420可以包括计算机程序421，该计算机程序421可以包括代码/计算机可执行指令，其在由处理器410执行时使得处理器410执行例如上面结合图1所描述的方法流程及其任何变形。

计算机程序421可被配置为具有例如包括计算机程序模块的计算机程序代码。例如，在示例实施例中，计算机程序421中的代码可以包括一个或多个程序模块，例如包括421A、模块421B、……。应当注意，模块的划分方式和个数并不是固定的，本领域技术人员可以根据实际情况使用合适的程序模块或程序模块组合，当这些程序模块组合被处理器410执行时，使得处理器410可以执行例如上面结合图1所描述的方法流程及其任何变形。

根据本公开的实施例，计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质或者是上述两者的任意组合。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子可以包括但不限于：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机访问存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本公开中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。而在本公开中，计算机可读的信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读的信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于：无线、有线、光缆、射频信号等等，或者上述的任意合适的组合。

本领域技术人员可以理解，本公开的各个实施例和/或权利要求中记载的特征可以进行多种组合或/或结合，即使这样的组合或结合没有明确记载于本公开中。特别地，在不脱离本公开精神和教导的情况下，本公开的各个实施例和/或权利要求中记载的特征可以进行多种组合和/或结合。所有这些组合和/或结合均落入本公开的范围。

尽管已参照本公开的特定示例性实施例示出并描述本公开，但是本领域技术人员应该理解，在不背离所附权利要求及其等同物限定的本公开的精神和范围的情况下，可以对本公开进行形式和细节上的多种改变。因此，本公开的范围不应该限于上述实施例，而是应该不仅由所附权利要求来进行确定，还由所附权利要求的等同物来进行限定。

Claims (10)

1.一种数字芯片扫描链测试方法，其特征在于，所述方法包括：

获取扫描链测试文件，所述扫描链测试文件包含N个扫描链测试序列，N为大于1的整数；

将所述N个扫描链测试序列依次输入至数字芯片，使得所述数字芯片根据每一所述扫描链测试序列输出一反馈信号；

接收所述数字芯片输出的N个反馈信号；

根据所述N个反馈信号生成所述数字芯片的扫描链测试结果。

2.根据权利要求1所述的数字芯片扫描链测试方法，其特征在于，每一所述扫描链测试序列由激励信号和预期信号组成，所述将所述N个扫描链测试序列依次输入至数字芯片，包括：

将所述N个扫描链测试序列中的激励信号依次输入至数字芯片；

所述根据所述N个反馈信号生成所述数字芯片的扫描链测试结果，包括：

根据所述N个反馈信号以及N个预期信号生成所述数字芯片的扫描链测试结果。

3.根据权利要求2所述的数字芯片扫描链测试方法，其特征在于，所述所述根据所述N个反馈信号以及N个预期信号生成所述数字芯片的扫描链测试结果，包括：

当每一所述反馈信号与其对应的预期信号相同时，所述数字芯片合格；

当任一所述反馈信号与其对应的预期信号不同时，所述数字芯片不合格。

4.根据权利要求3所述的数字芯片扫描链测试方法，其特征在于，当任一所述反馈信号与其对应的预期信号不同时，所述方法还包括：

根据所述反馈信号与其对应的预期信号不同时所输入的扫描链测试序列得到所述数字芯片的错误信息。

5.根据权利要求4所述的数字芯片扫描链测试方法，其特征在于，所述方法还包括：

根据预设数量个所述数字芯片的错误信息，调整所述数字芯片的结构。

6.根据权利要求1所述的数字芯片扫描链测试方法，其特征在于，所述将所述N个扫描链测试序列依次输入至数字芯片，包括：

将所述N个扫描链测试序列依次输入至通用输入输出单元，使得所述通用输入输出单元将所述扫描链测试序列输入所述数字芯片。

7.根据权利要求1所述的数字芯片扫描链测试方法，其特征在于，所述将所述N个扫描链测试序列依次输入至数字芯片，包括：

当接收到测试指令时，将所述N个扫描链测试序列依次输入至数字芯片。

8.一种数字芯片扫描链测试装置，其特征在于，所述装置包括：

获取模块，用于获取扫描链测试文件，所述扫描链测试文件包含N个扫描链测试序列，N为大于1的整数；

输入模块，用于将所述N个扫描链测试序列依次输入至数字芯片，使得所述数字芯片根据每一扫描链测试序列输出一反馈信号；

接收模块，用于接收所述数字芯片输出的N个反馈信号；

生成模块，用于根据所述N个反馈信号生成所述数字芯片的扫描链测试结果。

9.一种电子设备，其特征在于，包括：

处理器；

存储器，其存储有计算机可执行程序，该程序在被所述处理器执行时，使得所述处理器执行如权利要求1-7中任一项所述的数字芯片扫描链测试方法。

10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现如权利要求1-7中任一项所述的数字芯片扫描链测试方法。

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