JP3243407B2 - 静電容量式変位検出装置 - Google Patents
静電容量式変位検出装置Info
- Publication number
- JP3243407B2 JP3243407B2 JP35020495A JP35020495A JP3243407B2 JP 3243407 B2 JP3243407 B2 JP 3243407B2 JP 35020495 A JP35020495 A JP 35020495A JP 35020495 A JP35020495 A JP 35020495A JP 3243407 B2 JP3243407 B2 JP 3243407B2
- Authority
- JP
- Japan
- Prior art keywords
- sampling
- signal
- variable delay
- electrode
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、静電容量式検出器
を使用したディジタル式のマイクロメータ、ノギス及び
ハイトゲージ等の静電容量式変位検出装置に関する。
を使用したディジタル式のマイクロメータ、ノギス及び
ハイトゲージ等の静電容量式変位検出装置に関する。
【０００２】
【従来の技術】静電容量式変位検出装置は、直流パスが
存在しないため、消費電流が小さく、Ｃ−ＭＯＳのテク
ノロジーを使用して復調回路を構成できるため、処理系
を含めたシステム全体をコンパクト且つ安価に構成する
ことが可能である。そのためにディジタル式のノギス、
マイクロメータ等に広く採用されている。
存在しないため、消費電流が小さく、Ｃ−ＭＯＳのテク
ノロジーを使用して復調回路を構成できるため、処理系
を含めたシステム全体をコンパクト且つ安価に構成する
ことが可能である。そのためにディジタル式のノギス、
マイクロメータ等に広く採用されている。
【０００３】静電容量式変位検出装置は、このように大
きなメリットを持つ反面、検出器のインピーダンスが高
いため、装置内のシステムクロック信号やシステムクロ
ック信号を基準として生成される信号群の影響、及び５
０Ｈｚ（６０Ｈｚ）の誘導ノイズ、その他のノイズとい
った外部ノイズの影響を受けやすく、その結果、復調信
号精度の劣化や復調信号にジッタが発生するといった問
題点が発生する。
きなメリットを持つ反面、検出器のインピーダンスが高
いため、装置内のシステムクロック信号やシステムクロ
ック信号を基準として生成される信号群の影響、及び５
０Ｈｚ（６０Ｈｚ）の誘導ノイズ、その他のノイズとい
った外部ノイズの影響を受けやすく、その結果、復調信
号精度の劣化や復調信号にジッタが発生するといった問
題点が発生する。
【０００４】
【発明が解決しようとする課題】本発明は、このような
問題点を解決するためになされたもので、耐ノイズ性能
を向上させることができる静電容量式変位検出装置を提
供することを目的とする。
問題点を解決するためになされたもので、耐ノイズ性能
を向上させることができる静電容量式変位検出装置を提
供することを目的とする。
【０００５】本発明は、より詳細には、低消費電力で、
安定したサンプリングが可能であると共に、耐ノイズ性
能を大幅に向上させることができる静電容量式変位検出
装置を提供することを目的とする。
安定したサンプリングが可能であると共に、耐ノイズ性
能を大幅に向上させることができる静電容量式変位検出
装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る静電容量式
変位検出装置は、相対移動可能に対向配置された第１の
要素及び第２の要素にそれぞれ異なるピッチで形成され
た第１の電極及び第２の電極が容量結合され、前記第１
の電極に印加された駆動信号を前記第２の電極を介して
受信すると共に、前記第１の要素と前記第２の要素との
変位に応じて前記第２の電極を介して受信される受信信
号の位相が変化する静電容量式検出器と、この静電容量
式検出器から出力される受信信号をサンプリングして前
記第１の要素と前記第２の要素との変位を示す信号を出
力する復調手段と、この復調手段における前記受信信号
のサンプリングタイミング及びサンプリング時間を決定
するサンプリング制御手段とを備え、前記サンプリング
制御手段は、前記復調手段及びサンプリング制御手段を
制御するシステムクロック信号の変化タイミングからず
れたタイミングで前記受信信号をサンプリングするもの
であり、且つ外部ノイズによるサンプリングレベルの変
動の影響を受ける前に前記サンプリングを終了させるよ
うに前記サンプリング時間を決定するものであることを
特徴とする。
変位検出装置は、相対移動可能に対向配置された第１の
要素及び第２の要素にそれぞれ異なるピッチで形成され
た第１の電極及び第２の電極が容量結合され、前記第１
の電極に印加された駆動信号を前記第２の電極を介して
受信すると共に、前記第１の要素と前記第２の要素との
変位に応じて前記第２の電極を介して受信される受信信
号の位相が変化する静電容量式検出器と、この静電容量
式検出器から出力される受信信号をサンプリングして前
記第１の要素と前記第２の要素との変位を示す信号を出
力する復調手段と、この復調手段における前記受信信号
のサンプリングタイミング及びサンプリング時間を決定
するサンプリング制御手段とを備え、前記サンプリング
制御手段は、前記復調手段及びサンプリング制御手段を
制御するシステムクロック信号の変化タイミングからず
れたタイミングで前記受信信号をサンプリングするもの
であり、且つ外部ノイズによるサンプリングレベルの変
動の影響を受ける前に前記サンプリングを終了させるよ
うに前記サンプリング時間を決定するものであることを
特徴とする。
【０００７】本発明は、より好ましくは、前記サンプリ
ング制御手段が、前記システムクロック信号をｎ（ｎは
２以上の整数）段の第１の可変遅延手段で遅延させると
共に、前記第１の可変遅延手段からの遅延クロック信号
と前記システムクロック信号とを位相同期させる遅延ロ
ックループと、この遅延ロックループの前記第１の可変
遅延手段と同一の遅延制御を施され前記第１の可変遅延
制御手段よりも段数が少ない第２の可変遅延制御手段と
を備え、前記第２の可変遅延制御手段で得られた遅延時
間を前記復調手段でのサンプリング時間として与えるも
のであることを特徴とする。
ング制御手段が、前記システムクロック信号をｎ（ｎは
２以上の整数）段の第１の可変遅延手段で遅延させると
共に、前記第１の可変遅延手段からの遅延クロック信号
と前記システムクロック信号とを位相同期させる遅延ロ
ックループと、この遅延ロックループの前記第１の可変
遅延手段と同一の遅延制御を施され前記第１の可変遅延
制御手段よりも段数が少ない第２の可変遅延制御手段と
を備え、前記第２の可変遅延制御手段で得られた遅延時
間を前記復調手段でのサンプリング時間として与えるも
のであることを特徴とする。
【０００８】なお、この場合において、前記サンプリン
グ制御手段は、例えば、前記復調手段でのサンプリング
値をディスチャージするディスチャージパルスと、この
ディスチャージパルスの少なくとも後端エッジを前記第
２の可変遅延手段で遅延させたサンプリングパルスとを
前記復調手段に出力するものである。
グ制御手段は、例えば、前記復調手段でのサンプリング
値をディスチャージするディスチャージパルスと、この
ディスチャージパルスの少なくとも後端エッジを前記第
２の可変遅延手段で遅延させたサンプリングパルスとを
前記復調手段に出力するものである。
【０００９】本発明の請求項１に係る静電容量式変位検
出装置によれば、電極又は電極配線に、システムクロッ
ク信号又はシステムクロック信号を基準として生成され
る信号群によるノイズが混入しても、サンプリングのタ
イミングがシステムクロック信号の変化タイミングとず
れているため、その影響を受けることがない。また、こ
の発明によれば、誘導ノイズ、その他のノイズ等の外部
ノイズによる受信信号のレベル変動の影響を受ける前に
サンプリングを完了してしまうようにしているので、種
々のノイズの影響も受けにくい。このため、装置内部及
び装置外部からのノイズに対する耐性を向上させること
ができる。
出装置によれば、電極又は電極配線に、システムクロッ
ク信号又はシステムクロック信号を基準として生成され
る信号群によるノイズが混入しても、サンプリングのタ
イミングがシステムクロック信号の変化タイミングとず
れているため、その影響を受けることがない。また、こ
の発明によれば、誘導ノイズ、その他のノイズ等の外部
ノイズによる受信信号のレベル変動の影響を受ける前に
サンプリングを完了してしまうようにしているので、種
々のノイズの影響も受けにくい。このため、装置内部及
び装置外部からのノイズに対する耐性を向上させること
ができる。
【００１０】なお、ノイズの影響を排除できるサンプリ
ング時間ｔｓを、例えば、数μｓ程度に設定すると、５
０Ｈｚ（６０Ｈｚ）の誘導ノイズの影響を１／１０００
以下とすることができる。但し、このサンプリング時間
をシステムクロックで生成しようとすると、システムク
ロックの周波数は、数百Ｋ〜１ＭＨｚに設定しなければ
ならず、消費電流が大きくなってしまう。即ち、ディジ
タルノギスやマイクロメータといった小型の測定器で
は、通常、ボタン電池等が使用され、消費電流を十分に
抑えなくてはならないため、システムクロックを数１０
Ｋ〜２００ＫＨｚ程度に設定せざるを得ず、特に数１０
ＫＨｚとすることが望ましい。更に、システムクロック
及びシステムクロックを基準とした信号群の変化点にお
いては、検出器に対するノイズとなるため、サンプリン
グのタイミングは、システムクロック変化点とはずらす
必要がある。このため、システムクロックで上述したサ
ンプリングタイミングを生成することはできない。
ング時間ｔｓを、例えば、数μｓ程度に設定すると、５
０Ｈｚ（６０Ｈｚ）の誘導ノイズの影響を１／１０００
以下とすることができる。但し、このサンプリング時間
をシステムクロックで生成しようとすると、システムク
ロックの周波数は、数百Ｋ〜１ＭＨｚに設定しなければ
ならず、消費電流が大きくなってしまう。即ち、ディジ
タルノギスやマイクロメータといった小型の測定器で
は、通常、ボタン電池等が使用され、消費電流を十分に
抑えなくてはならないため、システムクロックを数１０
Ｋ〜２００ＫＨｚ程度に設定せざるを得ず、特に数１０
ＫＨｚとすることが望ましい。更に、システムクロック
及びシステムクロックを基準とした信号群の変化点にお
いては、検出器に対するノイズとなるため、サンプリン
グのタイミングは、システムクロック変化点とはずらす
必要がある。このため、システムクロックで上述したサ
ンプリングタイミングを生成することはできない。
【００１１】そこで、抵抗及びコンデンサからなる時定
数回路で上述したサンプリング時間を設定することも考
えられるが、この場合には、部品のバラツキ、電圧変動
及び温度変動等により、時定数回路の遅延時間が大きく
ばらつくため、数μｓというサンプリング時間を正確に
作り出すことは困難である。このため、復調回路として
動作しなかったり、有効なノイズ対策とはならないとい
う問題がある。
数回路で上述したサンプリング時間を設定することも考
えられるが、この場合には、部品のバラツキ、電圧変動
及び温度変動等により、時定数回路の遅延時間が大きく
ばらつくため、数μｓというサンプリング時間を正確に
作り出すことは困難である。このため、復調回路として
動作しなかったり、有効なノイズ対策とはならないとい
う問題がある。
【００１２】本発明の請求項２に係る静電容量式変位検
出装置によれば、システムクロック信号をｎ段の第１の
可変遅延手段によって遅延させた遅延クロック信号が、
遅延ロックループによってシステムクロック信号に正確
に同期するので、例えばシステムクロック信号と遅延ク
ロック信号との位相差がシステムクロック信号の１周期
分Ｔであるとすると、第１の可変遅延手段の各段での遅
延時間は、正確にシステムクロック周期Ｔの１／ｎに設
定される。そこで、遅延ロックループ外に配置された第
２の可変遅延手段に対しても、遅延ロックループ内の第
１の可変遅延制御手段と同様の遅延制御を施すことによ
り、第２の可変遅延手段に入力される所定の信号をシス
テムクロック周期よりも短い時間だけ正確に遅延させる
ことができる。
出装置によれば、システムクロック信号をｎ段の第１の
可変遅延手段によって遅延させた遅延クロック信号が、
遅延ロックループによってシステムクロック信号に正確
に同期するので、例えばシステムクロック信号と遅延ク
ロック信号との位相差がシステムクロック信号の１周期
分Ｔであるとすると、第１の可変遅延手段の各段での遅
延時間は、正確にシステムクロック周期Ｔの１／ｎに設
定される。そこで、遅延ロックループ外に配置された第
２の可変遅延手段に対しても、遅延ロックループ内の第
１の可変遅延制御手段と同様の遅延制御を施すことによ
り、第２の可変遅延手段に入力される所定の信号をシス
テムクロック周期よりも短い時間だけ正確に遅延させる
ことができる。
【００１３】従って、この第２の可変遅延手段で得られ
た遅延時間を復調手段におけるサンプリング時間として
使用することにより、システムクロック信号の周波数を
増さずに、ノイズの影響がでない程度の極めて短いサン
プリング時間を正確に作ることができ、これによって消
費電流の低減及び耐ノイズ性能の向上を図ることができ
る。
た遅延時間を復調手段におけるサンプリング時間として
使用することにより、システムクロック信号の周波数を
増さずに、ノイズの影響がでない程度の極めて短いサン
プリング時間を正確に作ることができ、これによって消
費電流の低減及び耐ノイズ性能の向上を図ることができ
る。
【００１４】
【発明の実施の形態】以下、添付の図面を参照して本発
明の実施例について説明する。
明の実施例について説明する。
【００１５】図１は、本発明の実施例に係る静電容量式
変位検出装置の要部を示すブロック図である。図には、
変位検出装置のうち、静電容量式センサ１、復調回路２
及びサンプリング制御回路３の部分が示されている。
変位検出装置の要部を示すブロック図である。図には、
変位検出装置のうち、静電容量式センサ１、復調回路２
及びサンプリング制御回路３の部分が示されている。
【００１６】静電容量センサ１は、例えば図２に示すよ
うに構成されている。第１の要素であるスライダ１１
は、例えばマイクロメータであればフレーム側、ノギス
であればスライダ側に設けられるものである。第２の要
素であるスケール１２は、例えばマイクロメータであれ
ばスピンドル側、ノギスであれば本尺側に設けられるも
のである。スライダ１１とスケール１２とは、僅かのギ
ャップを介して対向配置され、スケール１２に沿ってそ
の相対位置を変化させる。スライダ１１には、複数の供
給電極１３（第１の電極）が所定ピッチで形成されてい
る。スケール１２には、供給電極１３の幅及びピッチの
例えば３倍の幅及びピッチで複数の検出電極１４（第２
の電極）が形成されている。更にスライダ１１には、検
出電極１４と容量結合された受信電極１５が、供給電極
１３とは絶縁された状態で配置されている。供給電極１
３は、例えば２つおきに共通接続されて３つの電極群を
形成している。これらの電極群には、図示しないディジ
タル信号処理回路から、図３に示すようなチョッピング
された３相の駆動信号Ｒ，Ｓ，Ｔがそれぞれ供給されて
いる。供給電極１３に加えられた駆動信号Ｒ，Ｓ，Ｔ
は、検出電極１４を介して受信電極１５に受信される。
受信電極１５で受信された受信信号は、センサ出力信号
として復調回路２に出力されている。この静電容量式セ
ンサ１を等価回路で記述すると、図１に示すような回路
となる。
うに構成されている。第１の要素であるスライダ１１
は、例えばマイクロメータであればフレーム側、ノギス
であればスライダ側に設けられるものである。第２の要
素であるスケール１２は、例えばマイクロメータであれ
ばスピンドル側、ノギスであれば本尺側に設けられるも
のである。スライダ１１とスケール１２とは、僅かのギ
ャップを介して対向配置され、スケール１２に沿ってそ
の相対位置を変化させる。スライダ１１には、複数の供
給電極１３（第１の電極）が所定ピッチで形成されてい
る。スケール１２には、供給電極１３の幅及びピッチの
例えば３倍の幅及びピッチで複数の検出電極１４（第２
の電極）が形成されている。更にスライダ１１には、検
出電極１４と容量結合された受信電極１５が、供給電極
１３とは絶縁された状態で配置されている。供給電極１
３は、例えば２つおきに共通接続されて３つの電極群を
形成している。これらの電極群には、図示しないディジ
タル信号処理回路から、図３に示すようなチョッピング
された３相の駆動信号Ｒ，Ｓ，Ｔがそれぞれ供給されて
いる。供給電極１３に加えられた駆動信号Ｒ，Ｓ，Ｔ
は、検出電極１４を介して受信電極１５に受信される。
受信電極１５で受信された受信信号は、センサ出力信号
として復調回路２に出力されている。この静電容量式セ
ンサ１を等価回路で記述すると、図１に示すような回路
となる。
【００１７】復調回路２は、次のように構成されてい
る。静電容量式センサ１からのセンサ出力信号が入力さ
れるアナログ入力端子２１は、アナログスイッチ２２を
介して基準電圧回路２３の出力端に接続されている。ま
た、アナログ入力端子２１から入力されるセンサ出力信
号は、アナログスイッチ２４及び容量２５を介してボル
テージフォロワの演算増幅器２６に入力されると共に、
アナログスイッチ２７及び容量２８を介して演算増幅器
２９に入力される。アナログスイッチ２２は、入力に同
期したＤＩＳ（ディスチャージ）信号によってオンオフ
制御され、アナログスイッチ２４，２７は、ＤＩＳ信号
に交互に同期し、且つＤＩＳ信号の後端エッジを所定時
間ｔｓだけ遅延させたサンプリング信号であるＳＭＰ
１，ＳＭＰ２信号によってオンオフ制御される。これに
より、アナログスイッチ２２，２４，２７及び容量２
５，２８でサンプル回路が形成され、入力されるセンサ
出力信号を適当なタイミングで適当な時間だけ交互にサ
ンプリングする。
る。静電容量式センサ１からのセンサ出力信号が入力さ
れるアナログ入力端子２１は、アナログスイッチ２２を
介して基準電圧回路２３の出力端に接続されている。ま
た、アナログ入力端子２１から入力されるセンサ出力信
号は、アナログスイッチ２４及び容量２５を介してボル
テージフォロワの演算増幅器２６に入力されると共に、
アナログスイッチ２７及び容量２８を介して演算増幅器
２９に入力される。アナログスイッチ２２は、入力に同
期したＤＩＳ（ディスチャージ）信号によってオンオフ
制御され、アナログスイッチ２４，２７は、ＤＩＳ信号
に交互に同期し、且つＤＩＳ信号の後端エッジを所定時
間ｔｓだけ遅延させたサンプリング信号であるＳＭＰ
１，ＳＭＰ２信号によってオンオフ制御される。これに
より、アナログスイッチ２２，２４，２７及び容量２
５，２８でサンプル回路が形成され、入力されるセンサ
出力信号を適当なタイミングで適当な時間だけ交互にサ
ンプリングする。
【００１８】演算増幅器２６，２９の出力は、ＭＩＸ回
路３０で差動合成され、ＬＰＦ（ローパスフィルタ）回
路３１にて滑らかなアナログ信号にされる。この信号
は、コンパレータを構成する演算増幅器３２に入力さ
れ、ここで所定の基準電圧Ｒｅｆと比較される。そし
て、この演算増幅器３２の出力が、位相信号ＣＭＰとし
て出力される。
路３０で差動合成され、ＬＰＦ（ローパスフィルタ）回
路３１にて滑らかなアナログ信号にされる。この信号
は、コンパレータを構成する演算増幅器３２に入力さ
れ、ここで所定の基準電圧Ｒｅｆと比較される。そし
て、この演算増幅器３２の出力が、位相信号ＣＭＰとし
て出力される。
【００１９】サンプリング制御回路３は、復調回路２の
サンプリングタイミング及びサンプリング時間を与える
回路で、遅延ロックループ（以下、ＤＬＬと呼ぶ）回路
４１を主体に構成されている。ＤＬＬ回路４１は、シス
テムクロックＣＫを、縦続接続されたｎ段の可変遅延回
路（第１の可変遅延手段）４２1 ，４２2 ，…，４２n
によって１周期分だけ遅延させて遅延クロック信号Ｃ
Ｋ′を生成すると共に、これらシステムクロック信号Ｃ
Ｋと遅延クロック信号ＣＫ′とを位相比較器４３で位相
比較し、両者の位相の進み、遅れに応じてチャージポン
プ４４を駆動してキャパシタ４５に保持される可変遅延
回路４２1 〜４２n の制御電圧ＶBBを制御することによ
り、両クロックＣＫ，ＣＫ′を１周期ずらして位相同期
させるようにしたものである。
サンプリングタイミング及びサンプリング時間を与える
回路で、遅延ロックループ（以下、ＤＬＬと呼ぶ）回路
４１を主体に構成されている。ＤＬＬ回路４１は、シス
テムクロックＣＫを、縦続接続されたｎ段の可変遅延回
路（第１の可変遅延手段）４２1 ，４２2 ，…，４２n
によって１周期分だけ遅延させて遅延クロック信号Ｃ
Ｋ′を生成すると共に、これらシステムクロック信号Ｃ
Ｋと遅延クロック信号ＣＫ′とを位相比較器４３で位相
比較し、両者の位相の進み、遅れに応じてチャージポン
プ４４を駆動してキャパシタ４５に保持される可変遅延
回路４２1 〜４２n の制御電圧ＶBBを制御することによ
り、両クロックＣＫ，ＣＫ′を１周期ずらして位相同期
させるようにしたものである。
【００２０】可変遅延回路４２1 〜４２n は全て同一の
構成となっており、例えば図４に示すように構成され
る。即ち、入力信号ＩＮは、ＰチャネルＭＯＳトランジ
スタ５１及びＮチャネルＭＯＳトランジスタ５２からな
るＣＭＯＳインバータ５３とＰチャネルＭＯＳトランジ
スタ５４及びＮチャネルＭＯＳトランジスタ５５からな
るＣＭＯＳインバータ５６とを介して出力信号ＯＵＴと
して出力される。入力段のＣＭＯＳインバータ５３のト
ランジスタ５１と電源端子との間には、電流制御用のＰ
チャネルＭＯＳトランジスタ５７が接続されており、そ
の実効抵抗値が制御電圧ＶBBで制御される。ＣＭＯＳイ
ンバータ５３の出力端及びＣＭＯＳインバータ５６の入
力端の接続部と接地端子との間には、キャパシタ５８が
接続されている。そして、このキャパシタ５８の容量と
トランジスタ５１及び５７の実効抵抗値とで決まる時定
数によって入力信号ＩＮの入力から出力信号ＯＵＴの出
力までの遅延時間が決定される。
構成となっており、例えば図４に示すように構成され
る。即ち、入力信号ＩＮは、ＰチャネルＭＯＳトランジ
スタ５１及びＮチャネルＭＯＳトランジスタ５２からな
るＣＭＯＳインバータ５３とＰチャネルＭＯＳトランジ
スタ５４及びＮチャネルＭＯＳトランジスタ５５からな
るＣＭＯＳインバータ５６とを介して出力信号ＯＵＴと
して出力される。入力段のＣＭＯＳインバータ５３のト
ランジスタ５１と電源端子との間には、電流制御用のＰ
チャネルＭＯＳトランジスタ５７が接続されており、そ
の実効抵抗値が制御電圧ＶBBで制御される。ＣＭＯＳイ
ンバータ５３の出力端及びＣＭＯＳインバータ５６の入
力端の接続部と接地端子との間には、キャパシタ５８が
接続されている。そして、このキャパシタ５８の容量と
トランジスタ５１及び５７の実効抵抗値とで決まる時定
数によって入力信号ＩＮの入力から出力信号ＯＵＴの出
力までの遅延時間が決定される。
【００２１】ＤＬＬ回路４１のループの外側には、可変
遅延回路４２1 〜４２n とは別個にこれらと同一の構成
の１つの可変遅延回路４６（第２の可変遅延回路）が設
けられており、その制御入力にも可変遅延回路４２1 〜
４２n に与えられるのと同一の制御電圧ＶBBが与えられ
ている。タイミング発生回路４７からは、例えばＤＩＳ
信号がこの可変遅延回路４６に供給されており、この可
変遅延回路４６でＤＩＳ信号を遅延して得られたＤＩ
Ｓ′信号が再びタイミング発生回路４７に供給されてい
る。タイミング発生回路４７は、上記ＤＩＳ信号を復調
回路２のスイッチ２２に供給すると共に、ＤＩＳ信号と
ＤＩＳ′信号とでサンプリング信号ＳＭＰ１，ＳＭＰ２
を生成し、これらを復調回路２のスイッチ２４，２７に
それぞれ供給する。
遅延回路４２1 〜４２n とは別個にこれらと同一の構成
の１つの可変遅延回路４６（第２の可変遅延回路）が設
けられており、その制御入力にも可変遅延回路４２1 〜
４２n に与えられるのと同一の制御電圧ＶBBが与えられ
ている。タイミング発生回路４７からは、例えばＤＩＳ
信号がこの可変遅延回路４６に供給されており、この可
変遅延回路４６でＤＩＳ信号を遅延して得られたＤＩ
Ｓ′信号が再びタイミング発生回路４７に供給されてい
る。タイミング発生回路４７は、上記ＤＩＳ信号を復調
回路２のスイッチ２２に供給すると共に、ＤＩＳ信号と
ＤＩＳ′信号とでサンプリング信号ＳＭＰ１，ＳＭＰ２
を生成し、これらを復調回路２のスイッチ２４，２７に
それぞれ供給する。
【００２２】次に、このように構成された静電容量式変
位検出装置の動作について説明する。静電容量式センサ
１の供給電極１３に図３に示すような３相の駆動信号
Ｒ，Ｓ，Ｔを供給すると、スライダ１１が停止状態のと
きには、駆動信号と同一でその長い周期の成分が駆動信
号に対し供給電極１３と検出電極１４との相対位置によ
って決定される位相だけずれたセンサ出力信号が受信電
極１５から出力される。また、スライダ１１を移動させ
ると、供給電極１３と検出電極１４との相対位置が変化
するので、これに伴ってセンサ出力信号の位相も変化す
る。この信号は、復調回路２に入力される。
位検出装置の動作について説明する。静電容量式センサ
１の供給電極１３に図３に示すような３相の駆動信号
Ｒ，Ｓ，Ｔを供給すると、スライダ１１が停止状態のと
きには、駆動信号と同一でその長い周期の成分が駆動信
号に対し供給電極１３と検出電極１４との相対位置によ
って決定される位相だけずれたセンサ出力信号が受信電
極１５から出力される。また、スライダ１１を移動させ
ると、供給電極１３と検出電極１４との相対位置が変化
するので、これに伴ってセンサ出力信号の位相も変化す
る。この信号は、復調回路２に入力される。
【００２３】図５は、この復調回路２のサンプリンタイ
ミングとサンプリング時間とを示すタイミングチャート
である。ＤＩＳ信号がハイレベルになるとアナログスイ
ッチ２２がオン状態となり、復調回路２の入力端子２１
が基準電圧回路２３の基準電圧Ｒｅｆに接続されるの
で、入力端子２１がディスチャージされる。このとき、
ＳＭＰ１信号も同時にオン状態になるが、ディスチャー
ジの期間では、センサ出力信号（受信信号）は検出され
ない。ＤＩＳ信号が立ち下がると、アナログスイッチ２
２がオフ状態となるので、アナログスイッチ２４を介し
てセンサ出力信号が容量２５に供給される。ＳＭＰ１信
号が立ち下がると、アナログスイッチ２４がオフ状態と
なるので、容量２５には、サンプリングされたセンサ出
力信号が保持される。同様の操作で、ＳＭＰ１信号とＳ
ＭＰ２信号とを交互にオン状態にして、図３のチョッピ
ング周波数に対応した１８０°位相が異なるセンサ出力
信号が容量２５，２８にサンプリングされることにな
る。
ミングとサンプリング時間とを示すタイミングチャート
である。ＤＩＳ信号がハイレベルになるとアナログスイ
ッチ２２がオン状態となり、復調回路２の入力端子２１
が基準電圧回路２３の基準電圧Ｒｅｆに接続されるの
で、入力端子２１がディスチャージされる。このとき、
ＳＭＰ１信号も同時にオン状態になるが、ディスチャー
ジの期間では、センサ出力信号（受信信号）は検出され
ない。ＤＩＳ信号が立ち下がると、アナログスイッチ２
２がオフ状態となるので、アナログスイッチ２４を介し
てセンサ出力信号が容量２５に供給される。ＳＭＰ１信
号が立ち下がると、アナログスイッチ２４がオフ状態と
なるので、容量２５には、サンプリングされたセンサ出
力信号が保持される。同様の操作で、ＳＭＰ１信号とＳ
ＭＰ２信号とを交互にオン状態にして、図３のチョッピ
ング周波数に対応した１８０°位相が異なるセンサ出力
信号が容量２５，２８にサンプリングされることにな
る。
【００２４】演算増幅器２６，２９は、これらサンプル
値をそれぞれ出力する。これらの出力は、ＭＩＸ回路３
０によって差動合成されることにより、信号振幅が倍に
増幅される。そして、ローパスフィルタ３１によって滑
らかな正弦波状のアナログ値に変換されたのち、演算増
幅器３２で所定の基準電圧Ｒｅｆと比較されて位相信号
ＣＭＰとなって出力される。
値をそれぞれ出力する。これらの出力は、ＭＩＸ回路３
０によって差動合成されることにより、信号振幅が倍に
増幅される。そして、ローパスフィルタ３１によって滑
らかな正弦波状のアナログ値に変換されたのち、演算増
幅器３２で所定の基準電圧Ｒｅｆと比較されて位相信号
ＣＭＰとなって出力される。
【００２５】ところで、受信電極１５又は受信電極配線
等にノイズが混入すると、サンプリングする信号レベル
が正確な値ではなくなってしまう。例えば図６に示すよ
うなノイズが混入すると、同図（ａ）に示すように、受
信信号は大きく影響を受けてしまう。但し、同図（ｂ）
に示すように、ノイズに対して十分に短い時間ｔｓでサ
ンプリング動作を終了してしまえば、ノイズの影響を排
除することができる。サンプリング時間ｔｓを、数μｓ
程度に設定すれば、５０Ｈｚ（６０Ｈｚ）の誘導ノイズ
であれば、その影響を１／１０００以下とすることがで
きる。また、このサンプリングタイミングは、システム
クロックＣＫ及びシステムクロックＣＫを基準として生
成される信号群の変化点ともずれているため、それらの
影響も排除することができる。このサンプリング時間ｔ
ｓは、図５におけるＤＩＳ信号の立ち下がりから、ＳＭ
Ｐ１信号及びＳＭＰ２信号の立ち下がりまでの時間に相
当する。
等にノイズが混入すると、サンプリングする信号レベル
が正確な値ではなくなってしまう。例えば図６に示すよ
うなノイズが混入すると、同図（ａ）に示すように、受
信信号は大きく影響を受けてしまう。但し、同図（ｂ）
に示すように、ノイズに対して十分に短い時間ｔｓでサ
ンプリング動作を終了してしまえば、ノイズの影響を排
除することができる。サンプリング時間ｔｓを、数μｓ
程度に設定すれば、５０Ｈｚ（６０Ｈｚ）の誘導ノイズ
であれば、その影響を１／１０００以下とすることがで
きる。また、このサンプリングタイミングは、システム
クロックＣＫ及びシステムクロックＣＫを基準として生
成される信号群の変化点ともずれているため、それらの
影響も排除することができる。このサンプリング時間ｔ
ｓは、図５におけるＤＩＳ信号の立ち下がりから、ＳＭ
Ｐ１信号及びＳＭＰ２信号の立ち下がりまでの時間に相
当する。
【００２６】このサンプリング時間ｔｓは、図１のサン
プリング制御回路３によって生成される。即ち、サンプ
リング制御回路３における可変遅延回路４２1 〜４２n
への入出力信号であるシステムクロックＣＫとシステム
クロックＣＫ′とは、正確に１周期分Ｔだけずれるの
で、可変遅延回路４２1 〜４２n が全て同一の構成であ
れば、各段当たりの遅延時間は、Ｔ／ｎとなる。そこ
で、システムクロックＣＫの周波数を３２ＫＨｚ（Ｔ＝
３１．２５μｓ）とし、ｎ＝１５とすれば、各段当たり
の遅延時間は、３１．２５μｓ／１５ ２μｓとなる。
従って、可変遅延回路４６でも、約２μｓの遅延時間を
作ることができる。そこで、ＤＩＳ信号を可変遅延回路
４６で遅延させ、タイミング発生回路４７の内部におい
て、遅延される前後のＤＩＳ信号の論理和出力を交互に
ＳＭＰ１信号及びＳＭＰ２信号としてピックアップすれ
ば、サンプリング時間ｔｓを約２μｓに設定することが
可能になる。
プリング制御回路３によって生成される。即ち、サンプ
リング制御回路３における可変遅延回路４２1 〜４２n
への入出力信号であるシステムクロックＣＫとシステム
クロックＣＫ′とは、正確に１周期分Ｔだけずれるの
で、可変遅延回路４２1 〜４２n が全て同一の構成であ
れば、各段当たりの遅延時間は、Ｔ／ｎとなる。そこ
で、システムクロックＣＫの周波数を３２ＫＨｚ（Ｔ＝
３１．２５μｓ）とし、ｎ＝１５とすれば、各段当たり
の遅延時間は、３１．２５μｓ／１５ ２μｓとなる。
従って、可変遅延回路４６でも、約２μｓの遅延時間を
作ることができる。そこで、ＤＩＳ信号を可変遅延回路
４６で遅延させ、タイミング発生回路４７の内部におい
て、遅延される前後のＤＩＳ信号の論理和出力を交互に
ＳＭＰ１信号及びＳＭＰ２信号としてピックアップすれ
ば、サンプリング時間ｔｓを約２μｓに設定することが
可能になる。
【００２７】このサンプリング制御回路によれば、遅延
時間ｔｓは、ＤＬＬ回路４１の位相同期動作により正確
に制御されることになるので、種々の外部要因の影響を
受けず、その安定性と精度は、事実上、水晶発振器にの
み依存することになり、高い安定性と精度とを確保する
ことができる。しかも、この構成によれば、システムク
ロック信号ＣＫの周波数は３２ＫＨｚ程度で十分である
ため、消費電流を抑制することができ、小型の電池式の
計測器などには、極めて有利である。
時間ｔｓは、ＤＬＬ回路４１の位相同期動作により正確
に制御されることになるので、種々の外部要因の影響を
受けず、その安定性と精度は、事実上、水晶発振器にの
み依存することになり、高い安定性と精度とを確保する
ことができる。しかも、この構成によれば、システムク
ロック信号ＣＫの周波数は３２ＫＨｚ程度で十分である
ため、消費電流を抑制することができ、小型の電池式の
計測器などには、極めて有利である。
【００２８】なお、以上の実施例では、送信信号が３相
のインクリメンタル式の検出器を例に挙げたが、送信信
号の位相は特に３相に限定されるものでもないし、アブ
ソリュート型の検出器にも本発明は適用可能である。ま
た、位相法に限らず、零位法等にも適用可能である。
のインクリメンタル式の検出器を例に挙げたが、送信信
号の位相は特に３相に限定されるものでもないし、アブ
ソリュート型の検出器にも本発明は適用可能である。ま
た、位相法に限らず、零位法等にも適用可能である。
【００２９】
【発明の効果】以上述べたように、本発明によれば、装
置内のシステムクロックに起因するノイズ及び装置外部
からのノイズ双方に対しての耐性を向上させることがで
きる。
置内のシステムクロックに起因するノイズ及び装置外部
からのノイズ双方に対しての耐性を向上させることがで
きる。
【００３０】また、本発明によれば、システムクロック
信号をｎ段の第１の可変遅延手段によって遅延させた遅
延クロック信号が、遅延ロックループによってシステム
クロック信号に正確に同期するので、例えばシステムク
ロック信号と遅延クロック信号との位相差がシステムク
ロック信号の１周期分Ｔであるとすると、第１の可変遅
延手段の各段での遅延時間は、正確にシステムクロック
周期Ｔの１／ｎに設定され、且つ遅延ロックループ外に
配置された第２の可変遅延手段に対しても、遅延ロック
ループ内の第１の可変遅延制御手段と同様の遅延制御を
施すことにより、第２の可変遅延手段に入力される所定
の信号をシステムクロック周期よりも短い時間だけ正確
に遅延させることができる。
信号をｎ段の第１の可変遅延手段によって遅延させた遅
延クロック信号が、遅延ロックループによってシステム
クロック信号に正確に同期するので、例えばシステムク
ロック信号と遅延クロック信号との位相差がシステムク
ロック信号の１周期分Ｔであるとすると、第１の可変遅
延手段の各段での遅延時間は、正確にシステムクロック
周期Ｔの１／ｎに設定され、且つ遅延ロックループ外に
配置された第２の可変遅延手段に対しても、遅延ロック
ループ内の第１の可変遅延制御手段と同様の遅延制御を
施すことにより、第２の可変遅延手段に入力される所定
の信号をシステムクロック周期よりも短い時間だけ正確
に遅延させることができる。
【００３１】従って、この第２の可変遅延手段で得られ
た遅延時間を復調手段におけるサンプリング時間として
使用することにより、システムクロック信号の周波数を
増さずに、ノイズの影響を排除可能な極めて短いサンプ
リング時間を正確に作ることができ、これによって消費
電流の低減及び耐ノイズ性能の向上を図ることができ
る。
た遅延時間を復調手段におけるサンプリング時間として
使用することにより、システムクロック信号の周波数を
増さずに、ノイズの影響を排除可能な極めて短いサンプ
リング時間を正確に作ることができ、これによって消費
電流の低減及び耐ノイズ性能の向上を図ることができ
る。
【図１】 本発明の実施例に係る静電容量式変位検出装
置の要部を示すブロック図である。
置の要部を示すブロック図である。
【図２】 同システムにおける静電容量式センサの概略
構成を示す図である。
構成を示す図である。
【図３】 同システムにおける静電容量式センサに与え
られる駆動信号の一例を示す図である。
られる駆動信号の一例を示す図である。
【図４】 同システムにおけるＤＬＬ回路の可変遅延回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図５】 同システムにおけるサンプリング制御回路で
生成されるサンプリング用の制御信号を示すタイミング
チャートである。
生成されるサンプリング用の制御信号を示すタイミング
チャートである。
【図６】 本発明の効果を従来例と比較して説明するた
めの図である。
めの図である。
１…静電容量式センサ、２…復調回路、３…サンプリン
グ制御回路、１１…スライダ、１２…スケール、１３…
供給電極、１４…検出電極、１５…受信電極、４１…遅
延ロックループ回路、４２1 〜４２n ，４６…可変遅延
回路。
グ制御回路、１１…スライダ、１２…スケール、１３…
供給電極、１４…検出電極、１５…受信電極、４１…遅
延ロックループ回路、４２1 〜４２n ，４６…可変遅延
回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 萩野 眞樹 東京都小平市上水本町５丁目20番１号 株式会社日立製作所半導体事業部内 (56)参考文献 特開 平４−15516（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01B 7/00 G01B 7/02 G01D 5/24
Claims (3)
- 【請求項１】 相対移動可能に対向配置された第１の要
素及び第２の要素にそれぞれ異なるピッチで形成された
第１の電極及び第２の電極が容量結合され、前記第１の
電極に印加された駆動信号を前記第２の電極を介して受
信すると共に、前記第１の要素と前記第２の要素との変
位に応じて前記第２の電極を介して受信される受信信号
の位相が変化する静電容量式検出器と、 この静電容量式検出器から出力される受信信号をサンプ
リングして前記第１の要素と前記第２の要素との変位を
示す信号を出力する復調手段と、 この復調手段における前記受信信号のサンプリングタイ
ミング及びサンプリング時間を決定するサンプリング制
御手段とを備え、 前記サンプリング制御手段は、前記復調手段及びサンプ
リング制御手段を制御するシステムクロック信号の変化
タイミングからずれたタイミングで前記受信信号をサン
プリングするものであり、且つ外部ノイズによるサンプ
リングレベルの変動の影響を受ける前に前記サンプリン
グを終了させるように前記サンプリング時間を決定する
ものであることを特徴とする静電容量式変位検出装置。 - 【請求項２】 前記サンプリング制御手段は、 前記システムクロック信号をｎ（ｎは２以上の整数）段
の第１の可変遅延手段で遅延させると共に、前記第１の
可変遅延手段からの遅延クロック信号と前記システムク
ロック信号とを位相同期させる遅延ロックループと、 この遅延ロックループの前記第１の可変遅延手段と同一
の遅延制御を施され前記第１の可変遅延制御手段よりも
段数が少ない第２の可変遅延制御手段とを備え、 前記
第２の可変遅延制御手段で得られた遅延時間を前記復調
手段でのサンプリング時間として与えるものであること
を特徴とする請求項１記載の静電容量式変位検出装置。 - 【請求項３】 前記サンプリング制御手段は、 前記復調手段でのサンプリング値をディスチャージする
ディスチャージパルスと、このディスチャージパルスの
少なくとも後端エッジを前記第２の可変遅延手段で遅延
させたサンプリングパルスとを前記復調手段に出力する
ものであることを特徴とする請求項２記載の静電容量式
変位検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35020495A JP3243407B2 (ja) | 1995-12-22 | 1995-12-22 | 静電容量式変位検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35020495A JP3243407B2 (ja) | 1995-12-22 | 1995-12-22 | 静電容量式変位検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09178407A JPH09178407A (ja) | 1997-07-11 |
| JP3243407B2 true JP3243407B2 (ja) | 2002-01-07 |
Family
ID=18408927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35020495A Expired - Fee Related JP3243407B2 (ja) | 1995-12-22 | 1995-12-22 | 静電容量式変位検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3243407B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3757274B2 (ja) | 2001-10-26 | 2006-03-22 | 独立行政法人産業技術総合研究所 | 静電容量型位置センサー及び該センサーを具備した位置制御装置 |
| US6639529B1 (en) * | 2002-05-14 | 2003-10-28 | Mitutoyo Corporation | System and method for delay calibration in position encoders |
| JP2005221472A (ja) * | 2004-02-09 | 2005-08-18 | Olympus Corp | 静電型エンコーダ及び静電型変位測定方法 |
| WO2012027327A2 (en) * | 2010-08-24 | 2012-03-01 | Cypress Semiconductor Corporation | Noise suppression circuits and methods for capacitance sensing systems |
| JP6254837B2 (ja) * | 2013-11-29 | 2017-12-27 | 株式会社パイオラックス | 留め具 |
| JP6611467B2 (ja) | 2015-05-19 | 2019-11-27 | キヤノン株式会社 | 変位検出装置、レンズ鏡筒、および、撮像装置 |
-
1995
- 1995-12-22 JP JP35020495A patent/JP3243407B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09178407A (ja) | 1997-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6093312A (ja) | 容量式変位測定機 | |
| JPH0862248A (ja) | 容量型加速度センサ | |
| JP2001289892A (ja) | ジッタ測定装置及びその方法 | |
| JPH01502933A (ja) | 周波数カウント装置および方法 | |
| WO2000064068B1 (en) | Jitter measurement system and method | |
| US5920494A (en) | Method and device for varying interpolation factors | |
| JP3243407B2 (ja) | 静電容量式変位検出装置 | |
| CA1069592A (en) | Digital phase comparator | |
| SU1095101A1 (ru) | Устройство дл контрол многослойных диэлектриков | |
| US4642562A (en) | Phase difference demodulator | |
| JP2001141853A (ja) | タイムインターバルカウンタ装置 | |
| US6696828B2 (en) | Integrated circuit and lot selection system therefor | |
| CN109238117B (zh) | 一种用于非接触式位置传感器的信号处理电路及装置 | |
| KR100242972B1 (ko) | 평판 디스플레이 장치의 트래킹 조정 회로 | |
| JPH051653B2 (ja) | ||
| JPH0415516A (ja) | 変位測定回路 | |
| JPH08195691A (ja) | 受信回路 | |
| JP2627758B2 (ja) | 信号発生装置 | |
| JPS6324665Y2 (ja) | ||
| JP3284145B2 (ja) | Ｐｌｌ同期式測定装置 | |
| KR890007454Y1 (ko) | 교류서보 모터의 위상검파 회로 | |
| JPS6347612A (ja) | 変位検出装置 | |
| KR940006093Y1 (ko) | 디지탈 위상 동기 회로 | |
| US6859912B2 (en) | Method and circuit arrangement for clock recovery | |
| JP2792054B2 (ja) | クロック抽出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081019 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091019 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101019 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111019 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111019 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111019 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111019 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121019 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121019 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131019 Year of fee payment: 12 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |