JPS6347612A - 変位検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は変位検出装置、特に基準クロックに同期してカ
ウントパルスを出力して変位量を測定するとともに、測
定異常の検出を同時に行う同期型の変位検出装置の改良
に関する。

［従来の技術］ 一般的従来技術 従来より直線型エンコーダあるいはロータリエンコーダ
などの検出器を用いて、被測定物の長さ測定を行う各種
の変位検出技術が周知であり、三次元測定器、工作機械
の位置決め装置、小型のデジタルノギス、デジタルマイ
クロメータ及びその他の用途に幅広く用いられている。

“この種の変位検出技術としては、非同期型のものと同
期型のものとが知られているが、非同期型の変位検出技
術はカウントパルスの幅にばらつきが生じてカウントミ
スが発生しやすく、しかも装置全体が高機能化するに従
い回路全体のタイミング調整が極めて難しくなるという
問題がある。

このため、今日この種の変位検出技術としては同期型の
ものが幅広く用いられており、この同期型の変位測定技
術は、基準クロックに基づき回路全体のタイミング調整
を行うことができるため、動作が安定し正確な変位検出
を行うことが可能となる。

しかし、従来の変位検出技術では、直線型エンコーダ又
はロータリエンコーダ（以下エンコーダなどと記す）を
高速で移動すると、検出器から出力される検出信号の周
波数が檜めて高くなり、検出信号の変動速度に基準クロ
ックが追随できなかった。従って、このような場合には
、カウントパルスがエンコーダなどの変位量に正確に対
応して出力されず、測定誤差が発生してしまうという欠
点があった。

特に、マニュアル操作型の変位検出装置では、操作者が
エンコーダなどを頻繁に高速移動することが多いため、
前述した検出誤差が発生しやすくその有効な対策が望ま
れていた。

ユ生血災米返亘 第９図には、従来の同期型変位検出技術を用いて形成さ
れたカウントパルス作成回路が示されており、第１０図
にはそのタイミングチャートが示されている。

周知のように、変位検出装置では、検出器から互いに９
０度位相の異なる正弦波及び余弦波がアナログ長さ検出
信号として出力されており、この正弦波及び余弦波は、
所定のＡ／Ｄ変換器を介してデジタル信号φ０．φｂに
変換されカウントパルス作成回路に入力されている。

そして、このカウントパルス作成回路は、検出信号φ８
及びφｂを基準クロックＣＰ１に同期して信＠処理しア
ップカウントパルス５００ａ又はダウンカウントパルス
５００ｂを出力する。なお、前記基準クロックＣＰ１と
しては、回路全体の同期用クロック信号が用いられる。

すなわち、このカウントパルス作成回路は、検出信号φ
８．φｂが１４レベルに切替わると、その後最初に出力
される基準クロックＣＰＩの立上がりに同期して、素子
Ｎ５又はＮ７がらパルス信号を出力する。ぞして、この
パルス信号が出力されると同時に、その立上がりに同期
してアップカウントパルス５００ａ又はダウンカウント
パルス５００ｂを出力するよう形成されている。

従って、エンコーダなどをゆっくり移動場合には、第１
０図の区間１００で示すように、検出器から信号φ８及
びφｂが充分な時間的な位相ずれをもって出力されるた
め、カウントパルス５００がエンコーダの変位量に対応
して正確に出力されることになる。

［発明が解決しようとする問題点］ しかし、このような従来装置では、エンコーダなどを高
速で移動すると、第１０図の区間２００で示すように、
信号φ８及びφｂが基準クロックＣＰＩの出力周期より
短い時間間隔で順次出力されることとなり、素子Ｎ５及
びＮ７からの出力パルスが同位相となってしまう。この
結果、本来２個のカウントパルスを出力すべきところを
、単に１個のカウントパルスだけしか出力しないという
出力ミスが生じ、測定誤差が発生してしまうとう問題が
あった。

特に、エンコーダなどを極めて高速で移動すると、検出
器から出力される信号φ　及びφｂが基準クロックＣＰ
１の１ナイクル出力周期内に複数回変動する。この場合
には、１サイクル周期内において、本来複数個カウント
パルスを出力しなければならないが、従来のカウントパ
ルス作成技術では、単に１個のカウントパルスしか出力
することができず、測定誤差が更に大きなものとなると
いう問題があった。

及匪ユ旦珀 本発明はこのような従来の課題に鑑み為されたものであ
り、その目的は、エンコーダなどを高速度で移動した場
合でもその移動距離に対応しＴ：カウントパルスを確実
に出力し正確な変位測定を可能とするとともに、測定異
常の検出を同時に行うことを可能とする同期型変位測定
装置を提供することにある。

［問題点を解決するための手段］ 前記目的を達成するため、本発明は、位相の異なる複数
のアナログ長さ検出信号を出力する検出器と、 このアナログ長さ検出信号に基づき変位検出用のアップ
カウント及びダウンカウントパルスを出力する変位検出
部と、 前記変位検出部の測定異常を検出する異常検出部と、 を含み、 前記変位検出部は、 前記複数のアナログ長ざ検出信号に基づき所定のデジタ
ル組合せ信号を作成し、基準クロックが出力される毎に
、デジタル組合せ信号により特定されるコードデータを
基準コードとして出力するコードデータ作成器と、 基準クロックが出力される毎に、１クロック前の基準コ
ードを参照コードとして出力するとともに、この参照コ
ードと前記基準コードとを比較し両者が一致するまでの
間、所定の類クロック周期に設定された出力クロックが
出力される毎に、前記アナログ長さ検出信号の１サイク
ル周期内に順次出力されるコードデータ列に従い参照コ
ードを１ステップづつザイクリックにシフトしながら、
アップカウントパルス又はダウンカウントパルスを出力
するカウントパルス作成器と、 を含み、検出器のアナログ長さ検出信号の周波数にかか
わりなく変位量に対応したカウントパルスを出力するよ
う形成され、 前記異常検出部は、 前記カウントパルスを監視し、アップカウントパルスと
ダウンカウントパルスとがカウントパルス出力停止期間
を含まず連続して出力された場合に第１の異常検出信号
を出力するパルス異常検出器と、 前記コードデータ作成器の作成するコードデータを監視
し、前記基準コードが測定異常時に出力される基準コー
ドと一致した場合に第２の異常検出信号を出力するコー
ド異常検出器と、を含み、変位量を測定中にオーバスピ
ードに起因して発生する異常をリアルタイム検出するこ
とを特徴とする。

し実施例］ 次に本発明の好適な実施例を図面に基づき説明する。

第２図には本発明に係る変位検出装置の好適な一例を示
す全体図が、示されており、実施例の装置では、エンコ
ーダなどが移動すると、検出器１０ａ及び１０ｂから位
相の異なるアナログ長さ検出信号として正弦波φ、及び
余弦波φｂが出力される。

そして、変位検出部２０は、これら各アナログ長ざ検出
信号φ８及びφｂに基づき偏位検出用のアップカウント
パルス５００ａ及びダウンカウントパルス５００ｂをカ
ウンタ３０に向は出力している。

そして、カウンタ３０は、入力されるアップカウントパ
ルス５００ａ及びダウンカウントパルス５００ｂをカウ
ントすることにより、そのカウント値をエンコーダの変
位量を表す測定データとして出力している。

また、これに加えて、本発明の装置では、異常検出部４
を用いて変１ヶ検出部２内における測定異常、特にエン
コーダのオーバスピードに起因する測定異常をリアルタ
イムで監視し、異常検出信号を出力するよう形成されて
いる。

このようにして、本発明によれば、後述するように、エ
ンコーダ等を高速移動した場合でもその移動距離に対応
したカウントパルスを確実に出力し正確な変位測定が可
能となるとともに、仮にエンコーダ等のオーバスピード
が極端になり測定異常が発生したような場合でもこれを
確実に検出し、より正確な変位測定を行うことが可能と
なる。

以下に、本発明の具体的な構成を変位検出部２及び異常
検出部４に分けてそれぞれ詳細に説明する。

（Ａ）変位検出部 且威 本実施例において、変位検出部２は入力される各検出信
号φ８及びφｂからエンコーダの変位量に対応したアッ
プカウントパルス５００ａ及びダウンカウントパルス５
００ｂを出力するよう形成されている。

第１図には前記第２図に示す回路の具体的な構成が示さ
れており、第３図にはその回路各部にあげるタイミング
チャートが示されている。

実施例において、まず検出器１０ａ及び１０ｂから出力
される正弦波φ８及びφｂは２相／４相変換回路１２へ
入力され、ここでπ／４づつ位相のことなる検出信号φ
８．φｂ、φ。、φｄに変換出力される。

実施例において、この変換回路１２は、φ８及びφｂを
それぞれ増幅するアンプ１２ａ及び１２ｂと、次式に基
づきφ。及びφｄを演算増幅する加算器１２ｃ及び減算
器１２ｄとから成る。

φ。＝φ８＋φｂ・・・（１） φｄ＝φ８−φｂ・・・（２） コードデータ作成器 そして、これら各信号φ８．φ。、φｂ、φｄはコード
データ作成器１４に入力され、ここで所定のデジタル組
合わせ信号に変換されたのち、このデジタル組合せ信号
により特定されるコードデータとして出力される。

実施例において、このコードデータ作成器１４は、組合
せ信号作成器１６、デコーダ１７及びシンプルボールド
回路１８を含む。

そして、前記組合せ信号作成器１６は、入力される各信
号φ□、φｂ、φ。、φｄを所定のスレッショルドレベ
ルと比較し、４個のパルスＡ、８゜Ｃ，Ｄの組合せから
成るデジタル組合せ信号１゜Ｑを出力する。

ここにおいて、各パルス信ＭＡ、Ｃ，Ｂ、Ｄはそれぞれ
π／４ずつ位相が異なるため、実施例のデジタル組合せ
信号１００は、位相θがＯ〜２πまで変化する１サイク
ルの間に、１６進表記で１゜３．７．Ｆ、Ｂ、Ｃ，８，
０の順にその内容が変化することになる（第３図参照）
。

本発明においては、このようなデジタル組合せ信号１０
０をそのままコードデータとして使用することも可能で
あるが、データの信号処理をより簡単なものとするため
に、このデジタル組合せ信＠　１００をデコーダ１７に
入力している。

実施例において、このデコーダ１７は、４ビツトの内容
で表示されるデジタル組合せ信号を、８進表記で０．１
，２．３・・・７で表わされる３ビツトのコードデータ
２００に変換し、サンプルホールド回路１８に向は出力
している。

第４図には、組合せ信号作成器１６から出力される４ビ
ツトのデジタル組合せ信＠　１００と、デコーダ１７か
ら出力される３ビツトのコードデータ２００との対応関
係が示されている。同図からも明らかなように、検出信
号φ８．φ、の位相θがＯ〜２πまで変化する間に、デ
コーダ１７からは、アップカウント時には０．１．２・
・・７の順（順方向）で、またダウンカウント時には７
．６゜５・・・Ｏの順（逆方向）でコードデータ２００
が順次出力されることとなる。

そして、サンプルホールド回路１８はこのようにして出
力されるコードデータ２００を、基準クロックＣＰＩが
出力されるごとにサンプルホールドし、これをｍｌコー
ド３００としてカウントパルス作成器２２へ向は出力す
る。ここにおいて、前記基準クロックＣＰＩは回路全体
の同期用クロック信号が用いられる。

カウントパルス作成器 カウントパルス作成器２２は、参照カウンタ２０、コン
パレータ２４を含み、基準コード３００が前記基準クロ
ックＣＰ１より短い間隔で変化する場合においても、変
位量に正確に対応したアップカウントパルス５００ａ及
びダウンカウントパルス５００ｂを出力するよう形成さ
れている。

実施例において、前記参照カウンタ２０は、基準クロッ
クＣＰ１が出力される毎に１クロック前の基準コードを
参照コード４００としてコンパレータ２４へ向は出力す
る。

そして、コンパレータ２４は、一対のアンドゲート２６
ａ、２６ｂ及びアップダウン判別器２８とともに、前記
基準コード３００と参照コード４００とが一致するまで
の間、所定の短クロック周期の設定された出力クロック
ＣＰ２　（基準クロックＣＰ１より充分に短い同期に設
定されている）が出力される毎に、アップカウントパル
ス５００ａ及びダウンカウントパルス５００ｂを出力す
るよう形成されている。

第５図には、エンコーダ等をゆっくり移動した場合にお
ける回路各部のタイミングチャートが示されており、第
６図には、エンコーダ等を高速度移動した場合の回路各
部におけるタイミングチャートが示されるでいる。

すなわち、前記参照カウンタ２０は、第４図に示すコー
ドデータ列に従い、アップカウントパルス５００ａが出
力される場合には順方向へ又はダウンカウントパルス５
００ｂが出力される場合には逆方向へ、参照コード４０
０を１ステップずつサイクリックにシフトしながら出力
する。

また、実施例のコンパレータ２４は、基準コード３００
と参照コード４．　ＯＯとを比較し、両者が一致するか
否か判別を行う。

そして、第５図及び第６図に示すように、両者が不一致
の場合には、回路全体がアップカウント動作を行ってい
るか又はダウンカウント動作を行っているかを判断し、
前者の場合にはそのＵＰ端子からトルベルの不一致検出
信号６００ａを出力し、また後者の場合にはそのＤＮ端
子からトルベルの不一致検出信号６００ｂを出力する。

そして、これら各アンドゲート２６ａ、２６ｂは、コン
パレータ２４から不一致検出信号６００ａ又は６００ｂ
が出力されると、出力クロックＣＰ２が出力されるごと
にアップカウントパルス５００ａ又はダ「クンカウント
パルス５００ｂを変位検出用のカウンタ３Ｑ及び参照カ
ウンタ２０へ向は出力している。

ここにおいて、この参照カウンタ２０は、前述したよう
に、第４図に示すコードデータ列に従い、アップカウン
トパルス５００ａが出力される場合には順方向へ、また
ダウンカウントパルスパルス５００ｂが出力される場合
には逆方向へ、前記参照コード４００を１ステップずつ
サイクリックにシフトする。

従って、基準クロックＣＰＩの出力時に出力される基準
コード３００と参照コード４００とが、例えば第６図の
ｔｌｏのタイミングで示すように、３ステップ分アップ
カウント方向ヘシフトしているような場合を想定すると
、アンドゲート２６ａからカウントパルス５００ａが出
力されるごとに参照コード４００がコードデータ列に従
ってアップカウント方向へ１スデツプずつシフトされる
。

そして、カウントパルス５００ａが３個出力された時点
で基準コード３００と参照コード４００とが一致し、カ
ウントパルス５００ａの出力が停止されることとなる。

また、前記アップダウン判別器２８は、アンドゲート２
６ａ又は２６ｂから曲回出力されたカウントパルスに基
づき、装置がアップカウント動作中であるかダウンカウ
ント動作中であるかを判別し、その判別結果をコンパレ
ータ２４へ向は出力するよう形成されている。

このアップ／ダウン判別器２８は、例えばアンドゲート
２６ａ及び２６ｂの出力をラッチするフリップフロップ
を用いて形成することができる。

このようにして、実施例の装置は、基準クロックＣＰＩ
が出力されるごとに、このクロック出力時におけるコー
ドデータ（基準コード）と１クロック前のコードデータ
（参照ｊ−ド）とを比較し、両者がアップカウント方向
又はダウンカウント方向に何ステップシフトしているか
を判別する。そして、このシフト数に応じた個数のアッ
プカウントパルス５００ａ又はダウンカウントパルス５
０ｏｂを出力している。

従って、エンコーダなどを高速で移動し、検出器１０ａ
及び１０ｂから高周波の検出信号φ８及びφｂを出力し
た場合であっても、その変位量に対応した個数のアップ
カウントパルス５００ａ又はダウンカウントパルス５０
０ｂを確実に出力することができるため、これらのカウ
ントパルス５００ａ、５００ｂをカウンタ３０でカウン
トすることにより、正確な変位測定が可能となる。

ｉ■ 以下に、その測定動作を、エンコーダなどをアップカウ
ント動作方向にゆっくり移動した場合と、高速で移動し
た場合とに分けて説明する。

エンコーダなどをゆっくりと移動した場合第５図にはエ
ンコーダなどをゆっくり移動した場合におけるタイミン
グチャートが示されており、この場合に、デコーダ１７
からは基準クロックＣＰ１の出力周期より十分に長い時
間間隔で変化するコードデータ２００が出力される。

このため、基準クロックＣＰＩが出力されるごとにサン
プルホールド回路１８によりサンプルホールドされるコ
ードデータ２００、すなわち基準コード３００は、ｔｏ
ｏ−”１０−　ｔ２０．ｔ３０”’の各時点でそれぞれ
４．４．５．５．・・・のように、第４図のコードデー
タ列に従って順方向に１ステップずつシフトして行くこ
とになる。

例えば基準クロックＣＰＩが出力されるｔｌｏの時点に
着目してみると、出力される基準コード３００及び参照
コード４００はともに「４」であり、両者は一致するた
め、アップカウントパルス５００ａは出力されない。

次に、基準クロックＣＰｉが出力されるｔ２０の時点に
着目してみると、サンプルホールド回路１８から出力さ
れる基準コードは「５」となるが、参照カウンタ２０か
ら出力される参照コード４００は前「４」のままであり
、両者は一致しない。

このため、コンパレータ２４からは不一致検、出信＠　
６００　ａが出力され、アンドゲート２６ａからは出力
クロックＣＰ２が出力されるｔ２１のタイミングでアッ
プカウントパルス５００ａが出力さる。これにより、参
照カウンタ２００の出力する参照コード４００が、コー
ドデータ列の順方向に沿って１スデツプシフトされ「５
」となる。

このようにして、実施例の装置では、エンコーダなどが
ゆっくり移動される場合には、基県コード３００の値が
変化する度に１個のアップカウントパルス５００ａが出
力される。

この結果、実施例の装置によれば、検出器１０から出力
される検出信号φａの位相がＯ〜２πの間で１周期変化
するごとに確実に８個のカウントパルス５００ａを出力
することができ、エンコーダなどの変位量測定を正確に
行うことが可能となる。

エンコーダなどを高゛−で移動した場合法に、エンコー
ダなどを高速で移動し、検出器１０から高周波の検出信
号φ８、φｂが出力される場合を説明する。

第６図にはこのような場合における装置各部のタイミン
グチャートが示されており、この場合には、基準クロッ
クＣＰＩが２個出力される間に、デコーダ１７から出力
されるコードデータ２００は複数回にわたって変化する
こととなる。

従って、基準クロックＣＰＩが出力されるごとに、サン
プリングホールド回路１８によりサンプルールドされる
コードデータ２００．すなわち基準コード３００は、ｔ
ｏｏ−ｔｌｏ、ｔ２０−　ｔ３０、ｔ４０・・・の各時
点においてそれぞれ４，７．３，５゜７・・・のように
複数のステップにまたがってシフトすることとなる。

このような場合に基準コード３００と参照コード４００
とを比較し、両者が不一致の場合に■に１個のカウント
パルスを出力するだけでは側底正確な測定を行うことが
できないが、本発明においては次のようにして基準コー
ド３００の変化分に対応した数のカウントパルスを出力
し、正確な測定を可能としている。

すなわち、本発明においては、参照カウンタ２０から出
力される参照コード４００が、基準クロックの１クロッ
ク前の基準コード３００と等しい値となる。

従って、例えば基準クロックＣＰＩが出力されるｔ　の
時点に着目してみると、このｔｌ。の時点における参照
コード４００は、１つ前の１クロック出力時ｔｏｏにお
ける基準コード３００と等しい値「４」となる。

従って、このｔｌｏの時点において、コンパレータ２４
は両者の不一致を表す不一致検出信＠６０Ｑａを出力す
る。

この結果、アンドゲート２６ａからは、出力クロックＣ
Ｐ２が出力されるｔｌｌ、　ｔｌ２．　ｔｌ３のタイミ
ングでアップカウントパルス５００ａが出力される。そ
して、カウントパルス５００ａが出力されるごとに、参
照カウンタ２０の出力する参照コード４００を第４図に
示すコードデータ列に従いその順方向へｒ５Ｊ　　ｒ６
Ｊ　　ｒ７Ｊの順に１ステップずつシフトさせる。

このようにして参照コード４００をシフトしていくと、
カウントパルス５００ａが３個出力された時点で、参照
コード４００の値が基準コード３００と一致し、アップ
カウントパルスの出力は停止される。

同様にして、次の基準クロックＣＰ１が出力されるｔ２
０の時点で、サンプルホールド回路１８ｈ）らＷｅコー
ド３００として「３」が出力されると、カウントパルス
出力部２２からは同様にして、基準コード３００と参照
コード４００とが一致するよう４個のアップカウントパ
ルス５００ａが出力される。

このようにして、本実施例によれば、各ｍｌクロックＣ
ＰＩが出力されるごとに、基準コード３００のシフト数
と対応した個数のアップカウントパルス５００ａを確実
に出力することができる。

従って、エンコーダなどを高速で移動し、検出器１０か
ら高周波の検出信号φ８及びφｂが出力される場合であ
っても、検出信号φ８の位相θがＯ〜２πの間で１サイ
クル変位する間に確実に８個のカウントパルスを出力し
、その変位測定を゛正確に行うことが可能となる。

特に、本発明の変位検出装置によれば、回路全体の同期
信号として用いられる基準クロックＣＰ１の周波数を上
げることなく、検出器自体の応答速度を向上させ正確な
測定を行うことができるため、従来用いられている検出
器等を回答特別の変更を加えることなくそのまま用い、
変位測定を正確に行うことが可能となる。

また、本実施例においては、このようなアップカウント
動作ばかりでなくダウンカウント動作も同様に行うこと
が可能である。

この場合にはダウンカウントパルス５００ｂが出力され
るごとに、参照カウンタ２０はその参照コード４００を
コードデータ列に従い逆方向に１ステップずつサイクリ
ックにシフトすればよい。

このようにすることにより、基準クロックＣＰ１が出力
されるごとに、基準コード３００のシフト量に応じたダ
ウンカウントパルス５００を確実に出力することが可能
となる。

また、この種の変位検出装置では、カウンタ３０の出力
側に、例えばＮＣＪ＆械等の各種機器が接続されている
。そして、これら各機器は、カウンタ３０の出力に対す
る応答のスピードが千差万別であることが多い。

このため、カウンタ３０の出力変位速度が一定である従
来の変位検出装置では、機器の応答スピードに対し、カ
ウンタ３０の出力変化速度が速すぎると、機器側で一方
的に故障と判別されてしまい、またカウンタ３０の出力
変位速度が遅すぎると、機器の制御特性が低下してしま
うという問題があった。

これに対し、本発明の装置では、出力クロックＣＰ２の
出力周期を調整することにより、カウンタ３０の出力変
化速度を機器の応答スピードにマツチングさせることが
でき、機器に対し応答性の良い制御を行うことが可能と
なる。

（Ｂ）異常検出部 次に本発明の異常検出部４の説明を行う。

本発明の異常検出部４は、カウントパルス５００のパル
ス異常を検出するパルス異常検出器４０と、コードデー
タ作成器１４の動作異常を検出するコード異常検出器４
２とを含み、変位量の測定動作中にエンコーダ等のオー
バスピードに起因して発生する異常をリアルタイムで検
出し、何らかの異常が発生した場合には異常検出信号を
即座に出力するよう形成されている。

パルス異常検出器 本発明において、前記パルス異常検出器４０は、アップ
カウントパルス５００ａとダウンカウントパルス５００
ｂとがカウントパルス出力停止期間を含まず連続して出
力された場合に、これをオーバースピードに起因する異
常と判別し、第１の異常検出信号１０００ａを出力する
よう形成されている。

このため、実施例のパルス異常検出器４０は、１組のホ
ールド回路を形成するＤフリップフロップ４４及び４６
と、他の１組のホールド回路を形成するＤフリップフロ
ップ４８及び５０と、一対のアンドゲート５２及び５４
と、オアゲート５６と、一対のノアゲート５８及び６０
とを用いて形成されている。

第７図には、このオーバースピード検出器４０の回路各
部におけるタイミングチャートが示されている。

例えば、エンコーダ等の変位速度が高速であったとして
も、その変位スピードが測定可能範囲内であれば第７図
中信号６００ｂの破線で示すように、アップカウントパ
ルス５００ａとダウンカウントパルス５００ｂとが所定
のカウントパルス出力停止期間下を介して出力される。

これに対して、エンコーダ等の変位スピードが極めて速
くなり、測定限界を上回ると、第７図中実線で示すよう
に、アップカウントパルス５００ａとダウンカウントパ
ルス５００ｂとがカウントパルス出力停止期間Ｔを含ま
ず連続して出力されることになる。

本発明のパルス異常検出器４０は、このような特性に着
目して成されたものである。

すなわち、エンコーダ等の変位スピードが測定限界速度
を上回ると、例えば第７図実線で示すように、クロック
パルスＣＰ２に同期してアップカウントパルス５００ａ
とダウンカウントパルス５００ｂとが連続して出りされ
る場合がある。このような場合には、コンパレータ２４
から出力される信号６００ａがＨレベルからＬレベルに
立下ると同時に出力信号６００ｂがＬレベルからＨレベ
ルに立上がり、１粗のフリップフロップ４８及び５０か
らなるホールド回路の出力８００ｂは、コンパレータの
出力信号６００ａがＬレベルに立下った時点から１パル
ス周期分遅れてＨレベルからＬレベルに立下ることとな
る。

従って、この１パルス周期内に、アンドゲート２６ｂか
らダウンカウントパルス５００ｂが出力されると、アン
ドゲート５４からはオーバースピードを表すＨレベルの
パルス信号９００ｂが出力されることになる。

これとは逆に、クロックパルスＣＰ２に同期して例えば
ダウンカウントパルス５００ｂから出力されてから、カ
ウントパルス出力停止期間下を含まず連続してアップカ
ウントパルス５００ａが出力されるような場合には、他
のアンドグー１〜５２から同様にしてオーバースピード
を表すＨレベルのパルス信号９００ａが出力されること
になる。

そして、これら各アンドゲート５２及び５４の出力は、
オアゲート５６を介して出力される。

このようにして、実施例のパルス異常検出器４０は、ク
ロックパルスＣＰ２に同期して、アップカウントパルス
５００ａとダウンカウントパルス５００ｂとが所定の停
止期間下を含まず連続して出力された場合に、これをエ
ンコーダ等のオーバースピードと判別し、第１の異常検
出信＠１０００ａを出力することができる。

コード異常検出器 また、本発明のコード異常検出器４２は、測定が正常に
行われている場合に出力されるＷｅコードと、コードデ
ータ作成器から実際に出力される基準コードとが一致し
ない場合に、第２の異常検出信号１０００ｂを出力する
よう形成されている。

すなわち、組合せ信号作成器１６から出力されるデジタ
ル組合わせ信号１００は第３図に示すように正常時には
１３７ＦＥＣ８０のうちのいずれかの値を示すことが理
解される。

これに対し、エンコーダ等の移動速度が測定限界を上ま
わると、変換回路１２又は組合せ信号作成器１６のデユ
ーティ−が、例えば第８図（Ａ＞に示すようにずれ、組
合せ信号作成器１６が出力されるデジタル組合せ信号１
００の中に、例えばＤとか４のように正常な動作状態に
おいては出力゛　　　されないコードが含まれることが
ある。

このようなコードを禁止コードと定義すれば、実施例の
ような４種類の信号ＡＢＣＤを組合わせてデジタル組合
せ信号１００を構成する場合には、第８図（Ｂ）に示す
ように、２．４，５．６，９゜Ａ、Ｂ、Ｄの禁止コード
が発生する可能性がおる。

従って、コード異常検出器４２は、正常時のコードを予
め設定しておき、組合せ信号作成器から出力されるコー
ド１００が正常時の基準コードに該当しない場合に第２
の異常検出信号１０００ｂを出力するよう形成すればよ
い。

また、これとは逆に、コード異常検出器４２は、前記禁
止コードを予め設定しておき、組合せ信号作成器から出
力されるコード１００が禁止コードに該当する場合に第
２の異常検出信号を出力するよう形成することも可能で
ある。

本実施例のコード異常検出器４２は、異常コード検出器
６２と、Ｄフリップフロップ６４と、を用いて形成され
てあり、組合せ信号作成器１６から出力されるデジタル
組合せ信号１００が禁止コードに該当する場合に第２の
異常検出信号１００Ｑｂを出力するよう形成されている
。

すなわち、コード異常検出器６２には、前）ボした禁止
コートが予め設定されており、組合せ信号作成器１６か
ら出力されるデジタル組合せ信号１００がこの禁止コー
ドに該当した場合に異常検出信号がＤフリップフロップ
６４に出力される。

そして、Ｄフリップフロップ６４は、このような検出信
号が入力されると、出力クロックＣＰ２に同期して第２
の異常検出信号１０００ｂを出力するよう形成されてい
る。

このようにして、実施例のコード異常検出器４２はエン
コーグ等のオーバスピード等に起因して発生するコード
異常をリアルタイムで検出することが可能となる。

なお、本実施例においては組合せ信号作成器１６から出
力されるデジタル組合せ信号１００に基づきコード異常
を検出する場合を例にとり説明したが、本発明はこれに
限らず、デコーダ１７から出力されるコードデータ２０
０を用いても同様にコード異常を検出することができ、
またサンプルホールド回路１８から出力されるデータ３
００を用いても同様にしてコード異常の検出を行うこと
ができる。

そして、このコード異常検出器４２を用いて検出された
第２の異常検出信＠１０００ｂと前記パルス異常検出器
４０を用いて検出された第１の異常検出信号１０００ａ
はオアゲート６６を介して、更に１組のノアゲート６８
及び７０を用いて形成されるフリップフロップを介して
異常検出信号として出力されることになる。

なお、ノアゲート７０から出力される異常検出信号は、
クリヤオーバスピード信＠ＣＲＯ３が入力されることに
より解除される。

このようにして、実施例の装置では、エンコーダ等を高
速で移動し検出器１０から高周波の検出信号φ８及びφ
ｂが出力される場合であっても、その変位測定を正確に
行うことができ、また、仮にエンコーダ等のスピードが
測定限界を上まわり測定誤差が発生したような場合には
、これをリアルタイムで自動的に検出し測定者に知らせ
ることができるため、得られる測定データの精度を極め
て高いものとすることが可能となる。

特に、本発明によれば、エンコーダ等のスピードが測定
限界を上まわることにより発生する測定誤差を、第１に
カウントパルス作成器２２から出力されるカウントパル
スの異常として、第２にコードデータ作成器１４の作成
するコード異常として、２つの面から検出するため、発
生する測定誤差を極めて高い確率で検出可能であること
が理解される。

（Ｃ）他の実施例 なお、前記実施例においては、検出器１０ａ及び１０ｂ
からアナログ長さ検出信号として正弦波及び余弦波を出
力する場合を例にとり説明したが、本発明はこれに限ら
ず他の種類のアナログ長さ検出信号を用いてもよい。

また、前記実施例においては、組合せ信号作成器１６よ
り出力するデジタル組合せ信号１００を更にコードデー
タに変換して出力する場合を例に取り説明したが、本発
明はこれに限らず、前記デジタル組合せ信号そのものを
コードデータとして用いることも可能である。

更に、本実施例においては、検出器から出力される検出
信号φ８及びφｂを、２相／４相変換して用いた場合を
例にとり説明したが、本発明はこれに限らず、検出信号
φ８、φｂをそのまま用いてデジタル組合せ信号を作成
しても良く、またこれ以外にこの検出信号φ８、φｂか
ら８相、１６相・・・等の多相信号を二次的に作成し、
これらの信号からデジタル組合せ信号を作成することも
可能でおる。

また、前記実施例においては、サンプルホールド回路１
８として、デコーダ１７の出力をサンプルホールドする
ものを例にとり説明したが、本発明はこれに限らず、２
相／４相変換回路１２）組合せ信号作成器１６又はデコ
ーダ１７の入力をサンプルホールドするものを用いるこ
とも可能である。

［発明の効果］ 以上説明したように、本発明によればエンコーダ等を高
速で移動し、検出器から高周波の検出信号が出力される
ような場合であっても、変位量に対応したカウントパル
スを確実に出力し正確な変位量測定を行うことができ、
しかもその測定動作中には測定異常の検出をリアルタイ
ムで行うことができるため、得られる測定結果の信頼性
をざらに高いものとすることが可能となる。

【図面の簡単な説明】

第１図及び第２図は本発明に係る変位検出装置の好適な
実施例を示すブロック図、 第３図は第１図に示す装置のタイミングチャート図、 第４図はデジタル組合せ信号とコードデータとの対応を
示す説明図、 第５図はエンコーダ等をゆっくりとじ動じた場合のタイ
ミングチャート図、 第６図はエンコーダ等を高速で移動した場合のタイミン
グチャート図、 第７図は第１図に示す装置のパルス異常検出器のタイミ
ングチャートを示す図、 第８図は第１図に示す組合せ信号作成器から出力される
コード異常の一例を示すタイミングチャート図、 第９図は従来の変位検出装置のブロック図、第１０図は
第９図に示す従来装置のタイミングチャート図である。 ２　　・・・　変位検出部 ４　　・・・　異常検出部 １０　・・・　検出器 １２　・・・　２相／４相変換回路 ］４　・・・　コードデータ作成器 １６　・・・　組合せ信号作成器 １７　・・・　デコーダ １８　・・・　サンプルホールド回路 ２０　・・・　参照カウンタ ２２　・・・　カウントパルス出力部 ２４　・・・　コンパレータ ２６ａ、２６ｂ　　・・・　アンドゲート２８　・・・
　アップ／ダウン判別器 ３０　・・・　カウンタ ４０　・・・　パルス異常検出器 ４２　・・・　コード異常検出器 φ８．φｂ　・・・　アナログ長ざ検出信号１００　　
・・・　デジタル組合せ信号２００　　・・・　コード
データ ３００　　　・・・　基準コード ４００　　・・・　参照コード ５００ａ、５００ｂ　　・・・　カウントパルス１００
０ａ　　・・・　第１の異常検出信号１０００ｂ　　・
・・　第２の異常検出信号。

Claims (3)

【特許請求の範囲】
1. （１）位相の異なる複数のアナログ長さ検出信号を出力
   する検出器と、 このアナログ長さ検出信号に基づき変位検出用のアップ
   カウント及びダウンカウントパルスを出力する変位検出
   部と、 前記変位検出部の測定異常を検出する異常検出部と、 を含み、 前記変位検出部は、 前記複数のアナログ長さ検出信号に基づき所定のデジタ
   ル組合せ信号を作成し、基準クロックが出力される毎に
   、デジタル組合せ信号により特定されるコードデータを
   基準コードとして出力するコードデータ作成器と、 基準クロックが出力される毎に、１クロック前の基準コ
   ードを参照コードとして出力するとともに、この参照コ
   ードと前記基準コードとを比較し両者が一致するまでの
   間、所定の短クロック周期に設定された出力クロックが
   出力される毎に、前記アナログ長さ検出信号の１サイク
   ル周期内に順次出力されるコードデータ列に従い参照コ
   ードを１ステップづつサイクリックにシフトしながら、
   アップカウントパルス又はダウンカウントパルスを出力
   するカウントパルス作成器と、 を含み、検出器のアナログ長さ検出信号の周波数にかか
   わりなく変位量に対応したカウントパルスを出力するよ
   う形成され、 前記異常検出部は、 前記カウントパルスを監視し、アップカウントパルスと
   ダウンカウントパルスとがカウントパルス出力停止期間
   を含まず連続して出力された場合に第１の異常検出信号
   を出力するパルス異常検出器と、 前記コードデータ作成器の作成するコードデータを監視
   し、前記基準コードが測定異常時に出力される基準コー
   ドと一致した場合に第２の異常検出信号を出力するコー
   ド異常検出器と、 を含み、変位量を測定中にオーバスピードに起因して発
   生する異常をリアルタイム検出することを特徴とする変
   位検出装置。
2. （２）特許請求の範囲（１）記載の装置において、前記
   コード異常検出器は、測定異常時に発生するコードデー
   タを禁止コードとして予め設定しておき、コードデータ
   作成器の作成するコードデータが前記禁止コードのいず
   れかに該当した場合に第２の異常検出信号を出力するこ
   とを特徴とする変位検出装置。
3. （３）特許請求の範囲（１）のいずれかに記載の装置に
   おいて、 前記パルス異常検出器は、出力クロックの１サイクル周
   期内にアップカウントパルスとダウンカウントパルスと
   が連続して出力された場合に第１の異常検出信号を出力
   することを特徴とする変位検出装置。