CN1649151A - 具有可变增益的占空比校正电路及其操作方法 - Google Patents

Abstract

公开了占空比校正电路，其具有增益调节电路，增益调节电路根据输入信号的频率从占空比校正电路的多个增益中选择一个增益。输出电路根据输入信号和从多个增益中选择的一个增益，输出占空比经过校正的输出信号。输入信号可以是输入时钟信号，而输出信号可以是经过校正的时钟信号。还提供了占空比校正方法。

Description

具有可变增益的占空比校正 电路及其操作方法

相关申请的交叉参考

本申请声明要求于2003年12月23日提交的韩国专利申请No.2003-95592的优先权，这里将其全部公开内容引用以作参考。

技术领域

本发明涉及集成电路器件，更具体地说，涉及用于集成电路器件的占空比电路和方法。

背景技术

已知各种集成电路器件利用占空比校正电路将集成电路器件上的输出时钟信号的占空比调节到百分之五十(50％)。占空比校正电路可以包括占空比校正器和占空比检测器。如这里所使用的，“占空比(duty cycle)”指的是时钟信号的脉冲宽度与脉冲周期之比。

图1为示出了常规的占空比校正电路的框图。图1所示的占空比校正电路包括占空比校正器10、占空比检测器12和信号发送路径部分14。占空比校正器10响应于输入时钟信号对ICLK和ICLKB之间的电压差以及从占空比检测器输出的第一和第二占空检测信号C和CB，生成经过校正的时钟信号对OUT和OUTB。占空比检测器12检测输出的时钟信号对OCLK和OCLKB的占空比，并且生成第一和第二检测信号C和CB。信号传输路径部分14接收经过校正的时钟信号对OUT和OUTB，以生成占空比经过校正的输出时钟信号对OCLK和OCLKB。

常规的占空比校正电路的增益由占空比校正器10的增益乘以占空比检测器12的增益确定。图1的占空比校正电路的占空比校正范围与其增益成正比，而来自电路的信号抖动与增益成反比。换句话说，当图1的占空比校正电路的增益很大时，其占空比校正范围增加，而根据占空比校正电路的响应特性和信噪比(SNR)，来自该电路的信号抖动变大。当增益减小时，占空比校正范围减小并且根据响应于特性和信噪比(SNR)，抖动变小。

对于图1的电路，当输入时钟信号的频率很高时，预期的占空比校正范围一般会减小。换句话说，当输入时钟信号的频率为低时，预期的占空比校正范围一般会增大。因此，如果输入的时钟信号的频率为低频，则与高频的输入时钟信号的情况相比，通常希望有增加的占空比调节范围。

图1的常规占空比校正电路在时钟信号的频率范围很宽的情况下可能会有稳定运行的问题，因为其增益通常是固定的。换句话说，如果提供了高增益，则当施加了低频时钟信号时，像图1那样的常规电路会为了运行稳定而使占空比校正范围增大，但是，当施加了高频时钟信号时，电路可能会变得对噪声十分敏感并且可能运行不稳定。相反，如果提供了低增益，则当施加了高频时钟信号时，图1的电路可能对噪声不敏感并且运行稳定，但是该电路会有减小的占空比校正范围。其结果是，当施加了低频时钟信号时，电路可能运行不稳定。

发明内容

本发明的实施例提供了具有增益调节电路的占空比校正电路，该增益调节电路根据输入信号的频率，从占空比校正电路的多个增益中选择一个增益。输出电路根据输入信号和从多个增益中选择的一个增益，输出占空比经过校正的输出信号。输入信号可以是输入时钟信号，而输出信号可以是经过校正的时钟信号。

在本发明的另外的实施例中，占空比校正电路包括：频率检测电路，用于检测输入时钟信号的频率，从而生成控制信号；以及占空比检测电路，用于检测输出时钟信号的占空比，从而生成第一和第二占空比检测信号。增益调节电路和输出电路提供了占空比校正器，该占空比校正器响应于控制信号从多个增益中选择一个增益，并且响应于第一和第二占空比检测信号生成经过校正的时钟信号。控制信号可以是预定数量的信号。

在本发明的其它实施例中，频率检测电路包括脉冲生成电路，用于检测输入时钟信号的频率，并且根据检测的输入时钟信号的频率生成检测信号。锁存器电路将来自脉冲生成部分的检测信号锁存，从而提供频率检测信号，控制信号生成电路响应于该频率检测信号生成控制信号。脉冲生成电路可以包括：脉冲发生器，用于将输入时钟信号延迟预定时间，并且响应于经过延迟的输入时钟信号的边沿，生成脉冲信号；以及门电路，用于根据输入时钟信号和脉冲信号生成检测信号。控制信号生成电路可以响应于来自锁存器电路的频率检测信号，将至少一个控制信号设置为逻辑“高”电平。检测信号可以是多个检测信号，频率检测信号可以多个频率检测信号，而控制信号生成电路可以响应于频率检测信号的边沿，对至少一个控制信号进行设置。

在本发明的另外的实施例中，控制信号生成电路包括信号确认部分，用于响应于所选择的至少一个具有逻辑“高”电平的频率检测信号和另一个具有逻辑“低”电平的频率检测信号，生成至少一个保持在逻辑“高”电平的频率确认信号。此外，当来自信号确认部分的至少一个频率确认信号被设置为逻辑“高”电平时，信号检测部分将频率确认信号中的较高频率的一个信号或较低频率的一个信号的状态设置为逻辑“高”电平，从而生成控制信号。

在本发明的其它实施例中，当输入时钟信号的频率增加时，占空比校正电路响应于控制信号使增益减小。占空比校正电路可以包括：主放大部分，用于放大输入时钟信号与经过反相的输入时钟信号之间的电压差；以及副放大部分，用于响应于控制信号对增益进行调节并且放大第一和第二占空比检测信号之间的电压差。可以将主放大部分和副放大部分的公共输出信号生成为经过校正的时钟信号。

在本发明的另外的实施例中，占空比校正电路包括：第一脉冲信号生成部分，用于响应于控制信号和第一占空比检测信号，对延迟时间进行调节，并且检测输入时钟信号的边沿以生成第一脉冲信号；以及第二脉冲信号生成部分，用于响应于控制信号和第二占空比检测信号，对延迟时间进行调节，并且检测输入时钟信号的边沿以生成第二脉冲信号。锁存器部分将第一脉冲信号与经过校正的时钟信号组合，生成反相的经过校正的时钟信号，并且将第二脉冲信号与反相的经过校正的时钟信号组合，生成经过校正的时钟信号。

在本发明的其它实施例中，将增益调节电路设计为响应于具有有效状态的控制信号的数量增加而选择较高的增益，并且响应于具有有效状态的控制信号的数量减少而选择较低的增益。可以将频率检测电路设计为至少对高频和低频进行检测，并且该频率检测电路可以包括控制信号生成电路，用于在检测到低频时比在检测到高频时将更多的控制信号设置为有效状态。控制信号可以包括至少三个控制信号，频率检测电路可以被设计为检测其频率在高频和低频之间的中频，控制信号生成电路可以被设计为在检测到中频时比在检测到高频时将更多的控制信号设置为有效状态，而在检测到中频时比在检测到低频时将更少的控制信号设置为有效状态。有效状态可以是逻辑“高”电平。

在本发明的另外的实施例中，占空比校正器的输出电路包括：固定增益放大器电路，用于对输入时钟信号进行响应并且其输出耦合到与经过校正的时钟信号相关的信号线上；可变增益放大器，用于对与占空比经过校正的输出信号的占空比相对应的占空比检测信号和增益调节电路进行响应，并且其输出耦合到与经过校正的时钟信号相关的信号线上。或者，占空比校正器的输出电路可以包括一个具有可变延迟调节电路的脉冲发生器，用于响应于输入时钟信号而输出脉冲信号，其中，可变延迟电路具有由增益调节电路选择的延迟。

在本发明的其它实施例中，提供了一种占空比校正方法，该方法包括：检测占空比校正电路的输入信号的频率。根据检测的频率对占空比校正电路的增益进行调节。用增益经过调节的占空比校正电路对该占空比校正电路的输出信号的占空比进行校正。输入信号可以是输入时钟信号。

在本发明的另外的实施例中，占空比校正方法包括：检测输出时钟信号的占空比以生成第一和第二占空比检测信号。对频率的检测可以包括根据检测的频率生成控制信号。可以响应于控制信号对增益进行调节。可以响应于第一和第二占空比检测信号生成经过校正的时钟信号。控制信号可以包括预定数量的信号。

在本发明的其它实施例中，对频率的检测包括：检测输入时钟信号的频率，以便生成与输入时钟信号的频率对应的检测信号。锁存检测信号以生成对应的频率检测信号，响应于所对应的频率检测信号生成控制信号。检测输入时钟信号的频率以生成检测信号的步骤可以包括：使输入时钟信号延迟预定时间段，检测输入时钟信号的边沿以生成对应的脉冲信号，并且将输入时钟信号与对应的脉冲信号组合以生成对应的检测信号。

在本发明的另外的实施例中，生成控制信号的步骤包括：生成控制信号，使得当对应的频率检测信号的状态改变时，对应的频率检测信号的上面和/或下面的频率检测信号的状态改变，从而生成控制信号。生成控制信号可以包括将对应的频率检测信号保持在逻辑“高”电平，以便当对应的频率检测信号具有逻辑“高”电平时提供对应的频率确认信号，对应的频率检测信号的上面和/或下面的频率检测信号具有逻辑“低”电平，并且当对应的频率确认信号变为逻辑“高”电平时，将对应的频率确认信号的上面和/或下面的对应频率确认信号的状态变为逻辑“高”电平。

在本发明的其它实施例中，对占空比的校正包括：当输入时钟信号的频率增加时响应于控制信号使增益减小。对占空比的校正可以包括：将输入时钟信号与反相的输入时钟信号之间的电压差放大，以向公共输出信号线提供输出，并且对增益的调节可以包括：响应于控制信号对增益进行调节，并且将第一与第二占空比检测信号之间的电压差放大，以向所述公共输出信号线提供输出。公共输出信号线可以是经过校正的时钟信号。校正占空比可以包括：通过响应于控制信号和第一占空比检测信号来调节延迟时间并且检测输入时钟信号的边沿，生成第一脉冲信号；通过响应于控制信号和第二占空比检测信号来调节延迟时间并且检测输入时钟信号的边沿，生成第二脉冲信号。可以使第一脉冲信号与经过校正的时钟信号组合，以生成反相的经过校正的时钟信号并且接收第二脉冲信号和反相的经过校正的时钟信号，以生成经过校正的时钟信号。

在本发明的另外的实施例中，对增益的调节包括：响应于具有有效状态的控制信号的数量增加而选择较高的增益，并且响应于具有有效状态的控制信号的数量减少而选择较低的增益。对频率的检测可以包括：至少检测高频和低频，并且还可以包括在检测到低频时比在检测到高频时将数量更多的控制信号设置为有效状态。

附图说明

通过参照附图对本发明的实施例进行详细描述，对本领域的一般技术人员来说，本发明的上述和其它特性和优点将会变得更加清楚，其中：

图1为示出了常规的占空比校正电路的框图；

图2为示出了按照本发明的一些实施例的占空比校正电路的框图；

图3为示出了用于本发明的一些实施例的占空比校正器的可变增益的曲线；

图4为示出了按照本发明的一些实施例的占空比校正电路的占空比校正器的电路图；

图5为示出了按照本发明的另一些实施例的占空比校正器的电路图；

图6为示出了按照本发明的一些实施例的占空比校正电路的频率检测器的电路图；

图7为示出了按照本发明的某些实施例的控制信号生成电路的电路图；并且

图8A到8C为示出了图6和7的电路的操作的时序图。

具体实施方式

在下文中，将参照附图对本发明进行更充分的描述，在附图中示出了本发明的实施例。但是，可以按照许多不同的形式实施本发明，并且不应该将本发明理解为局限于这里所叙述的实施例。相反，提供这些实施例是为了使本公开内容彻底而完整，并且向本领域技术人员充分地表达本发明的范围。在附图中，为了清楚起见，可能会夸大层和区域的尺寸和相对尺寸。

应该理解，当某一元素或层被称为在其它元素或层“之上(on)”、“连接到(connected to)”或“耦合到(coupled to)”其它元素或层时，可以是直接在其它元素或层上、直接连接或耦合到其它元素或层，或者可能存在插入元素或层。相反，当某一元素被称为“直接在...之上”、“直接连接到”或“直接耦合到”其它元素或层时，则不存在插入元素或层。在全文中相同的附图标记指相同的元素。如在本文中所使用的，术语“和/或”包括一个或多个相关列出事项的任意和全部组合。

应该理解，尽管这里可能用术语第一、第二等描述各种元素、组件、区域、层和/或部分，但这些元素、组件、区域、层和/或部分应该不受这些术语限制。这些术语仅用于区分一个元素、组件、区域、层或部分与另一个区域、层或部分。因此，在不脱离本发明的教导的情况下，以下所讨论的第一元素、组件、区域、层或部分可以被称为第二元素、组件、区域、层或部分。

此外，本文中可能使用相对术语如“下面(lower)”或“底部(bottom)”以及“上面(upper)”或“顶部(top)”来描述如在附图中所示的一个元素与另一个元素的相互关系。应该理解，这些相对术语的用意是包括器件的除了附图中示出的方向以外的不同方向。例如，如果图中的器件被翻转，则被描述为在其它元素的“下面”侧的元素则应转向为在其它元素的“上面”侧。因此，示例性术语“下面”根据图的具体方向可以包括“下面”和“上面”这两个方向。类似地，如果在一个图中该器件被翻转，则被描述为在其它元素“下方(below)”或“下部(beneath)”的元素应该转向该其它元素的“上方”。因此，典型的术语“下方”或“下部”可以包括上方和下方这两个方向。

除非另有定义，这里所使用的所有的术语(包括技术和科学术语)都具有与本发明所属领域的一般技术人员的通常所理解的相同的含义。另外，应该理解，如那些在常用词典中定义的术语应该被解释为具有与在相关技术的上下文中的含义一致的含义，并且不应该被理想化或偏离正常意义地解释，除非本文中明确地表示要这样解释。

下面将参照图2-8C对本发明的实施例进行描述。图2为示出了按照本发明的一些实施例的占空比校正电路的框图。图2的实施例的占空比校正电路与的图1的配置的不同之处在于图2包括占空比校正器10’和频率检测器16。图1和图2电路之间的共同方面用相同的数字表示，并且这里将不再对两个电路之间的共同方面的操作进行描述。

用于图2实施例的占空比校正器10’响应于来自频率检测器16的控制信号F1到Fn而对增益进行调节，并且响应于来自占空比检测器12的第一和第二占空比检测信号C和CB而对时钟信号对OUT和OUTB进行校正。频率检测器16检测输入时钟ICLK的频率并且生成控制信号F1到Fn，当输入时钟信号ICLK的频率为高时，这些控制信号使占空比校正器10’的增益减小，当输入时钟信号ICLK的频率为低时，使占空比校正器10’的增益增大。换句话说，图2实施例的占空比校正电路在高频输入时钟信号ICLK情况下使占空比校正器10’的增益减小，而在低频输入时钟信号ICLK情况下使占空比校正器10’的增益增大。

图3为示出了本发明的一些实施例的占空比校正器的可变增益的曲线图。图3中的水平轴表示对应于第一和第二占空比检测信号C、CB之间的电压差的电压V，而垂直轴表示与占空比校正范围对应的时间T。

如图3中所见，当第一和第二占空比检测信号C和CB之间的电压差(C-CB)从电压-Vd变化到电压Vd时，并且当占空比校正器10’具有由曲线A3表示的增益时，占空比校正范围从时间-t3变化到时间t3。当占空比校正器10’具有由曲线A2表示的较低增益时，占空比校正范围从时间-t2变化到时间t2。当占空比校正器10’具有由曲线A1表示的更低增益时，占空比校正范围从时间-t1变化到时间t1。

换句话说，当第一和第二占空比检测信号C和CB之间的电压差变化了电压ΔV时，占空比校正范围是：相对于曲线A1的增益为Δt1，相对于曲线A2的增益为Δt2，而相对于曲线A3的增益为Δt3。因此，较大的增益提供了更宽的占空比校正范围。

图4为示出了按照本发明的一些实施例的占空比校正电路的占空比校正器的电路图。图4的占空比校正器包括一个主差动放大器DA1和一个副差动放大器DA2。主差动放大器DA1包括电阻器R1和R2以及NMOS晶体管N1到N3。副差动放大器DA2包括NMOS晶体管N4到N6和N7-1到N7-n。

主差动放大器DA1被设计为当对其施加了偏置电压Vb时，对输入时钟信号对ICLK与ICLKB之间的电压差进行放大。副差动放大器DA2对增益进行调节，并且响应于控制信号F1到Fn对第一和第二占空比检测信号C和CB之间的电压差进行放大，从而使主和副差动放大器DA1和DA2生成经过校正的时钟信号对OUT和OUTB。这样，差动放大器电路DA1与晶体管N4、N5、N6一起提供一个输出电路，该输出电路根据输入信号ICLK、ICLKB和从可以由增益调节电路提供的多个增益中选择的一个增益，输出占空比经过校正的输出信号，该增益调节电路由晶体管N7-1到N7-n组成。

以下将对在输入具有相同电压差的第一和第二占空比检测信号C和CB时，副差动放大器在控制信号F1到Fn的各种组合情况下的运行进行进一步说明。对于本发明的一些实施例，当所有控制信号F1到Fn具有逻辑“高”电平时，所有NMOS晶体管N7-1到N7-n导通，从而增大了副差动放大器DA2的驱动电流，这样就提供了副差动放大器DA2的最大增益。这样，使得对于第一和第二占空比检测信号C和CB的电压差的占空比校正范围最大。当控制信号F1到Fn中只有一个控制信号具有逻辑“高”电平时，NMOS晶体管N7-1到N7-n中只有一个导通，导致副差动放大器DA2的驱动电流减小，副差动放大器DA2的增益达到了运行最小值(除了DA2不起作用的没有逻辑“高”电平的控制信号的情况以外)。

这样，使得对于第一和第二占空比检测信号C和CB的电压差的占空比校正范围最大。换句话说，副差动放大器DA2的增益变化提供了占空比校正器10’的增益变化，当占空比校正器10’的增益增大时占空比校正范围增大，而当占空比校正器10’的增益减小时占空比校正范围减小，从而提供了图3的曲线所示的特性。

图5为示出了按照本发明的其它实施例的占空比校正器的电路图。图5的实施例的占空比校正器包括脉冲发生器40-1和40-2以及锁存器42。脉冲发生器40-1包括反相器I1到I5、与非门NA1和第一延时调节电路44-1。脉冲发生器40-2包括反相器I6到I10、与非门NA2和第二延时调节电路44-2。第一延时调节电路44-1包括NMOS晶体管N8和N9-1到N9-n，而第二延时调节电路44-2包括NMOS晶体管N10和N11-1到N11-n。锁存器42包括与非门NA3和NA4。延时调节电路44-1、44-2提供了一个从多个增益中选择一个增益并且将选择的增益提供给由图5的其它组件定义的输出电路的增益调节电路，而图5的其它部件根据输入信号ICLK、ICLKB和所选择的多个增益之一，输出占空比经过校正的输出信号。

下面将对图5的占空比校正器的运行进行描述。脉冲发生器40-1检测输入时钟信号ICLK的上升沿，从而生成脉冲信号b，其脉冲宽度与反相器I3到I5的延迟时间相对应。脉冲发生器40-2检测反相的输入时钟信号ICLKB的上升沿，从而生成脉冲信号c，其脉冲宽度与反相器I8到I10的延迟时间相对应。脉冲发生器40-1响应于第一占空比检测信号C和控制信号F1到Fn，对脉冲信号b的生成时间点进行控制。脉冲发生器40-2响应于第二占空比检测信号CB和控制信号F1到Fn，对脉冲信号c的生成时间点进行控制。锁存器42通过当脉冲信号b和经过校正的时钟信号OUT都具有逻辑“高”电平时将经过校正的时钟信号OUTB设置为逻辑“低”电平并且当脉冲信号c和经过校正的时钟信号OUTB都具有逻辑“高”电平时将经过校正的时钟信号OUTB设置为逻辑“低”电平来对占空比进行校正。

对于如图5所示的本发明的一些实施例，以下将对在控制信号F1到Fn的各种组合情况下脉冲发生器40-1和40-2的运行进行说明。当所有控制信号F1到Fn具有逻辑“高”电平时，所有NMOS晶体管N9-1到N9-n以及N11-1到N11-n导通，从而使延迟调节电路44-1和44-2的延迟时间最大，因而从脉冲发生器40-1和40-2生成的脉冲信号b和c的生成时间点具有最大延迟。其结果是，使响应于第一和第二占空比检测信号C和CB之间的电压差的占空比校正范围最大。当控制信号F1到Fn中只有一个具有逻辑“高”电平时，NMOS晶体管N9-1到N9-n中只有一个导通并且NMOS晶体管N11-1到N11-n中也只有一个导通，从而使延迟调节电路44-1和44-2的延迟时间最小，因而从脉冲发生器40-1和40-2生成的脉冲信号b和c的生成时间点具有最小延迟。其结果是，使响应于第一和第二占空比检测信号C和CB之间的电压差的占空比校正范围最小。这样，包括图5的电路的本发明的占空比校正器的实施例响应于控制信号F1到Fn而改变延迟时间(即，增益)，从而控制占空比校正范围。

图6为示出了按照本发明的一些实施例的占空比校正电路的频率检测器的电路图。图6的频率检测器包括高频时钟信号检测电路50-1、中频时钟信号检测电路50-2、低频时钟信号检测电路50-3和控制信号生成电路52。高频时钟信号检测电路50-1包括第一延迟和脉冲发生器PG1、反相器I20、与门AND1和锁存器L1。中频时钟信号检测电路50-2包括第二延迟和脉冲发生器PG2、反相器I21、与门AND2和锁存器L2。低频时钟信号检测电路50-3包括第三延迟和脉冲发生器PG3、反相器I22、与门AND3和锁存器L3。

以下将进一步对图6的实施例的频率检测器的运行进行描述。第一延迟和脉冲发生器PG1和反相器I20使输入时钟信号ICLK以第一延迟时间td1延迟，检测输入时钟信号ICLK的边沿，从而生成具有预定脉冲宽度的脉冲信号，并且使该脉冲信号反相以生成第一脉冲信号d1。第二延迟和脉冲发生器PG2和反相器I21使输入时钟信号ICLK以第二延迟时间td2延迟，检测输入时钟信号ICLK的边沿，从而生成具有预定脉冲宽度的脉冲信号，并且使该脉冲信号反相以生成第二脉冲信号d2。第三延迟和脉冲发生器PG3和反相器I22使输入时钟信号ICLK以第三延迟时间td3延迟，检测输入时钟信号ICLK的边沿，从而生成具有预定脉冲宽度的脉冲信号，并且使该脉冲信号反相以生成第三脉冲信号d3。

可以将第一到第三延迟时间td1到td3设置为希望的值。与门AND1使输入时钟信号ICLK与第一脉冲信号d1相与，以生成第一检测信号f1。与门AND2使输入时钟信号ICLK与第二脉冲信号d2相与，以生成第二检测信号f2。与门AND3使输入时钟信号ICLK与第三脉冲信号d3相与，以生成第三检测信号f3。锁存器L1响应于具有逻辑“高”电平的第一检测信号f1，生成具有逻辑“高”电平的高频检测信号s1。锁存器L2响应于具有逻辑“高”电平的第二检测信号f2，生成具有逻辑“高”电平的中频检测信号s2。锁存器L3响应于具有逻辑“高”电平的第三检测信号f3，生成具有逻辑“高”电平的低频检测信号s3。控制信号生成电路52响应于检测信号s1到s3，生成控制信号F1到F3。

这样，当输入高频输入时钟信号ICLK时，图6实施例的频率检测器生成具有逻辑“高”电平的高频检测信号s1，当输入中频输入时钟信号ICLK时生成具有逻辑“高”电平的中频检测信号s2，并且当输入低频的输入时钟信号ICLK时生成具有逻辑“高”电平的低频检测信号s3。控制信号生成电路52接收信号s1到s3，并且生成可以用于对占空比校正器10’的增益进行控制的控制信号F1到F3。

图7为示出了图6的控制信号生成电路的实施例的电路图。图7的控制信号生成电路包括信号确认部分60和信号检测部分62。信号确认部分60包括反相器I11到I15以及或非门NOR1到NOR3。信号检测部分62包括反相器I16到I19以及与非门NA5到NA8。

以下将对图7所示的控制信号生成电路的实施例的运行进行描述。反相器I11到I13以及或非门NOR1检测高频检测信号s1是否具有逻辑“低”电平，并且当中频检测信号s2具有逻辑“高”电平时生成逻辑“高”电平的中频确认信号c1。或非门NOR2和NOR3以及反相器I14和I15检测高频和中频检测信号s1和s2是否具有逻辑“低”电平，并且当低频检测信号s3具有逻辑“高”电平时生成逻辑“高”电平的低频确认信号c2。

换句话说，当高频检测信号s1具有逻辑“高”电平时，信号确认部分60生成具有逻辑“低”电平的中频和低频确认信号c1和c2，当中频检测信号s2具有逻辑“高”电平时，生成逻辑“高”电平的中频确认信号c1和逻辑“低”电平的低频确认信号c2，而当低频检测信号s3具有逻辑“高”电平时，生成逻辑“低”电平的中频确认信号c1和逻辑“高”电平的低频确认信号c2。

反相器I16和与非门NA5和NA6响应于逻辑“高”电平的高频检测信号s1或者逻辑“低”电平的高频检测信号s1与逻辑“高”电平的控制信号F2的组合，生成逻辑“高”电平的控制信号F1。反相器I17和与非门NA7和NA8响应于逻辑“高”电平的中频确认信号c1或者逻辑“低”电平的中频确认信号c1与逻辑“高”电平的控制信号F3的组合，生成逻辑“高”电平的控制信号F2。反相器I18和I19响应于逻辑“高”电平的低频确认信号c2，生成逻辑“高”电平的控制信号F3。

换句话说，信号检测部分62响应于逻辑“高”电平的高频检测信号s1以及逻辑“低”电平的中频和低频确认信号c1和c2，生成逻辑“高”电平的控制信号F1以及逻辑“低”电平的控制信号F2和F3，响应于高频检测信号s1和具有逻辑“低”电平的低频确认信号c2，生成逻辑“高”电平的控制信号F1和F2以及逻辑“低”电平的控制信号F3，并且响应于高频检测信号s1和具有逻辑“低”电平的中频确认信号c1以及具有逻辑“高”电平的低频确认信号c2，生成逻辑“高”电平的控制信号F1到F3。

当输入逻辑“高”电平的高频检测信号s1时，图7实施例的控制信号生成电路生成分别具有逻辑“高”电平、逻辑“低”电平和逻辑“低”电平的控制信号F1到F3，当输入逻辑“高”电平的中频检测s2时，生成分别具有逻辑“高”电平、逻辑“高”电平和逻辑“低”电平的控制信号F1到F3，当输入逻辑“高”电平的低频检测s3时，生成具有逻辑“高”电平的控制信号F1到F3。因此，本发明各个实施例的控制信号生成电路可以响应于对应的频率检测信号，改变具有逻辑“高”电平的控制信号的数量。可以将本发明的一些实施例中的控制信号生成电路设计为当对应的信号被设置为逻辑“高”电平时，将对应的控制信号和上面的(或下面的)控制信号设置为逻辑“高”电平。

图8A为示出了图6和7的电路响应于高频输入时钟信号ICLK的运行的时序图。图8B为示出了图6和7的电路响应于中频输入时钟信号ICLK的运行的时序图。图8C为示出了图6和7的电路响应于低频输入时钟信号ICLK的运行的时序图。

如图8A到8C所示，脉冲发生器PG1到PG3检测输入时钟信号ICLK的下降沿，生成脉冲信号d1到d3，脉冲信号d1到d3具有时间td的脉宽并且分别被延迟了延迟时间td1到td3。如图8A所示，当输入的时钟信号ICLK为高频时，响应于具有逻辑“高”电平的脉冲信号d1和输入时钟信号ICLK，生成第一检测信号f1。第二和第三检测信号f2和f3保持逻辑“低”电平。锁存器L1将逻辑“高”电平的第一检测信号f1锁存，然后生成具有逻辑“高”电平的高频检测信号s1，并且在第二和第三检测信号f2和f3保持逻辑“低”电平时，继续将高频检测信号s1保持(锁存)在逻辑“高”电平。响应于在控制信号F2和F3保持逻辑“低”电平时被设置为逻辑“高”电平的高频检测信号s1，将控制信号F1设置为逻辑“高”电平。

如图8B所示的，对于中频输入时钟信号ICLK，响应于具有逻辑“高”电平的脉冲信号d2和输入时钟信号ICLK，生成第二检测信号f2。响应于生成的第二检测信号f2将中频检测信号s2设置为逻辑“高”电平，并且响应于具有逻辑“高”电平的中频检测信号s2，将控制信号F1和F2设置为逻辑“高”电平。控制信号F3保持逻辑“低”电平。

如图8C所示的，对于低频输入时钟信号ICLK，响应于具有逻辑“高”电平的脉冲信号d3和输入时钟信号ICLK，生成第三检测信号f3。响应于生成的第三检测信号f3将低频检测信号s3设置为逻辑“高”电平。响应于具有逻辑“高”电平的低频检测信号s3，将控制信号F1到F3设置为逻辑“高”电平。

以上参照被设计为对3个不同频率的时钟信号进行检测从而生成3个控制信号的图6-8C，对占空比校正器进行了描述，但是，在本发明的其它实施例中，可以将占空比校正器设计为对n个不同频率的时钟信号进行检测从而生成n个控制信号，其中，n可以大于或小于3。

在一些实施例中，本发明的占空比校正电路可以通过在输入高频时钟信号时减小增益并且由此减小占空比校正范围，而在输入低频时钟信号时增大增益从而增大占空比校正范围来稳定地校正时钟的占空比。因此，按照本发明的一些实施例的占空比校正电路和方法根据输入时钟信号的频率改变其增益，这样就可以在很宽的时钟信号频率范围内更稳定地对占空比进行校正。

Claims (30)

1.一种占空比校正电路，该电路包括：

增益调节电路，用于根据输入信号的频率，从所述占空比校正电路的多个增益中选择一个增益；以及

输出电路，用于根据输入信号和所选择的所述多个增益中的一个增益，输出占空比经过校正的输出信号。

2.如权利要求1所述的电路，其中，所述输入信号包括输入时钟信号，所述输出信号包括经过校正的时钟信号，并且所述占空比校正电路还包括：

频率检测电路，用于检测输入时钟信号的频率，以生成控制信号；

占空比检测装置，用于检测输出时钟信号的占空比，以生成第一和第二占空比检测信号；并且

其中，所述增益调节电路和所述输出电路包括一个占空比校正器，用于响应于所述控制信号而选择所述多个增益中的一个增益，并且响应于所述第一和第二占空比检测信号而生成所述经过校正的时钟信号。

3.如权利要求2所述的电路，其中，所述控制信号包括预定数量的信号。

4.如权利要求3所述的电路，其中，所述频率检测电路包括：

脉冲生成电路，用于检测所述输入时钟信号的频率并且根据检测到的所述输入时钟信号的频率生成检测信号；

锁存器电路，用于锁存来自所述脉冲生成部分的所述检测信号，以提供频率检测信号；以及

控制信号生成电路，用于响应于所述频率检测信号而生成所述控制信号。

5.如权利要求4所述的电路，其中，所述脉冲生成电路包括：

脉冲发生器，用于将所述输入时钟信号延迟预定时间段并且响应于经过延迟的输入时钟信号的一边沿生成一个脉冲信号；以及

门电路，用于根据所述输入时钟信号和所述脉冲信号生成所述检测信号。

6.如权利要求4所述的电路，其中，所述控制信号生成电路响应于来自所述锁存器电路的所述频率检测信号，将所述控制信号中的至少一个设置为逻辑“高”电平。

7.如权利要求5所述的电路，其中，所述检测信号包括多个检测信号，所述频率检测信号包括多个频率检测信号，并且，其中所述控制信号生成电路响应于频率检测信号的一边沿，对所述控制信号中的至少一个进行设置。

8.如权利要求4所述的电路，其中，所述控制信号生成电路包括：

信号确认部分，用于响应于从具有逻辑“高”电平的频率检测信号中选择的至少一个信号和具有逻辑“低”电平的频率检测信号中的另一个，生成至少一个保持在逻辑“高”电平的频率确认信号；以及

信号检测部分，用于在来自所述信号确认部分的至少一个频率确认信号被设置为逻辑“高”电平时，将频率确认信号中的较高频率的一个信号或较低频率的一个信号的状态设置为逻辑“高”电平。

9.如权利要求3所述的电路，其中，当所述输入时钟信号的频率增加时，所述占空比校正电路响应于所述控制信号而减小增益。

10.如权利要求9所述的电路，其中，所述占空比校正电路包括：

主放大部分，用于对所述输入时钟信号与反相的输入时钟信号之间的电压差进行放大；以及

副放大部分，用于响应于所述控制信号而对增益进行调节并且对所述第一与第二占空比检测信号之间的电压差进行放大；并且

其中，将所述主和副放大部分的公共输出信号生成为所述经过校正的时钟信号。

11.如权利要求9所述的电路，其中，所述占空比校正电路包括：

第一脉冲信号生成部分，用于响应于所述控制信号和所述第一占空比检测信号而对延迟时间进行调节，并且检测所述输入时钟信号的一边沿以生成第一脉冲信号；

第二脉冲信号生成部分，用于响应于所述控制信号和所述第二占空比检测信号而对延迟时间进行调节，并且检测所述输入时钟信号的一边沿以生成第二脉冲信号；以及

锁存器部分，用于组合所述第一脉冲信号与所述经过校正的时钟信号，以生成反相的经过校正的时钟信号，并且组合所述第二脉冲信号与所述反相的经过校正的时钟信号，以生成经过校正的时钟信号。

12.如权利要求3所述的电路，其中，所述增益调节电路被设计为响应于具有有效状态的所述控制信号的数量增加而选择较高的增益，并且响应于具有有效状态的所述控制信号的数量减少而选择较低的增益。

13.如权利要求12所述的电路，其中，所述频率检测电路被设计为至少对高频和低频进行检测，并且，其中所述频率检测电路包括一个控制信号生成电路，用于在检测到低频时比在检测到高频时将更多数量的控制信号设置为有效状态。

14.如权利要求13所述的电路，其中，所述控制信号包括至少三个控制信号，并且，其中所述频率检测电路还被设计为检测其频率在所述高频和所述低频之间的中频，并且，其中所述控制信号生成电路被设计为当检测到中频时比检测到高频时将更多的所述控制信号设置为所述有效状态，而检测到中频时比在检测到低频时将更少数量的控制信号设置为有效状态。

15.如权利要求14所述的电路，其中，所述有效状态包括逻辑“高”电平。

16.如权利要求3所述的电路，其中，所述占空比校正器的所述输出电路包括：

固定增益放大器电路，能够响应所述输入时钟信号，并且其输出耦合到与所述经过校正的时钟信号相关的信号线；

可变增益放大器，能够响应与所述占空比经过校正的输出信号的占空比相对应的占空比检测信号和所述增益调节电路，并且其输出耦合到与所述经过校正的时钟信号相关的所述信号线上。

17.如权利要求3所述的电路，其中，所述占空比校正器的所述输出电路包括一个具有可变延迟调节电路的脉冲发生器，用于响应于所述输入时钟信号而输出一个脉冲信号，其中，所述可变延迟电路具有由所述增益调节电路选择的延迟。

18.一种占空比校正方法，该方法包括：

检测占空比校正电路的输入信号的频率；

根据检测的频率调节所述占空比校正电路的增益；并且

用增益经过调节的占空比校正电路对该占空比校正电路的输出信号的占空比进行校正。

19.如权利要求18所述的方法，其中，所述输入信号包括一个输入时钟信号，并且所述方法还包括：

检测输出时钟信号的占空比，以生成第一和第二占空比检测信号；

其中，对频率的检测还包括根据检测的频率生成控制信号；

其中，对增益的调节包括响应于所述控制信号对增益进行调节；并且

其中，对占空比的校正包括响应于所述第一和第二占空比检测信号而生成经过校正的时钟信号。

20.如权利要求19所述的方法，其中，所述控制信号包括预定数量的信号。

21.如权利要求20所述的方法，其中，对频率的检测包括：

检测所述输入时钟信号的频率以生成与所述输入时钟信号的频率对应的检测信号；

锁存将检测信号以生成对应的频率检测信号；并且

响应于所述对应的频率检测信号生成所述控制信号。

22.如权利要求21所述的方法，其中，检测所述输入时钟信号的频率以生成检测信号的步骤包括：

使所述输入时钟信号延迟预定时间段并且检测所述输入时钟信号的一边沿以生成一个对应的脉冲信号；并且

组合所述输入时钟信号与对应的所述脉冲信号以生成所述对应的检测信号。

23.如权利要求19所述的方法，其中，生成控制信号的步骤包括：生成控制信号，使得所述对应的频率检测信号的上面和/或下面的频率检测信号的状态变化，以便当所述对应的频率检测信号的状态变化时生成所述控制信号。

24.如权利要求23所述的方法，其中，生成控制信号的步骤包括：

将所述对应的频率检测信号保持在逻辑“高”电平，以便当所述对应的频率检测信号具有逻辑“高”电平并且所述对应的频率检测信号的上面和/或下面的所述频率检测信号具有逻辑“低”电平时提供对应的频率确认信号；并且

当所述对应的频率确认信号变为逻辑“高”电平时，将所述对应的频率确认信号的上面和/或下面的对应频率确认信号的状态改变为逻辑“高”电平。

25.如权利要求19所述的方法，其中，对占空比的校正包括：当所述输入时钟信号的频率增加时，响应于所述控制信号而减小增益。

26.如权利要求25所述的方法，其中，对占空比的校正包括：

放大所述输入时钟信号与反相的输入时钟信号之间的电压差，以向一公共输出信号线提供输出；并且

其中，对增益的调节包括：响应于所述控制信号而调节增益，并且放大所述第一与第二占空比检测信号之间的电压差放大，以向所述公共输出信号线提供输出，其中，所述公共输出信号线是所述经过校正的时钟信号。

27.如权利要求25所述的方法，其中，对占空比的校正包括：

通过响应于所述控制信号和所述第一占空比检测信号来调节延迟时间并且检测所述输入时钟信号的一边沿，生成第一脉冲信号；

通过响应于所述控制信号和所述第二占空比检测信号来调节延迟时间并且检测所述输入时钟信号的一边沿，生成第二脉冲信号；并且

接收所述第一脉冲信号和所述经过校正的时钟信号，以生成反相的经过校正的时钟信号并且接收所述第二脉冲信号和所述反相的经过校正的时钟信号，以生成所述经过校正的时钟信号。

28.如权利要求19所述的方法，其中，对增益的调节包括：响应于具有有效状态的所述控制信号的数量增加而选择较高的增益，并且响应于具有有效状态的所述控制信号的数量减少而选择较低的增益。

29.如权利要求28所述的方法，其中，对频率的检测包括：至少对高频和低频进行检测，并且对频率的检测还包括：在检测到低频时将比在检测到高频时更多的控制信号设置为有效状态。

30.如权利要求29所述的方法，其中，所述控制信号包括至少三个控制信号，并且，对频率的检测还包括：检测其频率在所述高频和所述低频之间的中频，并且，对频率的检测还包括：在检测到中频时将比在检测到高频时更多的控制信号设置为有效状态，而在检测到中频时将比在检测到低频时更少的控制信号设置为有效状态。

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