CN106656109B - 数字时钟占空比校正 - Google Patents

数字时钟占空比校正 Download PDF

Info

Publication number
CN106656109B
CN106656109B CN201610941885.4A CN201610941885A CN106656109B CN 106656109 B CN106656109 B CN 106656109B CN 201610941885 A CN201610941885 A CN 201610941885A CN 106656109 B CN106656109 B CN 106656109B
Authority
CN
China
Prior art keywords
clock signal
duty cycle
delay element
detector
delay
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610941885.4A
Other languages
English (en)
Other versions
CN106656109A (zh
Inventor
M·艾尔布德里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of CN106656109A publication Critical patent/CN106656109A/zh
Application granted granted Critical
Publication of CN106656109B publication Critical patent/CN106656109B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/017—Adjustment of width or dutycycle of pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

本申请涉及数字时钟占空比校正。一种时钟发生器包括占空比校正电路。占空比校正电路包括占空比检测器。占空比检测器包括第一可编程延迟元件(112)和控制器(114)。第一可编程延迟元件(112)被配置成延迟时钟信号。控制器(114)被配置成改变由第一可编程延迟元件(112)施加于时钟信号的延迟量以及施加由第一可编程延迟元件(112)提供的延迟版本的时钟信号以定位不同版本的时钟信号的边沿并测量该不同版本的时钟为高期间的时间。控制器(114)也被配置成基于所测量的不同版本的时钟为高期间的时间，生成指示施加于时钟信号的占空比的调节量的数字值。

Description

数字时钟占空比校正
背景技术
时钟信号往往用在许多电子电路中并用于各种目的。例如，时钟信号被用来触发数字电路(诸如处理器、存储器装置等)中的同步电路(例如，触发器)。时钟信号可以利用各种类型的振荡器和支持电路系统来生成。时钟信号在两个电平(例如，逻辑高电平和逻辑低电平)之间连续变换。时钟信号具有由在逻辑高的时间段和在逻辑低的时间段确定的占空比。
时钟信号的占空比通常被表示为百分比。例如，具有80％高和20％低的图案的时钟信号具有80％的占空比。在一些应用中，可能期望时钟信号的占空比为50％占空比，其中，50％占空比具有相等的高部分和低部分的波形。例如，如果50％的占空比时钟未被施加到电路，依赖两个时钟沿的电路可能不能正确工作。遗憾的是，许多类型的电路造成占空比失真，并且可能难以保持50％的占空比。
发明内容
本文公开了用于控制时钟的占空比的装置和方法。在一些实施例中，时钟发生器包括占空比校正电路。占空比校正电路包括占空比检测器。占空比检测器包括第一可编程延迟元件和控制器。第一可编程延迟元件被配置成延迟时钟信号。控制器被配置成改变由第一可编程延迟元件施加到时钟信号的延迟量，并且施加由第一可编程延迟元件提供的延迟版本的时钟信号以定位不同版本的时钟信号的边沿并测量不同版本的时钟为高期间的时间。控制器还被配置成基于测量的不同版本的时钟为高期间的时间，生成指示施加到时钟信号的占空比的调节量的数字值。
在其它实施例中，时钟占空比校正电路包括占空比检测器和占空比调节器。占空比检测器包括检测器延迟元件和控制器。检测器延迟元件被配置成将已校正时钟信号延迟可编程的时间。控制器被配置成改变由检测器延迟元件施加于已校正时钟信号的延迟量、基于由检测器延迟元件生成的延迟版本的已校正时钟信号来测量已校正时钟信号的占空比，以及基于所测量的已校正时钟信号的占空比生成指示施加于已校正时钟信号的占空比的调节量的数字值。占空比调节器被配置成响应于数字值的变化来改变已校正时钟信号的占空比。
在进一步实施例中，用于校正时钟信号的占空比的方法包含通过改变施加于已校正时钟信号的延迟，测量已校正时钟信号的高部分的持续时间，以及通过改变施加于已校正时钟信号的延迟，测量已校正时钟信号的低部分的持续时间。已校正时钟信号的高部分的持续时间与已校正时钟信号的低部分的持续时间比较以确定高部分和低部分中的哪个更长。通过以下方式调节已校正时钟信号的占空比：改变控制已校正时钟信号的占空比的数字值，以减少被确定为更长的已校正时钟信号的那部分的持续时间，以及应用该数字值以改变已校正时钟信号的占空比。
附图说明
为了详细描述各种示例，现将参考随附图，其中：
图1示出根据各种实施例的一种时钟占空比校正电路的框图；
图2示出根据各种实施例的在时钟占空比校正电路中生成的时钟信号的示例；
图3示出根据各种实施例的适用在时钟占空比校正电路中的一种可编程延迟元件的示意图；
图4示出根据各种实施例的在时钟占空比操作期间生成的信号的一个示例；和
图5示出根据各种实施例的一种用于时钟占空比校正的方法的流程图。
具体实施方式
在整个下面的描述和所附要求保护的范围中所使用的某些术语指的是特定系统部件。本领域的技术人员应明白，不同的公司可指的是不同名称的部件。本文并不旨在区分名称不同的部件，而是以功能来区分部件。在下面的讨论以及所要求保护的范围中，术语“包括”和“包含”以开放的含义来使用，并因此应解释为指“包含但不限于…”。而且，术语“耦合(couple/couples)”旨在指间接或直接的有线或无线连接。因此，如果第一装置耦合到第二装置，则该连接可通过直接连接或通过经由其它装置和连接的间接连接。表述“基于”旨在指“至少部分基于”。因此，如果X基于Y，则X可基于Y和任何数量的其它因素。
常规占空比校正电路被实施为模拟回路。虽然此类具体实施对于校正连续时钟信号的占空比可能是有效的，但是突发模式应用存在明显的问题，因为在每次生成突发时钟时，必须调整模拟回路。在输入时钟被移除时，用于生成50％占空比的回路的必需状态丢失，从而需要在每次重新施加输入时钟时长时间的调整时间。另外，因为连续生成时钟需要保持50％的占空比，占空比校正电路和应用占空比校正的系统的功耗也增加。
本文所公开的占空比校正电路的实施例提供在突发模式应用中减少的占空比校正的调整时间，并且也可以通过减小电路实施所需的无源元件的尺寸来降低总成本。在本公开的占空比校正电路中，反馈路径在数字(而不是模拟)域中实现。在系统启动时，在提供输入时钟以后，允许占空比校正电路被调整到期望精度。在调整(settle)结束时，存储提供给可变延迟元件的延迟生成值。如果时钟被移除并接着在稍晚的时间再次提供，则回路将从先前存储的延迟生成值开始，从而允许更快的调整时间。此外，一旦已调整占空比校正电路，确定并改变时钟占空比的电路的那部分就能够被关掉，从而降低功耗。
图1示出根据各种实施例的一种时钟占空比校正电路(DCC)100的框图。DCC电路100包括时钟源102、可编程延迟电路104和112、脉冲发生器106、固定延迟电路110、时钟多路复用器108和校正控制逻辑电路114。时钟源102可以为任意各种类型的振荡器。时钟源102提供的时钟信号124的占空比可以不为50％。时钟源102向可编程延迟电路104和脉冲发生器106提供时钟信号124。可编程延迟电路104将时钟信号124延迟一定时间，该时间改变并由从校正控制逻辑电路114接收到的值可控制。在一些实施例中，可编程延迟电路104可以包括数模转换器(DAC)，其将从校正控制逻辑电路114接收到的数字值122转换为模拟信号(例如，电压或电流)。可编程延迟电路104可以根据模拟信号改变施加于时钟信号124的延迟。例如，影响时钟信号124传播通过可编程延迟电路104的电容可以根据该模拟信号改变。基于从校正控制逻辑电路114接收到的数字值122，可编程延迟电路104的一些实施例可以以不同方式改变施加于时钟信号124的延迟。
脉冲发生器106生成具有从时钟源102接收到的时钟信号124的频率和由校正控制逻辑电路114提供的数字值122确定的占空比的已校正时钟信号118。在一些实施例中，已校正时钟信号118的占空比由从可编程延迟电路104接收到的延迟时钟信号确定。例如，已校正时钟信号118的上升沿可以由从时钟源102接收到的时钟信号124的上升沿触发，以及已校正时钟信号118的下降沿可以由从可编程延迟电路104接收到的延迟时钟信号的上升沿触发。因此，通过改变由可编程延迟电路104施加于时钟信号124的延迟，已校正时钟信号118的占空比可以被改变。
时钟多路复用器108、可编程延迟电路112、固定延迟电路110和校正控制逻辑电路114作为占空比检测器运行以确定已校正时钟信号118的占空比大于50％还是小于50％。多路复用器108将反转版本或非反转版本的已校正时钟信号118可选择地路由到固定延迟电路110和可编程延迟电路112。校正控制逻辑电路114向时钟多路复用器108提供控制信号128以选择反转版本和非反转版本的已校正时钟信号118中的哪一个被路由到延迟电路110和延迟电路112。
校正控制逻辑电路114为控制器，其向可编程延迟电路112提供控制信号130、向时钟多路复用器108提供控制信号128并向可编程延迟电路104提供数字值122。控制信号130指定施加到由多路复用器108输出的时钟信号132的延迟量以生成延迟时钟120。固定延迟电路110向时钟信号132施加预定量的延迟以生成延迟时钟126。在一些实施例中，固定延迟电路110提供等于可编程延迟电路112提供的最小延迟的延迟量。分别由延迟电路112和延迟电路110生成的延迟时钟信号120、126被提供给校正逻辑电路114。校正控制逻辑电路114有效地比较或以其它方式施加延迟时钟信号120、126以测量时钟信号132的高部分的持续时间，该高部分为已校正时钟信号118的所选极性。例如，校正控制逻辑电路114可以施加延迟时钟信号120，该延迟时钟信号120作为采样延迟时钟126的采样时钟。如果采样时钟的上升沿被用于采样延迟时钟126，则校正控制逻辑电路114可以递增地增加由可编程延迟电路112施加的延迟，直到采样结果指示延迟时钟120的采样边沿(例如，上升沿)经延迟刚好经过延迟时钟126的下降沿。即，校正控制逻辑电路114可以递增地增加由可编程延迟电路112施加的延迟，直到采样时钟的上升沿被移动经过延迟时钟126的下降沿。以此方式，延迟时钟126的高部分的持续时间可以被测量为可编程延迟电路112提供的、将采样时钟移到延迟时钟126的下降沿的延迟量。
图2示出在DCC电路100中生成的时钟信号120、126的示例。校正控制逻辑电路114调节由可编程延迟电路112施加的延迟，使得时钟120的上升沿与时钟126的下降沿一致以测量时钟120的部分202。部分202可以为已校正时钟信号118的高部分或低部分，这通过时钟多路复用器108如何被校正控制逻辑电路114设置来确定。
校正控制逻辑电路114可以应用各种调节方法来改变可编程延迟电路112施加的延迟以测量已校正时钟信号118的高部分和低部分。例如，在一个实施例中，校正控制逻辑电路114可以递增地改变由可编程延迟电路112施加的延迟。在其它实施例中，校正控制逻辑电路114可以应用逐次逼近技术来更快地调节由可编程延迟电路112施加的延迟。为帮助使用逐次逼近技术调节占空比，在至少一些实施例中，112的数字值规定的最大延迟可以大于时钟124的1个周期但小于时钟124的2个周期。
为确定已校正时钟信号118的占空比应增加还是减小，校正控制逻辑电路114设置时钟多路复用器108以向延迟电路110和延迟电路112提供非反转版本的已校正时钟信号118并调节可编程延迟电路112施加的延迟，如上所述，从而测量已校正时钟信号118的高部分的持续时间。在测量已校正时钟信号118的高部分的持续时间之后，校正控制逻辑电路114设置时钟多路复用器108以向延迟电路110、112提供反转版本的已校正时钟信号118并调节可编程延迟电路112施加的延迟，如上所述，从而测量已校正时钟信号118的低部分的持续时间。校正控制逻辑电路114比较所测量的已校正时钟信号118的高部分和低部分的持续时间以确定已校正时钟信号118的哪个部分(高或低)的持续时间应增加，并且类似地，已校正时钟的哪个部分的持续时间应减少。一般来讲，已校正时钟信号118的较长部分的持续时间将减少，而已校正时钟的较短部分的持续时间将增加。
通过改变由可编程延迟电路104施加到时钟信号124的延迟，校正控制逻辑电路114改变已校正时钟信号118的占空比。如果所测量的已校正时钟信号118的高部分和低部分的持续时间的比较指示已校正时钟信号118的“高”部分比已校正时钟信号118的“低”部分长，则校正控制逻辑电路114可以调节数字值122以改变可编程延迟电路104中施加的延迟，使得已校正时钟信号118的“高”部分的持续时间减少并且已校正时钟信号118的“低”部分的持续时间增加。类似地，如果所测量的已校正时钟信号118的高部分和低部分的持续时间的比较指示已校正时钟信号118的“低”部分比已校正时钟信号118的“高”部分长，则校正控制逻辑电路114可以调节数字值122以改变可编程延迟电路104中施加的延迟，使得已校正时钟信号118的“低”部分的持续时间减少并且已校正时钟信号118的“高”部分的持续时间增加。
校正控制逻辑电路114可以应用各种调节方法来改变已校正时钟信号118的占空比。例如，在一个实施例中，校正控制逻辑电路114可以在每个占空比测量间隔递增或递减数字值122以将已校正时钟信号118移向50％占空比。在其它实施例中，校正控制逻辑电路114可以应用逐次逼近技术来更快地调节数字值122以实现50％占空比。
图3示出适用于DCC电路100中的可编程延迟元件112的一个实施例的示意图。可编程延迟元件112包括初始延迟段306和按顺序连接的七个延迟段302、8选1多路复用器310。初始延迟段306包括三个可切换金属氧化物半导体电容器308。可切换电容器308可以为二元加权的和独立可选的，以通过加载初始延迟段306的反相器304来提供精细延迟调节。延迟段302、306提供粗糙延迟。延迟段302、306的输出被提供到8选1多路复用器310并可由其选择。可编程延迟元件112的其它实施例可以包括不同数量的延迟段或以不同方式提供可编程延迟。
图4示出在DCC电路100运行期间生成的信号的一个示例。校正控制逻辑电路114将多路复用器控制信号128设置为低406以测量第一部分(例如，已校正时钟信号118的低部分)，并将多路复用器控制信号128设置为高404以测量第二部分(例如，已校正时钟信号118的高部分)。在完成已校正时钟信号118的高部分和低部分的每个测量周期时，数字值122被改变以调节可编程延迟电路104中施加的延迟，并继而调节已校正时钟信号118的占空比。信号402示出通过若干测量周期，随着占空比被校正到50％，已校正时钟信号118的高部分和低部分的持续时间的差减小。信号408表示在每次测量已校正时钟信号118的高部分和低部分期间，使用逐次逼近技术，经由校正控制逻辑电路114生成的控制信号130的由可编程延迟电路112施加的延迟的改变。对于可编程延迟电路104中的N位延迟，使用逐次逼近技术，每个测量周期包含N个测量时钟周期。为提供足够时间来更新测量回路，一个测量周期能够由M个输入时钟周期组成。因此，一个测量周期可以包含MxN个输入时钟周期。在图4所示的具体实施中，M被设置为3，并且用于延迟的位数N被设置为6。
图5示出根据各种实施例的用于时钟占空比校正的一种方法的流程图。虽然为了方便被连续示出，但是，所示的至少一些动作能够以不同的次序执行和/或并行执行。另外，一些实施例可以仅执行示出的一些动作。在一些实施例中，方法500的至少一些操作以及本文所述的其它操作能够在DCC电路100中实现。
在块502-506中，DCC电路100测量已校正时钟信号118的第一部分的持续时间。例如，DCC电路100可以测量已校正时钟信号118的高部分的持续时间。在块502中，校正控制逻辑电路114已设置时钟多路复用器108以将所选相位的已校正时钟信号118(例如，非反转版本的时钟信号118)路由到延迟元件110、112，并将可编程延迟元件112中施加的延迟设置为初始延迟值。如果校正控制逻辑电路114使用逐次逼近技术，则延迟可以被设置为中值。如果校正控制逻辑电路114使用递增方法，则延迟可以被设置为初始值(例如，最小值)。
在块502中，校正控制逻辑电路114确定是否完成测量。完成测量的确定可以由校正控制逻辑电路114应用的延迟调节技术改变。如果应用递增方法来调节延迟，则测量可以在延迟调节之后完成，所述延迟调节将延迟时钟120的边沿(例如，采样边沿)移到或移过定义被测量的时钟的部分结束的延迟时钟126的边沿。如果应用逐次逼近方法来调节延迟，则可以在可编程延迟电路112所提供的全部延迟元件的施加之后完成测量。
如果未完成测量，则在块504中，校正控制逻辑电路504改变可编程延迟电路112施加的延迟。延迟的变化可以由校正控制逻辑电路114应用的延迟调节技术改变。如果应用递增方法来调节延迟，则可以施加逐步高于当前延迟值的延迟值(即，下一个为更高的延迟值)。如果应用逐次逼近方法来调节延迟，则可编程延迟电路112中施加的延迟可以通过使用二元搜索来调节，该二元搜索基于目前施加的延迟是否将延迟时钟120的边沿移过延迟时钟126的边沿来改变所施加的延迟。
如果完成测量，则在块506中，完成测量时可编程延迟元件112中施加的延迟可以被视为正被测量的已校正时钟118的那部分的持续时间。
在块508中，校正控制逻辑电路114设置时钟多路复用器108以向延迟元件110、112提供不同的所选相位的已校正时钟信号118(例如，反转版本的时钟信号118)并将可编程延迟元件112中施加的延迟设置为初始延迟值。
在块510-514中，DCC电路100测量已校正时钟信号118的第二部分的持续时间。例如，DCC电路100可以测量已校正时钟信号118的低部分的持续时间。在块510中，校正控制逻辑电路114确定是否完成测量。完成测量的确定可以由校正控制逻辑电路114应用的延迟调节技术改变。如果应用递增方法来调节延迟，则测量可以在延迟调节之后完成，所述延迟调节将延迟时钟120的边沿(例如，采样边沿)移到或移过延迟时钟126的边沿。如果应用逐次逼近方法来调节延迟，则可以在可编程延迟电路112所提供的全部延迟元件的施加之后完成测量。
如果未完成测量，则在块512中，校正控制逻辑电路504改变由可编程延迟电路112施加的延迟。延迟的变化可以由校正控制逻辑电路114应用的延迟调节方法改变。如果应用递增方法来调节延迟，则可以施加逐步高于当前延迟值的延迟值(即，下一个为更高的延迟值)。如果应用逐次逼近方法来调节延迟，则可编程延迟电路112中施加的延迟可以使用二元搜索来调节，该二元搜索基于目前施加的延迟是否将延迟时钟120的边沿移过延迟时钟126的边沿改变所施加的延迟。
如果完成测量，则在块514中，在完成测量时可编程延迟元件112中施加的延迟可以被视为正被测量的已校正时钟118的那部分的持续时间。
在已完成已校正时钟信号118的高部分和低部分两者的测量时，在块516中，校正控制逻辑电路114比较测量结果以确定已校正时钟信号118的高部分和低部分中的哪个为更长的持续时间。如果已校正时钟信号118的高部分和低部分为相等的持续时间，则不对已校正时钟的占空比进行调节并且数字值122不改变。如果已校正时钟信号118的高部分或低部分中的一者的持续时间比另一者长，则在块518中，校正控制逻辑电路114改变数字值518，这继而改变可编程延迟电路104中施加到时钟信号124的延迟并改变脉冲发生器106中的已校正时钟信号118的占空比。一般而言，数字值122将被调节，使得已校正时钟信号118的较长部分的持续时间减少，而已校正时钟信号的较短部分的持续时间增加，从而将已校正时钟信号118的占空比移向50％。
上面的论述旨在是对本发明的原理和各种实施例进行说明。在对上述公开有了全面理解后，各种变型和修改对于本领域的技术人员来说是明显的。应明白，本发明所要求保护的范围涵盖所有此类变型和修改。

Claims (10)

1.一种时钟发生器，包括：
占空比校正电路和多路复用器，所述占空比校正电路包括占空比检测器，所述占空比检测器包括：
第一可编程延迟元件，其被配置成延迟时钟信号；和
控制器，其被配置成：
改变由所述第一可编程延迟元件施加到所述时钟信号的延迟量；
施加由所述第一可编程延迟元件提供的延迟版本的所述时钟信号以定位不同版本的所述时钟信号的边沿并测量所述不同版本的所述时钟信号为高期间的时间；以及
基于所测量的所述不同版本的所述时钟信号为高期间的时间，生成指示施加于所述时钟信号的占空比的调节量的数字值；
其中所述控制器被配置成：
施加由所述第一可编程延迟元件提供的所述延迟版本的所述时钟信号以定位所述不同版本的所述时钟信号的边沿并测量所述不同版本的所述时钟信号为低期间的时间；
比较所述不同版本的所述时钟信号为低期间的时间和所述不同版本的所述时钟信号为高期间的时间；以及
生成所述数字值以减少所述不同版本的所述时钟信号为低期间的时间和所述不同版本的所述时钟信号为高期间的时间中的较长时间的持续时间；
其中所述多路复用器被配置成将非反转版本的所述时钟信号和反转版本的所述时钟信号可选择地路由到所述第一可编程延迟元件，以测量所述不同版本的所述时钟信号为高期间的时间和所述不同版本的所述时钟信号为低期间的时间。
2.一种时钟发生器，包括：
占空比校正电路和固定延迟元件，所述占空比校正电路包括占空比检测器，所述占空比检测器包括：
第一可编程延迟元件，其被配置成延迟时钟信号；和
控制器，其被配置成：
改变由所述第一可编程延迟元件施加到所述时钟信号的延迟量；
施加由所述第一可编程延迟元件提供的延迟版本的所述时钟信号以定位不同版本的所述时钟信号的边沿并测量所述不同版本的所述时钟信号为高期间的时间；以及
基于所测量的所述不同版本的所述时钟信号为高期间的时间，生成指示施加于所述时钟信号的占空比的调节量的数字值；以及
其中所述固定延迟元件被配置成将所述时钟信号延迟固定的预定量以生成所述不同版本的所述时钟信号。
3.根据权利要求2所述的时钟发生器，其中所述固定的预定量等于由所述第一可编程延迟元件生成的最小延迟量。
4.一种时钟发生器，包括：
占空比校正电路，所述占空比校正电路包括占空比检测器，所述占空比检测器包括：
第一可编程延迟元件，其被配置成延迟时钟信号；和
控制器，其被配置成：
改变由所述第一可编程延迟元件施加到所述时钟信号的延迟量；
施加由所述第一可编程延迟元件提供的延迟版本的所述时钟信号以定位不同版本的所述时钟信号的边沿并测量所述不同版本的所述时钟信号为高期间的时间；以及
基于所测量的所述不同版本的所述时钟信号为高期间的时间，生成指示施加于所述时钟信号的占空比的调节量的数字值；并且
其中所述控制器被配置成应用逐次逼近技术来改变由所述第一可编程延迟元件施加到所述时钟信号的延迟量以用于测量所述不同版本的所述时钟信号为高期间的时间。
5.一种时钟发生器，包括：
占空比校正电路、第二可编程延迟元件和脉冲宽度调节器，所述占空比校正电路包括占空比检测器，所述占空比检测器包括：
第一可编程延迟元件，其被配置成延迟时钟信号；和
控制器，其被配置成：
改变由所述第一可编程延迟元件施加到所述时钟信号的延迟量；
施加由所述第一可编程延迟元件提供的延迟版本的所述时钟信号以定位不同版本的所述时钟信号的边沿并测量所述不同版本的所述时钟信号为高期间的时间；以及
基于所测量的所述不同版本的所述时钟信号为高期间的时间，生成指示施加于所述时钟信号的占空比的调节量的数字值；
其中所述第二可编程延迟元件耦合到所述控制器；
其中所述脉冲宽度调节器耦合到所述第二可编程延迟元件；以及
其中所述第二可编程延迟元件被配置成基于所述数字值延迟参考时钟，并且所述脉冲宽度调节器被配置成基于由所述第二可编程延迟元件提供的延迟版本的所述参考时钟来设置所述时钟信号的所述占空比。
6.一种时钟占空比校正电路，包括：
占空比检测器和占空比调节器，所述占空比检测器包括：
检测器延迟元件，其被配置成将已校正时钟信号延迟可编程的时间；
控制器，其被配置成：
改变由所述检测器延迟元件施加到所述已校正时钟信号的延迟量；
基于由所述检测器延迟元件生成的延迟版本的所述已校正时钟信号，测量所述已校正时钟信号的占空比；以及
基于所测量的所述已校正时钟信号的占空比，生成指示施加于所述已校正时钟信号的所述占空比的调节量的数字值；和
其中所述占空比调节器被配置成响应于所述数字值的变化来改变所述已校正时钟信号的所述占空比；
其中所述控制器被配置成施加由所述检测器可编程延迟元件提供的延迟版本的所述时钟信号以定位不同版本的所述时钟信号的边沿并测量所述不同版本的所述时钟信号为高期间的时间；并且
其中所述占空比检测器包括固定延迟元件，所述固定延迟元件被配置成将所述已校正时钟信号延迟固定的预定量以生成所述不同版本的所述时钟信号。
7.根据权利要求6所述的时钟占空比校正电路，其中所述固定的预定量等于由所述检测器可编程延迟元件生成的最小延迟量。
8.一种时钟占空比校正电路，包括：
占空比检测器，所述占空比检测器包括：
检测器延迟元件，其被配置成将已校正时钟信号延迟可编程的时间；
控制器，其被配置成：
改变由所述检测器延迟元件施加到所述已校正时钟信号的延迟量；
基于由所述检测器延迟元件生成的延迟版本的所述已校正时钟信号，测量所述已校正时钟信号的占空比；以及
基于所测量的所述已校正时钟信号的占空比，生成指示施加于所述已校正时钟信号的所述占空比的调节量的数字值；和
占空比调节器，其被配置成响应于所述数字值的变化来改变所述已校正时钟信号的所述占空比；
其中所述占空比检测器包括多路复用器，所述多路复用器被配置成将非反转版本的所述已校正时钟信号和反转版本的所述已校正时钟信号可选择地路由到所述检测器可编程延迟元件以测量所述已校正时钟信号为高期间的时间和所述已校正时钟信号为低期间的时间。
9.一种时钟占空比校正电路，包括：
占空比检测器，所述占空比检测器包括：
检测器延迟元件，其被配置成将已校正时钟信号延迟可编程的时间；
控制器，其被配置成：
改变由所述检测器延迟元件施加到所述已校正时钟信号的延迟量；
基于由所述检测器延迟元件生成的延迟版本的所述已校正时钟信号，测量所述已校正时钟信号的占空比；以及
基于所测量的所述已校正时钟信号的占空比，生成指示施加于所述已校正时钟信号的所述占空比的调节量的数字值；和
占空比调节器，其被配置成响应于所述数字值的变化来改变所述已校正时钟信号的所述占空比；
其中所述控制器被配置成应用逐次逼近技术来改变由所述检测器可编程延迟元件施加到所述已校正时钟信号的可编程延迟时间以测量所述已校正时钟信号的所述占空比。
10.一种时钟占空比校正电路，包括：
占空比检测器，所述占空比检测器包括：
检测器延迟元件，其被配置成将已校正时钟信号延迟可编程的时间；
控制器，其被配置成：
改变由所述检测器延迟元件施加到所述已校正时钟信号的延迟量；
基于由所述检测器延迟元件生成的延迟版本的所述已校正时钟信号，测量所述已校正时钟信号的占空比；以及
基于所测量的所述已校正时钟信号的占空比，生成指示施加于所述已校正时钟信号的所述占空比的调节量的数字值；和
占空比调节器，其被配置成响应于所述数字值的变化来改变所述已校正时钟信号的所述占空比；
其中所述占空比调节器包括：
调节器可编程延迟元件；和
耦合到所述调节器可编程延迟元件的脉冲宽度调节器；
其中所述调节器可编程延迟元件被配置成基于所述数字值延迟参考时钟，并且所述脉冲宽度调节器被配置成基于由所述调节器可编程延迟元件提供的延迟版本的所述参考时钟来设置所述已校正时钟信号的所述占空比。
CN201610941885.4A 2015-10-30 2016-10-28 数字时钟占空比校正 Active CN106656109B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/927,929 US9692403B2 (en) 2015-10-30 2015-10-30 Digital clock-duty-cycle correction
US14/927,929 2015-10-30

Publications (2)

Publication Number Publication Date
CN106656109A CN106656109A (zh) 2017-05-10
CN106656109B true CN106656109B (zh) 2022-01-28

Family

ID=58635378

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610941885.4A Active CN106656109B (zh) 2015-10-30 2016-10-28 数字时钟占空比校正

Country Status (2)

Country Link
US (1) US9692403B2 (zh)
CN (1) CN106656109B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6332397B2 (ja) * 2016-10-14 2018-05-30 日本電気株式会社 スルーレート調整回路、及びスルーレート調整方法
WO2018213637A1 (en) * 2017-05-17 2018-11-22 Synopsys, Inc. Method for compression of emulation time line in presence of dynamic re-programming of clocks
US10699669B2 (en) 2018-03-02 2020-06-30 Samsung Display Co., Ltd. Method and apparatus for duty-cycle correction in a serial data transmitter
US10890938B2 (en) * 2018-08-20 2021-01-12 Taiwan Semiconductor Manufacturing Company Ltd. Clock duty cycle adjustment and calibration circuit and method of operating same
US20210270879A1 (en) * 2020-02-27 2021-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and Methods for Duty Cycle Measurement

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1649151A (zh) * 2003-12-23 2005-08-03 三星电子株式会社 具有可变增益的占空比校正电路及其操作方法
US7282978B2 (en) * 2005-06-30 2007-10-16 Hynix Semiconducter Inc. Duty cycle correction device
CN101814906A (zh) * 2008-05-19 2010-08-25 海力士半导体有限公司 工作时间校正电路
DE102007009299B4 (de) * 2006-02-21 2011-04-07 Samsung Electronics Co., Ltd., Suwon Verzögerungsregelkreis und Verfahren zum Erzeugen eines Ausgangstaktsignals
CN103198347A (zh) * 2011-09-20 2013-07-10 Nxp股份有限公司 安全设备防篡改电路
WO2014130174A1 (en) * 2013-02-20 2014-08-28 Qualcomm Incorporated A method for doubling the frequency of a reference clock

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5757218A (en) * 1996-03-12 1998-05-26 International Business Machines Corporation Clock signal duty cycle correction circuit and method
US5963071A (en) * 1998-01-22 1999-10-05 Nanoamp Solutions, Inc. Frequency doubler with adjustable duty cycle
US6323706B1 (en) * 2000-02-24 2001-11-27 Rambus Inc. Apparatus and method for edge based duty cycle conversion
US7187221B2 (en) * 2004-06-30 2007-03-06 Infineon Technologies Ag Digital duty cycle corrector
US7279946B2 (en) * 2005-08-30 2007-10-09 Infineon Technologies Ag Clock controller with integrated DLL and DCC
US7227809B2 (en) * 2005-10-14 2007-06-05 Micron Technology, Inc. Clock generator having a delay locked loop and duty cycle correction circuit in a parallel configuration
US7298193B2 (en) * 2006-03-16 2007-11-20 International Business Machines Corporation Methods and arrangements to adjust a duty cycle
KR101013444B1 (ko) * 2008-03-14 2011-02-14 주식회사 하이닉스반도체 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로
KR101564282B1 (ko) * 2008-10-22 2015-10-29 삼성전자주식회사 듀티 보정회로
KR100962026B1 (ko) * 2008-11-12 2010-06-08 주식회사 하이닉스반도체 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로
US7839195B1 (en) * 2009-06-03 2010-11-23 Honeywell International Inc. Automatic control of clock duty cycle
JP2013165354A (ja) * 2012-02-09 2013-08-22 Elpida Memory Inc 半導体装置
US9160461B2 (en) * 2013-01-10 2015-10-13 Qualcomm Incorporated Systems and methods for minimizing spurs through duty cycle adjustment

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1649151A (zh) * 2003-12-23 2005-08-03 三星电子株式会社 具有可变增益的占空比校正电路及其操作方法
US7282978B2 (en) * 2005-06-30 2007-10-16 Hynix Semiconducter Inc. Duty cycle correction device
DE102007009299B4 (de) * 2006-02-21 2011-04-07 Samsung Electronics Co., Ltd., Suwon Verzögerungsregelkreis und Verfahren zum Erzeugen eines Ausgangstaktsignals
CN101814906A (zh) * 2008-05-19 2010-08-25 海力士半导体有限公司 工作时间校正电路
CN103198347A (zh) * 2011-09-20 2013-07-10 Nxp股份有限公司 安全设备防篡改电路
WO2014130174A1 (en) * 2013-02-20 2014-08-28 Qualcomm Incorporated A method for doubling the frequency of a reference clock

Also Published As

Publication number Publication date
US9692403B2 (en) 2017-06-27
US20170126220A1 (en) 2017-05-04
CN106656109A (zh) 2017-05-10

Similar Documents

Publication Publication Date Title
CN106656109B (zh) 数字时钟占空比校正
CN106656123B (zh) 数字时钟占空比校正
US10615810B2 (en) Integrated circuit comprising circuitry to determine settings for an injection-locked oscillator
KR101176611B1 (ko) 자기 교정 디지털 펄스-폭 변조기(ｄｐｗｍ)
KR102268767B1 (ko) 지연 회로 및 이를 포함하는 듀티 사이클 제어 장치
US9484895B2 (en) Self-adjusting duty cycle tuner
JP4787712B2 (ja) Ｐｗｍ信号生成回路およびそれを備えた電源装置
JP2010056594A (ja) パルス生成装置
US10530344B1 (en) Multi-phase multi-frequency pulse width modulation
US11309898B2 (en) Semiconductor integrated circuit
KR101086877B1 (ko) 반도체 장치
JP2002525912A (ja) トリガされたクロック信号の発生器
KR20160076197A (ko) 듀티 싸이클 감지 회로 및 이를 포함하는 반도체 장치
TWI384737B (zh) A Fast Response Device and Method for Switching Power Converter
CN111106826B (zh) 时脉产生电路及其时脉调整方法
US11500336B1 (en) Methods and apparatus for low jitter fractional output dividers
TWI401458B (zh) 校正裝置、校正方法、測試裝置，以及測試方法
KR101725693B1 (ko) 동작 조건 변동에 대응하여 주파수를 일정하게 유지하는 주파수 생성 장치 및 방법
CN110534142B (zh) 同步电路及与同步电路相关的方法
JP6683515B2 (ja) 信号生成装置及びレギュレータの出力電圧の変動抑制方法
US9634652B1 (en) Method and apparatus for configuring delay lines
JP2007336271A (ja) スペクトラム拡散クロックジェネレータ
JP2007538488A (ja) 連続量の時間離散制御

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant