JPH07303096A - ディジタル信号からクロック信号を発生するための装置 - Google Patents

ディジタル信号からクロック信号を発生するための装置

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JPH07303096A
JPH07303096A JP5252568A JP25256893A JPH07303096A JP H07303096 A JPH07303096 A JP H07303096A JP 5252568 A JP5252568 A JP 5252568A JP 25256893 A JP25256893 A JP 25256893A JP H07303096 A JPH07303096 A JP H07303096A
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Abstract

(57)【要約】 【目的】 ディジタル信号からディジタル信号の位相お
よび周波数に結合されているクロック信号を発生する。 【構成】 ディジタル信号の立上り側縁と立下り側縁を
検出してパルス発生する手段１、２を備え、この手段
１、２の出力パルスにより電圧制御されるトリガ可能な
発振器装置３をディジタル信号に位相同期して設定し、
発振器装置３から発生されたクロック信号を積分装置４
により積分して発振器装置３の周波数調節を行う。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ディジタル信号の信号
側縁の評価によりディジタル信号からクロック信号を発
生するための装置に関する。
【０００２】
【従来の技術】ディジタル信号では論理値ＬおよびＨが
種々の信号レベルにより表わされる。信号レベルの切換
はクロックに同期して行われる。一般に信号切換はクロ
ックエッジごとには行われず、従ってデータクロックは
ディジタル信号から直接には見分けることができない。
たとえば信号伝達または信号処理の間の遅延に基づいて
ディジタル信号の位相位置および瞬時の周波数は変化す
る。しかし、ディジタル信号処理装置のなかで信号を時
間的に正しく処理するためには、ディジタル信号の瞬時
周波数に等しいかまたはその何倍かの周波数を有しかつ
それに対して固定の位相関係を有するクロック信号が必
要である。
【０００３】ドイツ特許出願公開第 3515542号明細書に
はディジタル信号の信号エッジの評価によりディジタル
信号からクロック信号を発生するための装置が示されて
いる。この装置においては、ディジタル信号の周波数中
に既に１つの信号が存在している。ディジタル調節ルー
プにおいては位相の後調節のみが行われる。
【０００４】ドイツ特許第 3543826号明細書から、ディ
ジタル入力信号に対して周波数および位相結合された出
力信号を発生する位相調節ループは公知である。そのた
めに電圧制御される、ただしトリガ可能でない発振器、
位相検出器および低域通過フィルタが使用される。ドイ
ツ特許出願公開第 3728022号明細書には、電圧制御され
るトリガ可能でない発振器、位相検出器および周波数検
出器を含んでいる別の位相調節ループが示されている。
【０００５】
【発明が解決しようとする課題】本発明の課題は、ディ
ジタル信号からディジタル信号の位相および周波数に結
合されているクロック信号を発生するための装置を提供
することである。
【０００６】
【課題を解決するための手段】上述の課題を解決するた
め、本発明においては、（ａ）それぞれディジタル信号
に対する１つの端子および１つの出力端子を有し、第１
の方向に向けられた信号側縁においてパルスを発生する
ための第１の手段および第１の方向と逆の第２の方向に
向けられた信号側縁においてパルスを発生するための第
２の手段と、（ｂ）第１および第２の手段の出力端の各
１つと接続されている少なくとも２つのトリガ入力端
と、１つの制御入力端と、クロック信号に対する１つの
出力端を形成する１つの出力端とを有する電圧制御され
るトリガ可能な発振器装置と、（ｃ）発振器装置の出力
端と接続されている１つの入力端と、発振器装置の制御
入力端と接続されている１つの出力端とを有する積分装
置とを含んでいることを特徴とする装置により解決され
る。
【０００７】
【実施例】以下、図面により本発明を一層詳細に説明す
る。種々の図面中の等しい要素には等しい参照符号が付
されている。
【０００８】図１の装置は第１および第２の手段１、２
を含んでおり、これらの手段に装置の入力端５に与えら
れているディジタル信号が供給される。手段１はディジ
タル信号の正の信号側縁においてパルスを発生し、手段
２はディジタル信号の負の信号側縁においてパルスを発
生する。発振器装置３は制御入力端７に与えられている
アナログ信号により周波数を設定され得るクロック信号
を発生する。装置３から発生されるクロック信号の位相
位置はトリガ入力端８、９を介して調節可能である。入
力端８、９はそのために手段１、２の出力端と接続され
ている。電圧制御されるトリガ可能な発振器装置３の出
力端は装置の出力端子６と接続されている。端子６は出
力クロック信号を積分する積分装置４に導かれている。
積分はディジタルまたはアナログに行われていてよい。
装置４の出力端はアナログ制御信号を導き、この制御信
号により発振器装置３の端子７において発振器周波数が
追跡される。
【０００９】手段１、２により正のデータ信号側縁も負
のデータ信号側縁も評価される。これらの手段から発生
されるパルスにより、電圧制御される発振器３のなかで
発生されるクロック信号がトリガされる。従って発振器
装置３は２倍にされたデータ信号周波数の２倍または整
数倍に同期しなければならない。出力端６に１倍のデー
タ信号周波数が必要とされるならば、出力端６と発振器
装置３の出力端との間に周波数逓減装置が接続される。
発振器装置３から発生されるクロック信号は直接に、も
しくは可能な周波数逓減の後に積分装置４のなかで積分
される。積分装置の時定数は発生されるクロック信号の
１クロック周期にくらべて大きい。発振器装置３および
積分装置４は１つの調節ループを形成している。この調
節ループは、クロック信号の不平衡のオンオフ比の際に
発振器装置３の周波数がその制御入力端７を介して積分
装置４の出力信号により、クロック信号が１：１のオン
オフ比を有するまで、後調節されるように調整されてい
る。すなわち本発明による装置は、ディジタル信号のな
かのデータに基礎をおくクロック信号に対して周波数お
よび位相同期している１つのクロック信号を発生する。
【００１０】図２には図１の本発明による装置の１つの
実施例が示されている。機能の仕方を、ＣＭＩ（コード
化され変調された情報）データ信号を例として図３のレ
ベルダイアグラムと関連付けて説明する。ＣＭＩコード
は、単一の信号でデータ情報もクロック情報も伝送する
ために、ディジタルデータ伝送に使用される。論理Ｌ値
がデータクロックとして、論理Ｈ値がＬおよびＨレベル
の交替する列として伝送される。装置の入力端５に与え
られている信号ＣＭＩはたとえばデータ列１‐０‐１‐
１‐１‐１‐０‐０を有する。
【００１１】正のデータ信号切換を微分するための手段
１はＤフリップフロップ２０を含んでおり、その出力端
Ｑはリセット入力端Ｒに帰還結合されている。Ｄフリッ
プフロップ２０のデータ入力端はＨにセットされてい
る。クロック入力端は端子５と接続されている。負のデ
ータ側縁を微分するための手段２はＤフリップフロップ
２１を相応の配線で含んでいる。Ｄフリップフロップ２
０との相違点は、クロック入力端がインバータ２２を介
して端子５と接続されていることである。Ｄフリップフ
ロップ２０は、信号ＣＭＩのレベルがＬからＨへ切換わ
るとき、そのデータ入力端に与えられているＨレベルを
記憶する。出力端Ｑには、この信号によりフリップフロ
ップのリセット入力端への帰還結合を介してフリップフ
ロップが再びＬにリセットされるまで、１つのＨレベル
が存在している。パルス幅はリセット入力端Ｒから出力
端Ｑへの信号遅延に相当する。Ｄフリップフロップ２０
の出力端Ｑに存在している信号Ａは図３に示されてい
る。Ｄフリップフロップ２１には反転されたＣＭＩ信号
が供給される。従ってＤフリップフロップ２１の出力端
Ｑにおける信号Ｂは１つの負のデータ信号側縁において
１つのパルスを発生する。
【００１２】Ｄフリップフロップ２０、２１の出力端は
電圧制御されるトリガ可能な発振器装置３のトリガ入力
端と接続されている。発振器装置３は遅延要素２４を有
するリング発振器であり、その出力はその入力端に反転
されて帰還結合されている。遅延要素２４の遅延時間は
その制御入力端７に与えられているアナログ信号を介し
て設定可能である。好ましくは遅延要素２４はヨーロッ
パ特許出願第 EP0316607号明細書に示されている基本回
路の１つにより構成される。遅延要素の帰還結合経路の
なかにノアスイッチング要素２３が接続されており、そ
の１つの入力端は遅延要素２４の出力端と、また２つの
別の入力端はＤフリップフロップ２０、２１の出力端と
接続されている。ノアスイッチング要素２３の出力端は
発振器装置３の出力端を形成しており、また遅延要素２
４の入力端と接続されている。
【００１３】遅延要素２４の遅延時間を介して発振器装
置３の周波数が設定される。トリガ入力端に与えられて
いる信号Ａ、Ｂにより、発振器装置３から発生されたク
ロック信号ＣＬＫ１は各々の正および負のデータ信号側
縁においてＬにセットされる。こうしてクロック信号Ｃ
ＬＫ１は各々の正および負のデータ信号側縁に同期化さ
れる。このことは図３中に個所４０に示されている。信
号ＣＭＩの側縁４１の前ではクロック信号ＣＬＫ１は信
号ＣＭＩに対して位相がずれていた。パルス４２により
クロック信号ＣＬＫ１のＨクロック区間は短縮され、ま
たクロック信号は側縁４１と同期化される。クロック信
号ＣＬＫ１のＬおよびＨ相は遅延要素２４の遅延時間に
より決定されている。もし信号ＣＭＩの周波数がたとえ
ば擾乱により信号伝送の間に変化すると、信号ＣＭＩの
後続の側縁がクロック信号ＣＬＫ１に対して位相をずら
される。信号ＣＭＩの相応の側縁へのクロック信号ＣＬ
Ｋ１の同期化は相応の仕方で行われる。遅延要素２４の
遅延時間は、クロック信号ＣＬＫ１が信号ＣＭＩの基礎
とされたデータの２倍にされた周波数の２倍または何倍
かに相当し、従ってデータ信号の立上り及び立下り側縁
への同期化が可能であるように設定されている。
【００１４】信号ＣＬＫ１は図２の実施例では周波数逓
減装置２５のクロック入力端に導かれる。トグルフリッ
プフロップの形態の装置２５によりクロック信号ＣＬＫ
１の周波数が半減される。トグルフリップフロップ２５
のリセット入力端はＤフリップフロップ２１の出力端と
接続されている。信号Ｂのパルス４４によりトグルフリ
ップフロップ２５がＬにリセットされる（図３中の個所
４５）。それにより出力端６における出力信号ＣＬＫ２
の位相位置は信号ＣＭＩのデータクロックに対して０°
または１８０°に定められる。いまの場合には零の位相
差が生ずる。トグルフリップフロップ２５のリセット入
力端がＤフリップフロップ２０の出力端と接続されるな
らば、１８０°の位相差が生ずるであろう。
【００１５】積分装置４は図２の実施例ではアップダウ
ンカウンタ２６を有し、その出力信号はディジタル‐ア
ナログ変換器装置２７のなかでアナログ変換される。変
換器装置２７の出力端は遅延装置２４の制御入力端７と
接続されている。カウンタ装置２６の入力端３０はトグ
ルフリップフロップ２５の出力端と接続されており、ま
たアップダウン切換に用いられる。積分装置４を純粋に
アナログの形態で、たとえば抵抗‐コンデンサ装置（Ｒ
Ｃ要素）として構成することも可能である。ＲＣ要素の
駆動は、クロック信号ＣＬＫ２により制御される差増幅
器を介して行われ得る。
【００１６】積分装置４によりクロック信号ＣＬＫ２が
積分される。平衡したオンオフ比の際には積分装置４は
中央のレベル値を発生し、ずらされたオンオフ比の際に
はこの中央のレベル値を下回るかまたは上回る。出力信
号により、クロック信号ＣＬＫ２のオンオフ比が平衡す
るように、遅延要素２４の遅延時間が後調節される。発
生されるクロック信号ＣＬＫ１、ＣＬＫ２はこうして過
度状態で対称である。
【００１７】本発明による装置の図２に示されている実
施例は、特に遅延要素２４の上記の構成では装置全体が
単一の半導体チップの上に電流スイッチ技術で集積され
た１つの回路として外部の構成要素なしに実現され得る
という利点を有する。本装置はクロック回復のために入
力信号の正のクロック信号側縁も負のクロック信号側縁
も利用し、また付加的に対称なオンオフ比を生じさせ
る。
【００１８】さらに、正のパルスを発生する信号Ａ、Ｂ
の代わりに負のパルスを発生する信号を使用することも
考えられる。そのためには、Ｄフリップフロップ２０、
２１のデータ入力端をＬレベルにおき、また出力端をＤ
フリップフロップのセット入力端に帰還結合することが
必要である。その場合にはノアスイッチング要素の代わ
りにナンドスイッチング要素を使用する必要がある。
【００１９】遅延要素２４の１つの実施例が図４に示さ
れている。全遅延時間は固定の遅延時間および設定可能
な遅延時間から成っている。固定の遅延時間は、それぞ
れ固定の信号通過時間を有するスイッチング要素の直列
回路により生ぜしめられる。図４の実施例ではこれはノ
ット回路５０、５１により達成される。設定可能な遅延
時間はたとえば前記の特許出願公開明細書に従って構成
されている遅延要素５２により設定される。それぞれ遅
延経路をマルチプレクサおよびデマルチプレクサ装置を
介して能動状態に切換える種々の数のスイッチング要素
によりさまざまな固定の遅延時間が発生され得る。
【００２０】図２に示されている実施例はＣＭＩ信号か
らのクロック回復に関する。しかし本発明による装置は
すべてのディジタル信号からディジタル信号のデータ周
波数に結合された一定位相のクロック信号を発生する。
入力端５における入力信号がたとえば１つのクロック信
号の場合も、この装置は周波数逓増のために使用するこ
とができる。別の使用可能性はたとえば、たとえばオシ
ロスコープによる測定過程においてトリガ信号に関係し
てディジタル信号処理装置を制御するトリガ信号からク
ロック信号を発生させるものである。ここでは、図４に
よりなお付加的にマルチプレクサおよびデマルチプレク
サ装置を介してスイッチング可能である固定の遅延部分
を有する遅延装置２４が特に有利である。なぜならば、
発生すべきクロック信号の周波数が広い範囲内に位置し
得るからである。
【図面の簡単な説明】
【図１】本発明の実施例の原理接続図である。
【図２】図１に示す実施例の具体的回路構成を示す接続
図である。
【図３】図２に示す実施例の動作を説明するためのロッ
クダイアグラムである。
【図４】図２に示す実施例に含まれる遅延回路の一例の
接続図である。
【符号の説明】
１、２ パルス発生手段 ３ 発振器装置 ４ 積分装置 ５ ディジタル信号端子 ６ 出力端 ７ 制御入力端 ８、９ トリガ入力端 ２０、２１ Ｄフリップフロップ ２２ インバータ ２３ ノアスイッチング要素 ２４ 遅延装置 ２５ 周波数逓減装置（トグルフリップフロップ） ２６ アップダウンカウンタ ２７ ディジタル・アナログ変換器装置 ３０ 制御入力端 ５０、５１ ノットスイッチング要素 ５２ 遅延要素

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 ディジタル信号の信号側縁の評価により
    ディジタル信号からクロック信号を発生するための装置
    において、（ａ）それぞれディジタル信号に対する１つ
    の端子および１つの出力端子を有し、第１の方向に向け
    られた信号側縁においてパルスを発生するための第１の
    手段（１）および第１の方向と逆の第２の方向に向けら
    れた信号側縁においてパルスを発生するための第２の手
    段（２）と、（ｂ）第１および第２の手段（１、２）の
    出力端の各１つと接続されている少なくとも２つのトリ
    ガ入力端（８、９）と、１つの制御入力端（７）と、ク
    ロック信号に対する１つの出力端（６）を形成する１つ
    の出力端とを有する電圧制御されるトリガ可能な発振器
    装置（３）と、（ｃ）発振器装置（３）の出力端と接続
    されている１つの入力端と、発振器装置（３）の制御入
    力端（７）と接続されている１つの出力端とを有する積
    分装置（４）とを含んでいることを特徴とするディジタ
    ル信号からクロック信号を発生するための装置。
  2. 【請求項２】 手段（１、２）が各１つのＤフリップフ
    ロップ（２０、２１）を含んでおり、その出力端がリセ
    ット入力端に帰還結合されており、そのクロック入力端
    がディジタル信号に対する端子（５）と接続されてお
    り、またそのデータ入力端が論理レベル（Ｈ）により制
    御されており、また手段（１、２）の１つにおいてクロ
    ック入力端がインバータ（２２）を介してディジタル信
    号に対する端子（５）と接続されていることを特徴とす
    る請求項１記載の装置。
  3. 【請求項３】 発振器装置（３）がリング発振器であ
    り、リング発振器が設定可能な遅延時間を有する遅延装
    置（２４）を含んでおり、その出力端が入力端に反転さ
    れて帰還結合されており、またリング発振器がオアスイ
    ッチング要素（２３）を含んでおり、その出力端が遅延
    装置（２４）の入力端および発振器装置（３）の出力端
    と接続されており、またその入力端が遅延装置（２４）
    の出力端および発振器装置（３）のトリガ入力端（８、
    ９）と接続されていることを特徴とする請求項１または
    ２記載の装置。
  4. 【請求項４】 遅延装置（２４）が１つの固定の遅延時
    間を有する少なくとも１つの遅延要素（５０、５１）と
    １つの設定可能な遅延時間を有する少なくとも１つの遅
    延要素（５２）との直列回路を含んでいることを特徴と
    する請求項３記載の装置。
  5. 【請求項５】 入力端および出力端を有する周波数逓減
    装置（２５）が設けられており、その入力端が発振器装
    置（３）の出力端と、またその出力端がクロック信号に
    対する出力端（６）と接続されていることを特徴とする
    請求項１記載の装置。
  6. 【請求項６】 周波数逓減装置（２５）のリセット入力
    端が手段（１、２）の１つの出力端と接続されているこ
    とを特徴とする請求項５記載の装置。
  7. 【請求項７】 積分装置（４）がアナログの抵抗‐コン
    デンサ装置として構成されていることを特徴とする請求
    項１記載の装置。
  8. 【請求項８】 積分装置（４）がアップダウンカウンタ
    （２６）を含んでおり、そのアップダウン切換のための
    制御入力端（３０）がクロック信号に対する出力端
    （６）と接続されており、また積分装置（４）がカウン
    タの出力端の後に接続されているディジタル・アナログ
    変換器装置（２７）を含んでおり、その出力端が積分装
    置（４）の出力端であることを特徴とする請求項１記載
    の装置。
JP25256893A 1992-09-17 1993-09-13 ディジタル信号からクロック信号を発生するための装置 Expired - Fee Related JP3440120B2 (ja)

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