KR100567993B1 - 셀프 타이밍 제어 회로 - Google Patents

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Abstract

본 발명은 대규모의 가변 지연 회로를 이용하지 않고 단시간에 동기할 수 있는 셀프 타이밍 제어 회로에 관한 것이다.
본 발명에 따른 셀프 타이밍 제어 회로는 기본 클록의 주기에 대응하는 기간동안, 발진 펄스를 카운트하여 클록 주기 카운트값을 생성하는 클록 주기 카운트 회로를 갖는다. 이 클록 주기 카운트 회로에 의해 기본 클록의 주기에 대응하는 기간의 카운트값이 계측된다. 또, 기본 클록에 동기하여 발진 펄스의 카운트를 개시하고, 클록 주기 카운트값까지 카운트한 타이밍에서 제어 클록을 생성하는 제어 클록 생성부를 갖는다. 이 결과, 계측된 카운트값에 도달할 때까지 카운트한 시간만큼 지연된 제어 클록이 생성되고, 제어 클록은 기본 클록에서 1주기 또는 그 정수배만큼 지연된 타이밍을 갖는다. 이 구성에 의하면, 리셋 시에 있어서 공급되는 기본 클록의 주기에 대응하는 기간에 제어 클록 생성부의 지연 시간이 설정되기 때문에, 동기가 되기까지의 기간을 짧게 할 수 있다.

Description

셀프 타이밍 제어 회로{SELF-TIMING CONTROL CIRCUIT}
도 1은 종래의 셀프 타이밍 제어 회로인 DLL 회로를 도시한 도면.
도 2는 본 발명의 셀프 타이밍 제어 회로의 개략도.
도 3은 제2 발명의 셀프 타이밍 제어 회로의 개략도.
도 4는 본 발명의 제1 실시예에 따른 셀프 타이밍 제어 회로의 상세한 구성도.
도 5는 제1 실시예에 따른 동작 타이밍 차트.
도 6은 제1 실시예에 따른 동작 타이밍 차트.
도 7은 제1 실시예에 따른 동작 타이밍 차트.
도 8은 1 쇼트 클록 발생기(18)의 구성예를 나타내는 도면.
도 9는 1 쇼트 클록 발생기(18)의 동작 타이밍 차트.
도 10은 발진기(19, 21, 25, 28)의 구성예를 나타내는 도면.
도 11는 발진기의 동작 타이밍 차트.
도 12는 업 카운터(20)용의 발진기(19)의 제2 구성예를 나타내는 도면.
도 13은 발진기(19)의 동작 타이밍 차트도.
도 14는 발진기 제어부(23)의 구성예를 나타내는 도면.
도 15는 발진기 제어부(23)의 동작 타이밍 차트.
도 16는 제2 실시예에 따른 셀프 타이밍 제어 회로의 구성도.
도 17은 제3 실시예에 따른 셀프 타이밍 제어 회로의 전체 구성도.
도 18은 도 17에 있어서의 180도용의 지연 시간 조정 회로(100)의 확대도.
도 19는 도 17에 있어서의 제어 클록 생성부(11)의 확대도.
도 20은 제3 실시예에 따른 동작 타이밍 차트.
도 21은 제3 실시예에 따른 동작 타이밍 차트.
도 22는 발진기(119, 121)의 구성예를 나타내는 도면.
도 23은 발진기(119, 121)의 동작 타이밍 차트.
도 24는 발진기(125, 128)의 구성예를 나타내는 도면.
도 25는 발진기(125, 128)의 동작 타이밍 차트.
도 26은 제4 실시예에 따른 셀프 타이밍 제어 회로의 절반의 구성을 도시한 도면.
도 27은 제4 실시예에 따른 셀프 타이밍 제어 회로의 절반의 구성을 도시한 도면.
도 28은 제4 실시예에 따른 셀프 타이밍 제어 회로의 동작 타이밍 차트.
도 29는 고속 발진기(19F)의 구성도.
도 30은 저속 발진기(19S)의 구성도.
도 31은 고속 발진기(21F, 25F, 28F)의 구성예를 나타내는 도면.
도 32는 저속 발진기(21S, 25S, 28S)의 구성예를 나타내는 도면.
도 33은 제5 실시예에 따른 셀프 타이밍 제어 회로의 구성도.
도 34는 제5 실시예에 따른 발진기의 구성예를 나타내는 도면.
도 35는 발진기 속도 선택 회로의 구성예를 나타내는 도면.
도 36은 발진기 속도 선택 회로의 동작 타이밍 차트.
도 37은 제6 실시예에 따른 셀프 타이밍 제어 회로의 상세도.
도 38은 셀프 타이밍 제어 회로내의 초기 동작 제어부의 상세 회로도.
도 39는 제6 실시예에 따른 셀프 타이밍 제어 회로의 동작을 도시하는 타이밍 차트.
도 40은 제6 실시예에 따른 셀프 타이밍 제어 회로의 동작을 도시하는 타이밍 차트.
<도면의 주요 부분에 대한 부호의 설명>
10 : 클록 주기 카운트 회로
11 : 제어 클록 생성부
14 : 지연 시간 조정 회로
18 : 1 쇼트 클록 발생 회로
19, 21, 25, 28 : 발진기
20 : 업 카운터
22,26,29 : 다운 카운터
23 : 발진기 제어 회로
본 발명은 기본 클록과 소정의 위상 관계를 가지고 동기하는 제어 클록을 생성하는 셀프 타이밍 제어 회로에 관한 것으로, 특히 간단한 회로 구성으로 단시간에 동기할 수 있고, 고속 클록에 대하여 고정밀도로 타이밍 제어를 할 수 있는 셀프 타이밍 제어 회로에 관한 것이다.
최근의 고속 메모리 디바이스로 동기형 DRAM이 주목받고 있다. 이와 같은 고속 동작을 하는 장치는 컨트롤러로부터 클록에 동기하여 커맨드 신호, 어드레스 신호, 데이터 신호 등이 공급되어, 클록에 동기하여 데이터 신호가 출력된다. 이 장치는 클록을 스트로브 신호에 이용함으로써, 고속 동작을 실현한다.
이러한 장치에 있어서, 외부에서 공급되는 클록을 일단 내부에 취입하여, 스트로브 신호로서 제어 신호를 생성하는 경우, 내부 회로에서의 지연 특성에 의해, 공급되는 클록과 위상이 일치하지 않게 된다. 그 때문에, 장치 내부에는 공급되는 클록과 소정의 위상 관계를 가지고 동기하는 제어 클록을 생성하는 셀프 타이밍 제어 회로가 설치된다.
종래의 일반적인 셀프 타이밍 제어 회로로서, 공급 클록을 1 주기분 또는 그 배수분 만큼 지연시켜 제어 클록을 생성하는 지연 동기 루프 회로(이하 단순히, DLL 회로로 칭함)가 이용되었다.
도 1은 종래의 셀프 타이밍 제어 회로인 DLL 회로를 나타내는 도면이다. 도 1에 있어서, 외부 클록 신호(CLK)는 입력 버퍼(1)를 통해 가변 지연 회로(2) 및 가변 지연 회로(4)에 공급됨과 동시에, 위상 비교 회로(7)의 제1 입력으로서 공급된 다. 가변 지연 회로(4)에 입력된 클록 신호(c-clk)는 더미 데이터 출력 버퍼(5) 및 더미 입력 버퍼(6)를 통과하여 지연 클록 신호(d-i-clk)가 되고, 그 지연 클록 신호(d-i-clk)는 위상 비교 회로(7)의 제2 입력으로서 공급된다. 위상 비교 회로(7)는 2개의 입력 신호 c-clk 와 d-i-clk의 위상을 비교하여, 비교 결과를 지연 제어 회로(8)에 출력한다. 지연 제어 회로(8)는, 위상 비교 결과에 따라서, 가변 지연 회로(2) 및 가변 지연 회로(4)의 지연량을 제어한다. 가변 지연 회로(2)에 입력된 클록 신호(c-clk)에 지연 제어 회로(8)에 의해서 제어된 지연량을 공급한 후, 이 클록 신호를 제어 클록(n0)으로서 데이터 출력 버퍼(3)에 공급한다. 데이터 출력 버퍼(3)는 공급된 제어 클록 신호(n0)에 동기하여 데이터(DATA)를 혼합하여 외부에 데이터 출력 데이터(Dout)로서 출력한다.
또한, 제어 클록(n0)이, 입력 버퍼의 스트로브 신호로서 이용되는 경우에 더미 데이터 출력 버퍼(5)는 불필요하다.
이러한 DLL 회로는 예를 들면 본 출원인이 이미 출원한 일본 특허 출원8-339988(1996년 12월19일자로 출원되고, 1998년 4월 28일자로 공개된 일본 특허 출원 평10-112182호)에 상세히 기재되어 있다.
그러나, 상기한 DLL 회로에서, 가변 지연 회로(2, 4)는 다수의 단위 지연 회로를 직렬로 접속한 구성을 갖는다. 따라서, 생성되는 제어 클록의 타이밍을 고정밀도로 제어하기 위해서는, 단위 지연 회로의 지연량을 작게 하여 그 회로 수를 많게 하여야 한다. 그 때문에 가변 지연 회로가 대규모화하여, 칩상의 점유 면적이 크게 되어, 집적 회로 장치의 고집적화를 방해하는 한가지 원인이 된다.
더욱이, 예를 들면 100 MHz를 초과하는 동작 속도에 대응하기 위해서는, 매우 높은 정밀도의 타이밍 제어가 필요하지만, 가변 지연 회로를 대규모화하더라도, 단위 지연 회로의 지연량을 가변 단위로 한 디지털식의 타이밍 제어를 행하는 한, 단위 지연 회로의 지연량보다 미세한 정밀도에서의 타이밍 제어에는 대응할 수 없다.
또한, 전원 투입 시간이나 파워 다운 상태로부터 복귀한 경우는, 종래의 DLL 회로는 일단 리셋되고 나서 위상이 일치하도록 피드백 동작을 하기 때문에, 동기할 때까지 장시간을 필요로 한다는 문제가 있다.
그러므로, 본 발명의 목적은 회로 규모가 작고 또한 고정밀도로 제어 클록의 타이밍을 제어할 수 있는 셀프 타이밍 제어 회로를 제공하는 것이다.
또한, 본 발명의 목적은 아날로그식으로 제어 클록의 타이밍을 제어할 수 있는 셀프 타이밍 제어 회로를 제공하는 것이다.
또한, 본 발명의 목적은 리셋되고 나서 짧은 기간에 동기 상태가 될 수 있는 셀프 타이밍 제어 회로를 제공하는 것이다.
본 발명의 셀프 타이밍 제어 회로는 기본 클록의 주기에 대응하는 주기동안 발진 펄스를 카운트하여, 클록 주기 카운트치를 생성하는 클록 주기 카운트 회로를 갖는다. 이 클록 주기 카운트 회로에 의해, 기본 클록의 주기에 대응하는 기간의 카운트치가 계산된다. 또한, 기본 클록에 동기하여 발진 펄스의 카운트를 개시하 여, 클록 주기 카운트치까지 카운트한 타이밍으로 제어 클록을 생성하는 제어 클록 생성부를 갖는다. 그 결과, 계산된 카운트치가 될 때까지 카운트하는 시간만큼 기본 클록으로부터 지연된 제어 클록이 생성되고, 제어 클록은 기본 클록으로부터 1주기 또는 그 정수배 지연된 타이밍을 갖는다.
이 구성에 따르면, 리셋시에 있어서, 공급되는 기본 클록의 주기에 대응하는 기간에, 제어 클록 생성부의 지연 시간이 설정되기 때문에, 동기가 될 때까지의 기간을 짧게 할 수 있다.
또다른 발명에서 셀프 타이밍 제어 회로는 기본 클록에 동기하여 발진 펄스의 카운트를 개시하고, 기본 클록의 주기에 대응하는 기간의 종료시의 조정용 카운트치에 따라서, 발진기 제어 신호를 생성하는 지연 시간 조정 회로를 갖는다. 그리고, 발진기 제어 신호에 따라서, 조정용 카운트치가 상기 클록 주기 카운트치와 일치하도록 상기 발진 펄스의 주파수가 제어된다.
따라서, 종래와 같이 대규모의 가변 지연 회로와 그에 수반하는 지연 제어 회로를 설치할 필요가 없다. 또한, 발진기의 주파수의 조정은 미세한 조정이 비교적 용이하게 되기 때문에, 타이밍의 조정 가능한 범위를 좁게 할 수 있고, 고정밀도의 타이밍 제어가 가능하다.
또한, 또다른 발명에서, 발진 클록의 주파수는 클록 주기 카운트치의 크기에 따라서, 고주파수 또는 저주파수로 제어될 수 있다. 이와 같이 해서, 내장되는 카운터의 단수를 증가시키지 않고, 폭 넓은 기본 클록의 주파수에 대응하여, 제어 클록을 생성할 수 있다. 그러기 위해서는, 발진 클록을 생성하는 발진기를 복수개 설 치하여, 클록 주기 카운트치의 크기에 따라서, 그 발진기를 전환하도록 한다. 또한, 발진기 내부의 동작을 전환 가능하게 한다.
상기 목적을 달성하기 위하여, 본 발명은 기본 클록과 소정의 위상 관계를 가지고 동기하는 제어 클록을 생성하는 셀프 타이밍 제어 회로에 있어서, 기본 클록의 주기에 대응하는 기간동안 발진 펄스를 카운트하여, 클록 주기 카운트치를 생성하는 클록 주기 카운트 회로와; 기본 클록에 동기하여 발진 펄스의 카운트를 개시하여, 상기 클록 주기 카운트치까지 카운트한 타이밍으로 상기 제어 클록을 생성하는 제어 클록 생성부를 갖는 것을 특징으로 한다.
이러한 구성에 따르면, 기본 클록의 주기에 대응하는 기간을 계측하여, 그 후 그 계측 결과에 따라서 기본 클록을 지연시키기 때문에, 생성되는 제어 클록은 기본 클록으로부터 주기에 대응하는 기간분 만큼 지연된 클록이 된다.
또한, 상기 목적을 달성하기 위해서, 또다른 발명은, 기본 클록과 소정의 위상 관계를 가지고 동기하는 제어 클록을 생성하는 셀프 타이밍 제어 회로에 있어서, 리셋 신호에 응답하여, 상기 기본 클록의 주기에 대응하는 기간, 발진 펄스를 카운트하여, 클록 주기 카운트치를 생성하는 클록 주기 카운트 회로와; 기본 클록에 동기하여 발진 펄스의 카운트를 개시하여, 상기 기본 클록의 주기에 대응하는 기간의 종료시의 조정용 카운트치에 따라서, 발진기 제어 신호를 생성하는 지연 시간 조정 회로와; 상기 기본 클록에 동기하여 발진 펄스의 카운트를 개시하여, 상기 클록 주기 카운트치까지 카운트한 타이밍으로 상기 제어 클록을 생성하는 제어 클록 생성부를 가지고, 상기 지연 시간 조정 회로 및 상기 제어 클록 생성부가 카운 트하는 상기발진 펄스의 주파수가, 상기 발진기 제어 신호에 의해, 상기 조정용 카운트치가 상기 클록 주기 카운트치와 일치하도록 제어되는 것을 특징으로 한다.
상기 구성에 따르면, 기본 클록의 주기에 대응하는 기간을 계산하여, 그 후, 그 계산 결과에 따라서 기본 클록을 지연시키고, 그 후의 기본 클록의 주기에 대응하는 기간에 대응시켜 발진 펄스의 주파수를 아날로그식으로 제어하는 것으로, 공급되는 기본 클록의 주기에 대응하는 기간에 제어 클록의 지연 시간을 정확히 일치시킬 수 있다.
또한, 상기한 목적을 달성하기 위해서, 또다른 발명은, 기본 클록과 소정의 위상 관계를 가지고 동기하는 제어 클록을 생성하는 셀프 타이밍 제어 회로로서, 상기 기본 클록의 주기에 대응하는 기간 발진 펄스를 생성하는 제1 발진기와 상기 제1 발진기가 생성하는 발진 펄스를 카운트하여 클록 주기 카운트치를 생성하는 제1 카운터를 포함하는 클록 주기 카운트 회로와; 기본 클록에 응답하여 발진을 시작하는 제2 발진기와, 상기 제2 발진기가 생성하는 발진 펄스를 카운트하고, 상기 클록 주기 카운트치까지 카운트한 타이밍으로 상기 제어 클록을 생성하는 제2 카운터를 포함하는 제어 클록 생성부를 가지고, 상기 제1 카운터의 오버플로 동작의 유무에 따라서, 상기 제1 및 제2 발진기의 주파수를 저하 또는 상승시키는 것을 특징으로 한다.
상기 구성에 따르면, 공급된 기본 클록 주기의 장단에 유연하게 대응할 수 있다.
또한, 상기 목적을 달성하기 위해서, 또다른 발명은 기본 클록과 소정의 위 상 관계를 가지고 동기하는 제어 클록을 생성하는 셀프 타이밍 제어 회로로서, 리셋 신호에 응답하여, 상기 기본 클록의 주기에 대응하는 기간 발진 펄스를 생성하는 제1 발진기와, 상기 제1 발진기가 생성하는 발진 펄스를 카운트하여 클록 주기 카운트치를 생성하는 제1 카운터를 포함하는 클록 주기 카운트 회로와; 기본 클록에 응답하여 발진을 개시하는 제2 발진기와, 상기 제2 발진기가 생성하는 발진 펄스를 카운트하여, 상기 클록 주기 카운트치까지 카운트한 타이밍으로 상기 제어 클록을 생성하는 제2 카운터를 포함하는 제어 클록 생성부와; 기본 클록에 응답하여 발진을 개시하는 제3 발진기와, 상기 제3 발진기가 생성하는 발진 펄스를 카운트하는 제3 카운터를 포함하여, 상기 기본 클록의 주기에 대응하는 기간의 종료시의 상기 발진 펄스의 위상에 따라서, 발진기 제어 신호를 생성하는 지연 시간 조정 회로를 가지고; 지연 시간 조정 회로 및 상기 제어 클록 생성부가 카운트하는 상기발진 펄스의 주파수가 상기 발진기 제어 신호에 의해 상기 종료시의 제3 카운터의 카운트치가 상기 클록 주기 카운트치와 일치하도록 제어되고, 제1 카운터의 오버플로 동작의 유무에 따라서, 상기 제1 및 제2 발진기의 주파수를 저하 또는 상승시키는 것을 특징으로 한다.
상기 구성에 따르면, 공급된 기본 클록의 주기의 장단에 유연하게 대응할 수 있다.
이하에, 본 발명의 실시예에 관해서 도면을 참조로 설명한다. 그러나, 본 발명의 기술적 범위는 이 실시예에 한정되는 것은 아니다.
도 2는 본 발명의 셀프 타이밍 제어 회로의 개략도이다. 도 2에 도시된 개략 적인 구성에 따르면, 셀프 타이밍 제어 회로는, 외부에서 공급되는 기본 클록(CLK)과 소정의 위상 관계를 가지고 동기하는 제어 클록(N13)을 생성한다. 제어 클록(N13)은 예를 들면, 기본 클록(CLK)의 수직 상승 엣지에 동기하여 상승하는 1 주기 늦은 클록이며, 제어 클록(N13)의 수직 상승 엣지에 응답하여, 데이터(DATA)가 데이터 출력 버퍼(13)로부터 출력 데이터(Dout)로서 출력된다. 따라서, 제어 클록 생성부(11)는, 기본 클록(CLK)의 1 주기로부터 입력 버퍼(12)와 출력 버퍼(13)의 지연 시간을 제외한 시간만큼 클록(CLK1)을 지연시키는 기능을 갖는다. 기본 클록(CLK)에 동기하여, 내부의 입력 버퍼로부터 입력 신호를 취입하기 위하여 제어 클록(N13)을 생성하는 경우에 제어 클록 생성부(11)의 지연 시간은 기본 클록(CLK)의 1 주기로부터 입력 버퍼(12)의 지연 시간을 제외한 시간이 된다.
도 2의 셀프 타이밍 제어 회로는, 클록(CLKl)의 주기에 대응하는 기간동안 발진 펄스(N7)를 카운트하여, 클록 주기 카운트치(N8)를 생성하는 클록 주기 카운트 회로(10)와, 클록(CLK1)에 동기하여 발진 펄스(N12)의 카운트를 개시하여, 클록 주기 카운트치(N8)까지 카운트한 타이밍으로 제어 클록(N13)을 생성하는 제어 클록 생성부(11)를 갖는다. 클록 주기 카운트 회로(10)에는, 리셋 신호(RESET)에 응답하여, 클록(CLK1)의 1 주기분에 해당하는 펄스 폭(보다 정확하게는, 제어 클록 생성부(11)의 지연 시간분의 펄스 폭)의 클록(N6)을 1 쇼트만큼 형성하는 1 쇼트 클록 발생부(18)와; 클록(N6)의 기간동안 발진 동작하는 발진기(19)와; 그 발진 펄스(N7)의 수를 카운트하는 업 카운터(20)가 포함된다. 이러한 구성에 의해, 클록 주기 카운트 회로(10)는 리셋 신호에 응답하여, 공급되는 기본 클록(CLK)의 주기에 대응하는 기간에서의 발진 펄스(N7)의 갯수를 업 카운터(20)의 카운터치(N8)로서 생성한다. 이 클록 주기 카운트치(N8)는 다운 카운터(26)로 설정된다.
또한, 제어 클록 생성부(11)는 클록(CLK1)의 수직 상승 엣지로 발진을 개시하는 발진기(25)와, 그 발진 클록 N12을 클록 주기 카운트치(N8)까지 카운트하는 다운 카운터(26)를 갖는다. 그리고, 다운 카운터(26)가 클록 주기 카운트치(N8)를 카운트하여 끝나는 타이밍에 제어 클록(N13)이 출력된다. 따라서, 기본 클록(CLK1)의 수직 상승 엣지로부터 리셋시에 계측한 클록의 주기에 대응하는 기간만 지연하여, 제어 클록(N13)이 생성된다. 그 결과, 제어 클록(N 13)은, 기본 클록(CLK1)의 상승 엣지에 동기한 클록으로서, 출력 버퍼(13)의 동작 타이밍을 제어한다.
도 3은 제2 발명의 셀프·타이밍 제어 회로의 개략도이다. 이 셀프 타이밍 제어 회로는 기본 클록(CLK)과 소정의 위상 관계를 가지고 동기하는 제어 클록(N13)을 생성한다. 그리고, 클록 주기 카운트 회로(10)는 리셋 신호 (RESET)에 응답하여 클록(CLK1)의 주기에 대응하는 기간동안 발진 펄스(N7)를 카운트하여 클록 주기 카운트치(N8)를 생성한다. 또한, 지연 시간 조정 회로(14)는 클록(CLK1)에 동기하여 발진 펄스(N9)의 카운트를 개시하여, 기본 클록의 주기에 대응하는 기간의 종료시의 조정용 카운트치(N10)에 따라서, 발진기 제어신호(N11)를 생성한다. 더욱이, 제어 클록 생성부(11)는 클록(CLK1)에 동기하여 발진 펄스(N12)의 카운트를 개시하고, 클록 주기 카운트치(N8)까지 카운트한 타이밍에 제어 클록(N13)을 생성한다. 그리고, 지연 제어 조정 회로(14) 및 제어 클록 생성부(11)가 카운트하는 발진 펄스(N9, N12)의 주파수는 발진기 제어신 호(N11)에 의해 조정용 카운트치(N10)가 클록 주기 카운트치(N8)와 일치하도록 제어된다.
도 3의 클록 주기 카운트 회로(10)와 제어 클록 생성 회로(11)의 구성은 발진기의 주파수가 발진기 제어 신호(N11)에 의해 제어되는 점에서 도 2의 예와 다르다. 도 3의 예에서는 입력 버퍼(12)의 출력 클록(CLK1)이 지연 펄스 생성부(15)에 공급되어 클록 주기에서 입력 버퍼(12)와 데이터 출력 버퍼(13)의 지연 시간을 제외한 펄스 폭의 클록(N5)이 생성된다. 이 클록(N5)으로부터 리셋 신호(RESET)에 응답하여, 1 쇼트의 펄스 신호(N6)가 생성되어, 클록 주기 카운트치(N8)의 카운트에 이용된다.
지연 시간 조정 회로(14)는 항상 클록(N5)의 펄스 폭의 기간동안 발진기(21)가 발진 펄스(N9)를 생성하고, 클록 주기 카운트치(N8)가 설정되어 있는 다운 카운터(22)가 그 발진 클록(N9)을 다운 카운트한다. 그리고, 클록(N5)의 하강 엣지의 타이밍에서 조정용의 카운트치(N10)가 출력된다. 보다 정확하게는, 그 타이밍에서 H 레벨 또는 L 레벨의 신호(N10)가 출력된다. 이 신호(N10)에 따라서, 발진기 제어부(23)는 발진기의 주파수를 제어하는 발진기 제어 신호(N11)를 생성한다. 이 발진기 제어 신호(N11)에 의해, 각각의 발진기(19, 21, 25)의 주파수는 다운 카운터(22)의 출력(N10)이 클록(N5)의 주기의 종료시에 마침 클록 주기 카운트치와 일치하도록 제어된다. 그 결과, 동일한 주파수의 발진 클록(N12)을 카운트하고 있는 다운 카운터(26)가 생성하는 제어 클록(N13)의 타이밍은 클록(N5)의 주기의 종료시의 타이밍과 동일 제어된다.
상기 구성에서, 리셋 신호에 응답하여, 제어 클록 생성 회로(11)에 있어서의 지연 시간은 러프로 설정된다. 그 후에, 공급되는 클록(CLK)의 주기에 따라서 발진기의 주파수가 제어되고 그 주기에 따른 지연 시간에, 상기 제어 클록 생성 회로(11)의 지연 시간이 제어된다. 발진기의 주파수의 제어는 후술하는 바와 같이 대략 아날로그식으로 행할 수 있기 때문에, 타이밍의 제어를 소규모인 회로에서 고정밀도로 행할 수 있다.
[제1 실시예]
도 4는 본 발명의 제1 실시예의 셀프 타이밍 제어 회로의 상세 구성도이다. 또한, 도 5, 도 6 및 도 7은 제1 실시예의 동작 타이밍 차트이다. 이 제1 실시예는 도 3에 나타낸 제2 발명에 대응하는 실시예이다. 이하, 이 도면들을 참조로 상세히 설명한다.
본 실시예는 도 3과 같이, 클록 주기 카운트 회로(10), 지연 시간 조정부(14) 및 제어 클록 생성부(11)로 구성된다. 외부 클록 신호(CLK)는 입력 버퍼(12)를 통해 1/2 분주기(9)에 공급된다. 1/2 분주기(9)는 클록 신호(N1)의 1 주기분의 펄스 폭을 가진 1/2분주 클록(N2)을 생성한다. 1/2 분주 클록(N2)은 더미 지연 회로(15)에 의해 지연된 클록 신호(N3)와 같이 NAND 회로(16)에 입력된다. NAND 회로(16)의 출력(N4)은 인버터(17)를 통해 1 쇼트 클록 발생기(18) 및 발진기(21)에 공급된다. 클록 신호(N5)의 펄스 폭은, 도 5에 나타낸 바와 같이, 1/2 분주 클록(N2)의 펄스 폭보다 더미 지연 회로(15)의 지연량만큼 짧아진다. 이 더미 지연 회로(15)의 지연 시간은 예를 들면, 입력 버퍼 (12), 1/2 분주기(9) 및 데이터 출력 회로(13)의 지연 시간으로 설정된다. 또한, 1/2 분주 클록(N2) 및 1/2 분주 클록의 반전 신호(N14)는 지연 클록 생성부(11)내의 발진기(25) 및 발진기(28)에 각각 공급된다.
[클록 주기 카운트 동작(도 5 참조)]
집적 회로 장치에 전원이 인가되어 클록(CLK)이 공급되기 시작하면 우선 다운 카운터(1) 내지 카운터(3)(22, 26, 29)의 초기값 설정이 행해진다. 초기값 설정시에는, 리셋 신호(RESET)가 1 쇼트 클록 발생기(18)와 업 카운터(20), 발진기 제어부(23)에 각각 공급된다.
1 쇼트 클록 발생기(18)는 리셋 신호(RESET)가 공급되고 나서 1주기후에 클록 신호(N5)의 1 펄스의 신호(N6)를 발진기(19)에 공급한다. 발진기(19)는 신호(N6)의 상승 엣지에 동기하여 펄스 신호의 발생을 개시한다. 그리고, 신호 (N6)가 H레벨로 되어 있는 동안, 발진 펄스 신호(N7)를 발생하여, 업카운터(20)에 공급한다. 또한, 1 쇼트 클록 발생기(18) 및 발진기(19)의 구성예 및 동작에 관해서는 후술한다.
업 카운터(20)는 발진기(19)로부터의 발진 펄스 신호(N7)의 상승 엣지를 카운트 업하고, 그 결과 산출된 펄스 수(N8)를 다운 카운터 초기값으로서 다운카운터(1)∼(3) (22, 26, 29)에 공급한다. 도 5의 경우에는, 6개의 상승 엣지가 카운트되어 00110이라는 2진 데이터(N8)가 다운 카운터(1)∼(3) (22, 26, 29)로 설정된다.
[발진기의 주파수 제어(도 6 참조)〕
상기 클록 신호(N5)는 지연 시간 제어부(14)내의 발진기(21)에 공급되고, 클 록 신호(N5)의 반전 신호는 다운 카운터(22)에 리셋 신호로서 공급된다. 발진기(21)는 공급된 클록 신호(N5)의 상승 엣지에 동기하여 펄스 신호(N9)의 발생을 개시한다. 그리고, 클록 신호(N5)가 H 레벨인 동안, 펄스 신호(N9)를 발생하여 다운 카운터(22)에 공급한다. 다운 카운터(22)는, 발진기(21)로부터 공급되는 펄스 신호(N9)의 상승 엣지를 초기 값의(N8)=6으로부터 카운트 다운한다. 클록 신호(N5)의 하강 엣지로 카운트 다운이 종료하지만, 0까지 카운트 다운된 경우는 H 레벨의 신호(N10)가, 0에 도달하지 않는 경우는 L 레벨의 신호(N10)가 출력되어 발진기 제어부(23)에 공급된다. 다운 카운터(22)는 클록 신호(N5)의 하강의 타이밍에 리셋되어, 리셋 후, 신호(N10)는 L 레벨이 되어, 카운터 수치는 초기 값에 복귀된다.
다운 카운터(22)의 출력 신호(N10)의 리셋시의 레벨에 기초하여, 발진기 제어 신호(N11)를 각 발진기(0)∼(3) (19, 21, 25, 28)에 공급함으로써, 발진기 제어부(23)는 각 발진기에서 발생하는 펄스 신호 N7,(N9), N12, N15의 주파수를 정밀하게 조정한다. 도 6에 도시된 바와 같이, 신호(N10)가 H 레벨일 때에는 발진기로부터의 펄스 신호 주파수를 낮게, L 레벨일 때에는 발진기로부터의 펄스 신호 주파수를 높게 하도록 제어된다. 발진기 제어부(23)는 이 동작을 반복하여, 도 6에 도시된 바와 같이, 펄스 신호(N5)의 상승 엣지와, 발진기(21)에서 발생하는 최후의 펄스 신호(N9)의 상승 엣지를 일치시킨다.
[데이터 출력 타이밍 제어(도 7 참조)]
1/2 분주 클록(N2)은 발진기(25)에 공급되어 1/2 분주 클록(N2)의 반전 신호/N2는 다운 카운터(26)에 리셋 신호로서 공급된다. 발진기(25)는 공급된 1/2 분주 클록(N2)의 상승이 엣지에 동기하여, 펄스 신호(N12)의 출력을 개시한다. 그리고, 1/2 분주 클록(N2)이 H 레벨로 되어 있는 동안, 펄스 신호(Nl2)를 발생하여 다운 카운터(26)에 공급한다. 다운 카운터(26)는 발진기(25)로부터의 펄스 신호(N12)의 수직 상승 엣지를, 초기 값(N8)= 6으로부터 카운트 다운한다. 카운터치가 0에 도달하면, H 레벨 신호(N13)가 후단의 NOR 회로(31)에 공급된다. 다운 카운터(26)는 1/2 분주 클록(N2)의 하강의 타이밍에서 리셋되어, 다운 카운터(26)의 출력 신호(N13)는 L 레벨이 되어 카운터치는 초기 값에 복귀된다.
발진기(28) 및 다운 카운터(29)의 동작은, 발진기(25) 및 다운 카운터(26)와 기본적으로는 마찬가지이다. 다만, 다른 것은, 발진기(28) 및 다운 카운터(29)에 입력되는 신호(N14,/ N14)가 발진기(25) 및 다운 카운터(26)에 각각 입력되는 신호(N2,/N2)의 반전 신호라는 점이다. 그 때문에, 다운 카운터(26) 및 다운 카운터(29)로부터의 펄스 신호(N13, N16)는 도 7에 도시된 바와 같이, 외부 클록 신호(CLK)를 기준으로 하여 360도의 위상차로 교대로 발생한다.
다운 카운터(26) 및 다운 카운터(29)로부터의 출력 신호(N13, Nl6)는 NOR 게이트(31)와 인버터(32)에 의해, 논리합이 취해져, 제어 클록(N17)이 생성된다. 이에 의해 제어 신호(N17)는 외부 클록(CLK)과 동일한 주기를 가지고 상승 엣지의 타이밍이 일치한 펄스 신호가 되어 데이터 출력 버퍼(13)에 공급된다. 데이터 출력 버퍼(13)는 공급된 제어 클록 신호(N17)에 동기하여 데이터(DATA)를 취입하여, 외부에 출력(Dout)로서 출력한다.
데이터 출력(Dout)의 타이밍은, 대응하는 외부 클록 신호(CLK)의 상승 엣지 에 대하여 360도의 위상차를 갖는다. 그 위상차의 내역은, 도 7에 도시된 바와 같이, (a) 입력 버퍼(12)(정확히는 1/2 분주기도 포함한다)에 의한 지연, (b) 발진기(25, 28) 및 다운 카운터(26, 29)에 의한 지연, (c) 데이터 출력 버퍼(13)에 의한 지연이다. 본 실시예에 있어서는 ”(a) 입력 버퍼(12)에 의한 지연”과”(c) 데이터 출력 버퍼(13)에 의한 지연”은, 더미 지연 회로(15)로 모의적으로 생성된다. 더욱이, 제어 클록 생성부(11)내에서의”(b) 발진기 및 다운 카운터에 의한 지연”을, 발진기 제어부(23)에 의한 발진기 제어 신호(N11)를 이용하여 아날로그식으로 조정함으로써, 매우 정밀도가 높은 셀프 타이밍 제어 회로를 제공할 수 있다. 발진기의 주파수의 제어에 대해서는 후술한다.
또한, 제어 클록 생성부(11)의 발진기(25, 28)와 다운 카운터(26, 29)를 2층이 아니라 N층 구성으로 함으로써, 또한 기본이 되는 외부 클록(CLK)와 360/2N의 위상차의 제어 클록을 생성할 수 있다.
[1 쇼트 클록 발생기(18)의 구성예 및 동작]
도 8은 1 쇼트 클록 발생기(18)의 구성예를 나타내는 도이다. 도 9는 그 동작 타이밍 차트도이다. 1 쇼트 클록 발생기(18)는 리셋 신호(RESET)의 발생 후에 클록 신호(N5)와 동일한 펄스 폭의 펄스 신호(N6)를 리셋 신호(RESET)의 발생 후에 1개만 생성하여 발진기(19)에 공급하는 회로이다.
리셋 신호(RESET)가 발생하면, NMOS 트랜지스터(41)가 온이 된다. 이 때, PMOS 트랜지스터(40)는 오프로 되어 있기 때문에, 신호(N20)는 L 레벨이 된다. 신호(N20)는 래치 회로(42)에 래치되어, 그 출력(N21)은 H 레벨이 되어, NAND 회로(43)에 공급된다. NAND 회로(43)에는, 리셋 신호(RESET) 발생 직후에 발생하는 클록 신호(N5)도 입력된다. 이 때 신호(N21)는 H 레벨이므로, NAND 회로(43)는 클록 신호(N5)의 반전 신호(N22)를 출력한다.
펄스 신호(N22)의 수직 상승 엣지에 동기하여, 펄스 발생 회로(44)로부터 부의 펄스 신호(N24)가 발생하여, PHOS 트랜지스터(40)에 공급된다. 이에 따라, PMOS 트랜지스터(40)는 온이 된다. 이 때, NMOS 트랜지스터(41)는 오프로 되어 있기 때문에, 노드(N20)는 H 레벨, 래치 회로(42)의 출력(N21)은 L 레벨이 된다. 이에 따라, 클록 신호(N5)의 레벨에 관계없이, NAND 회로(43)로부터 H 레벨의 신호(N22)가 출력될 수 있게 되어, 리셋 신호(RESET) 발생전의 상태로 되돌아간다.
펄스 발생 회로(44)에서 출력된 음의 펄스 신호(N24)는 인버터(45)를 통해 양의 펄스 신호(N25)가 되어, NMOS 트랜지스터(46)를 온으로 한다. 이 때, PMOS 트랜지스터(47)는 오프로 되어 있기 때문에, 노드(N26)는 L 레벨이 된다. 그리고, 신호(N26)는 래치 회로(48)에 래치되고, 그 출력(N27)은 H 레벨이 되어, NAND 회로(49)에 공급된다. NAND 회로(49)에는, 리셋 신호(RESET) 후에 발생한 두번째 클록 신호(N5)도 입력된다. 이 때, 신호(N27)는 H 레벨이므로, NAND 회로(49)는 클록 신호(N5)의 반전 신호(N28)를 출력한다. 이 신호(N28)는 인버터(51)를 통과하여 클록 신호(N5)와 동일한 펄스폭을 가진 펄스 신호(N6)로서 발진기(19)에 공급된다.
펄스 신호(N28)의 상승 엣지에 동기하여, 펄스 발생 회로(50)로부터 음의 펄스 신호(N29)가 발생하여, PMOS 트랜지스터(47)를 온으로 한다. 이 때, NMOS 트랜지스터(47)는 오프로 되어 있기 때문에, 노드(N26)는 H레벨, 래치회로(48)의 출력(N27)은 L 레벨이 된다. 이에 따라, 클록 신호(N5)의 레벨에 관계없이, NAND 회로(49)로부터 H 레벨이 출력(N28)되어, 리셋 신호(RESET)의 발생전의 상태로 되돌아간다.
이상과 같이, 도 9에 나타낸 1 쇼트 클록 발생기(18)는 첫번째 클록 신호(N5)의 하강 엣지 전에, 리셋 신호(RESET)가 발생하면, 그것을 전단의 회로가 검출하여 래치하고, 두번째 클록 신호(N5)의 상승 엣지와 하강 엣지에 동기한 1 쇼트 클록(N6)을 생성한다. 클록 신호(N5)의 최초의 하강 엣지 후에, 리셋 신호(RESET)가 발생하는 경우는 도 9의 두번째 클록(N5)의 상승 엣지로 검출하여 도시하지 않는 세번째 클록(N5)에 동기로 1 쇼트 클록(N6)을 생성한다.
[발진기의 구성예 및 동작]
도 10은, 발진기(19, 21, 25, 28)의 구성예를 나타내는 도면이다. 또한, 도 11은 그 동작 타이밍 차트도이다.
발진기(19, 21, 25, 28)는 기본적으로는 인버터(60, 61) 및 NAND 회로(62)로 이루어지는 멀티 바이브래이터이다. 또한, NAND 회로(62)는 NAND 회로(65)와 함께 RS 플립 플롭 회로를 구성한다. 입력되는 클록 신호(N2/N5/N6/N14)가 H 레벨이 되면, RS 플립 플롭 회로(62, 65)에 셋트 신호가 입력되어, NAND 회로(65)의 출력은 H 레벨이 된다. 이에 의해서, NAND 회로(62)가 개방되어, 멀티 바이브래이터의 펄스 출력이 인버터(63)를 통해 발진 펄스(A)로서 출력된다. 클록 신호(N2/N5/N6/N14)가 L 레벨이 되면, 출력(A)이 L레벨, 즉 NAND 회로(62)의 출력이 H 레벨이 된 시점에서, NAND 회로(65)의 출력이 L 레벨이 된다. 그 때문에, 출 력 단자(A)로부터의 펄스 출력이 정지한다.
멀티 바이브래이터를 구성하고 있는 인버터(60, 61) 및 NAND 회로(62)는 PMOS 트랜지스터(66, 67, 68)를 통해 각각 전원이 공급되어, NM0S 트랜지스터(69, 70, 71)를 통해 각각 접지된다, 상기 PMOS 트랜지스터(66, 67, 68)의 게이트 전압으로서, 발진기 제어 신호(N11)(/OUT)가, NM0S 트랜지스터(69, 70, 71)의 게이트 전압으로서, 발진기 제어 신호(N11)(OUT)가, 각각 공급된다.
펄스 신호(N5)의 하강의 타이밍보다도, 발진기(21)에서 발생하는 최후의 펄스 신호(N10)의 상승의 타이밍 쪽이 빠른 경우, 발진기 제어 신호(N11)(OUT)의 전압 레벨이 상승하여, 신호(N11)(OUT)의 전압 레벨이 하강한다. 그에 따라서, 인버터(60, 61) 및 NAND 회로(62)의 출력 신호의 상승 시간 및 상승 시간이 길어져, 발진기의 주파수가 감소한다. 즉, 발진기의 저속화의 제어가 행하여진다.
한편, 펄스 신호(N5)의 하강의 타이밍보다도, 발진기(21)에서 발생하는 최후의 펄스 신호(N10)의 상승의 타이밍 쪽이 느린 경우, 발진기 제어 신호(N11)(/OUT)신호의 전압 레벨이 하강하여, 신호(N11)(OUT)신호의 전압 레벨이 상승한다. 그에 따라서, 인버터(60, 61) 및 NAND 회로(62)의 출력 신호의 상승 시간 및 하강 시간이 짧아져, 발진기의 주파수가 증가한다. 즉, 발진기의 고속화의 제어가 행하여진다.
이와 같이 하여, 펄스 신호(N5)의 상승 엣지와, 발진기(21)로 발생하는 최후의 펄스 신호의 상승 엣지가 일치하도록 모든 발진기(19, 21, 25, 28)에서 발생하는 펄스 신호의 주파수가 조정된다.
도 12는 업 카운터(20)용의 발진기(19)의 제2 구성예를 나타내는 도면이다. 또한, 도 13은 그 동작 타이밍 차트이다. 이 제2 구성예는, 도 10의 구성예에 추가 펄스 발생부(75)를 추가한 것이다. 1 쇼트의 클록 신호(N6)의 상승시에, 출력 단자(A)의 신호 레벨이 H 레벨의 경우(도 13중의 케이스 1)는 도 10의 발진기의 동작과 동일하다. 1 쇼트의 클록 신호(N6)의 하강시에, 출력 단자(A)의 신호 레벨이 L 레벨의 경우(도 13의 케이스 2)는, 추가 펄스 발생부(75)로부터 펄스 신호가 1개 발생하여, 멀티 바이브래이터로부터의 펄스 신호(N36)에 추가되어, 출력 단자(A)에서 출력될 수 있다. 케이스 1의 경우는, 6개째의 펄스의 상승 엣지가 클록 신호(N6)의 상승 엣지에 가장 가깝게 된다. 케이스 2의 경우는, 7개째의 펄스의 상승 엣지쪽이, 클록 신호(N6)의 상승 엣지에 가장 가깝게 된다. 본 구성예에 의해서, 클록 신호(N6)의 하강 엣지에 가장 가까운 상승 엣지를 갖는 펄스 수를 다운 카운터(22, 26, 29)의 초기값으로서 설정할 수 있다. 따라서, 발진기 제어부(23)에 의한 발진기 주파수의 조정은 초기 값의 상태에서 비교적 적은 변동이 되기 때문에 주파수의 조정을 더욱 용이하게 행할 수 있다.
클록 신호(N6)의 하강의 타이밍으로 출력 단자(A)의 레벨이 래치 회로(76)에 유지되어, 케이스 2에서는, 도 13에 도시된 바와 같이, 노드(N31)는 H 레벨이 된다. 그리고, 클록 신호(N6)의 L 레벨에 응답하여, 래치 회로(77)가 그 상태를 취입하여, 노드(N32)는 L 레벨이 된다. 그리고, 펄스 발생 회로(78)에 의해, 노드(N34)에는 인버터 3개분의 축의 펄스가 발생하여, 출력 단자(A)에 최후의 발진 펄스로서 가해진다. 이 7개번째의 펄스 신호(A)의 상승 엣지는, 6개번째의 수직 상승 엣지보 다도, 클록(N6)의 상승 엣지에 가깝다. 그 만큼, 발진기의 주파수의 조정축을 적게 할 수 있다.
[발진기 제어부의 구성예 및 동작]
도 14는, 발진기 제어부(23)의 구성예를 나타내는 도이다. 또한, 도 15는, 그 동작 타이밍 차트이다. 발진기 제어부(23)는 다운 카운터(22)로부터 공급되는 신호(N10)의 레벨에 기초하여, 발진기 제어 신호(N11)(/OUT 및 OUT)를 생성하는 회로이다. 본 구성예에서는 다운 카운터(22)의 초기 값은 전술한 바와 같이 6으로 설정되어 있다.
발진기 제어부(23)는 리셋 신호(/N5)의 수직 상승 엣지의 타이밍에서의 신호(N10)의 레벨에 따라서, 노드 C의 차지업용 펌프 회로(86) 또는 차지 다운용 펌프 회로(87)를 구동하여, 노드 C의 전위를 상승 또는 하강시킨다. 그에 따라서, 트랜지스터(88, 89)로 구성되는 차동 회로의 출력(/OUT)과 그 반전 출력(OUT)의 레벨을 아날로그식으로 상승 또는 하강시킨다. 이 출력(/OUT, OUT)이 주파수 제어 신호(N11)로서 상기 발진기에 공급되어 주파수의 제어에 이용된다. 다음에, 구체적인 동작에 관해서 설명한다.
케이스 A의 경우
케이스 A의 경우는 리셋 신호/N5의 상승 엣지의 시점에서 다운 카운터(22)가 6의 카운트 다운을 종료하고 있는 경우이다. 펄스 신호(N5)가 하강하기 전에 발진기(21)로부터의 펄스 신호(N9)의 상승 엣지가 6개 카운트되면, 다운 카운터(22)의 카운터치가 0까지 카운트 다운된다. 그에 따라서, 다운 카운터(22)로부터 발진기 제어부(23)에 H 레벨의 신호(N10)가 출력된다. 그리고, 펄스 신호(N5)의 하강 엣지로 다운 카운터(22)에의 리셋 신호(/N5)도 H 레벨이 되어, 발진기 제어부에도 공급된다. 다운 카운터(22)의 출력 신호(N10)는 NAND 회로(82)에서는 인버터(81)를 통해 공급되고, NAND 회로(83)에서는 그대로 공급된다. 다운 카운터(22)에의 리셋 신호(/N5)는 NAND 회로(82, 83)에 그대로 공급된다.
본 케이스 A의 경우, NAND 회로(82)의 출력(N41)은 H 레벨이다. 그 때문에, 펄스 발생 회로(84)의 출력(N43)도 L 레벨이므로, 펄스 신호는 발생하지 않는다. 따라서, 차지업용 펌프 회로(86)는 동작하지 않는다.
한편, NAND 회로(83)의 출력(N44)은 펄스 신호(N5)의 하강 엣지로 L 레벨이 된다. 그에 따라서, 펄스 발생 회로(85)로부터 펄스 신호(N46)가 발생하여, 차지 다운용 펌프 회로(87)에 공급된다. 차지 다운용 펌프 회로(87)의 인버터 출력측의 전압 레벨이 내려 가기 때문에, 차지업용 펌프 회로 및 C점을 통해, 차지다운용 펌프 회로(87)에 전하가 공급된다. C점의 상류에 있는 NMOS 트랜지스터(91)는 오프로 되어 있기 때문에 C점의 전압 레벨도 감소하고, 그에 따라 NMOS 트랜지스터(88)의 드레인 전류도 감소한다. 이에 의해 발진기 제어 신호(N11)(/OUT)의 신호 레벨이 증가하여, NMOS 트랜지스터(90)의 게이트 전압도 증가한다. NMOS 트랜지스터(90)의 게이트 전압의 증가에 의해 그 드레인 전류가 증가하기 때문에, 발진기 제어 신호(N11)(OUT)의 신호 레벨은 감소한다. 레벨 증가하는 신호(/OUT)와 레벨 감소하는 신호(OUT)는 상술한 바와 같이 발진기(19, 21, 25, 28)에 공급되어, 발진기를 저속화시켜, 발진기 펄스 신호의 주파수를 감소시킨다.
케이스 B의 경우
펄스 신호(N5)가 입력될 때까지 발진기(21)로부터의 펄스 신호(N9)의 상승 엣지가 6개 카운트되지 않는 경우, 다운 카운터(22)의 카운터치는 0까지 카운트 다운되지 않는다. 그 때문에, 다운 카운터(22)로부터 발진기 제어부(23)로의 출력 신호(N10)는 L 레벨 그대로이다. 펄스 신호(N5)의 하강 엣지로 다운 카운터(22)에의 리셋 신호(/N5)는 H 레벨이 되어, 발진기 제어부(23)에도 공급된다.
본 케이스 B의 경우, NAND 회로(83)의 출력(N44)은 H 레벨 그대로이다. 그 때문에, 펄스 발생 회로(85)의 출력도 L 레벨 그대로 이므로 펄스 신호(N46)는 발생하지 않는다. 한편, NAND 회로(82)의 출력(N41)은 펄스 신호(N5)의 하강엣지로 L 레벨이 된다. 그에 따라, 펄스 발생 회로(84)로부터 펄스 신호가 1개 발생하여 차지업용 펌프 회로(86)에 공급된다. 차지업용 펌프 회로(86)의 인버터 출력측의 전압 레벨이 내려 가기 때문에, 차지업용 펌프 회로(86)에 전하가 유입하여, 그에 따른 C점의 전압 레벨이 증가한다. 그 결과, NM0S 트랜지스터(88)의 드레인 전류가 증가하여, 발진기 제어 신호(N11)(/OUT)의 신호 레벨 및 NM0S 트랜지스터(90)의 게이트 전압이 감소한다. NMOS 트랜지스터(90)의 게이트 전압의 감소에 의해 그 드레인 전류가 감소하기 때문에, 발진기 제어 신호(N11)(OUT)의 신호 레벨은 증가한다. 레벨 감소하는 신호(/OUT)와 레벨 증가하는 신호(OUT)는 상술한 바와 같이 발진기(19, 21, 25, 28)에 공급되어, 발진기를 고속화시켜, 발진기 펄스 신호의 주파수를 증가시킨다.
또한, 리셋 신호(RESET)가 발생하면, NM0S 트랜지스터(91)가 온이 된다. 이 에 따라, C점의 전압 레벨이 기준 전압(VREF)에 리셋되어, 발진기 제어 신호(N11)(/OUT, OUT)의 레벨도 초기 값으로 설정된다.
[제2 실시예]
도 16은, 제2 실시예의 셀프 타이밍 제어 회로의 구성도이다. 이 실시예는 도 2에서 나타낸 발명의 개략도에 대응한다. 그리고, 도 16에서는, 도 4의 제1 실시예에 대응하는 부분에는 동일한 참조 번호를 붙였다. 도 16에서 분명한 바와같이, 기본 클록(CLK)의 주기보다도, 더미 지연 회로(15)의 지연 시간만큼 짧게 대응하는 주기를, 발진기(19)의 발진 펄스(N7)로 카운트하여 클록 주기 카운트치(N8)를 계측한다. 그리고, 그 카운트치(N8)를 제어 클록 생성부의 다운 카운터(26, 29)에 각각 설정한다. 그 후, 공급되는 기본 클록(CLK)에 동기하여, 각각의 발진기(25, 28)가 발진을 개시하여, 각각의 다운 카운터(26, 29)가 카운트하기 끝나는 타이밍으로 제어 클록(N13, N16)을 출력한다. 공급되는 기본 클록(CLK)의 주기가, 리셋 시간 이후 크게 변동하지 않는 경우는 도 16과 같이, 도 4로부터 지연 시간 조정부(14)가 없어도 좋다. 또한, 리셋 신호(RESET)를 내부에서 자주 생성하고, 카운트치(N8)를 자주 재설정함으로써, 클록(CLK)의 주기를 변동시킬 수 있다.
[제3 실시예〕
제3 실시예는, 외부 클록(CLK)의 수직 상승 엣지(0도)에서는 물론, 상승 엣지(180도)에서도 제어 클록을 생성하는 셀프 타이밍 제어 회로이다. 이 제어 클록을 사용함으로써, 데이터 출력 버퍼(13)는 외부 클록(CLK)의 위상 0도와 180도로 동기하여, 데이터 출력할 수 있고, 소위 DDR(Double Data Rate)에 대응할 수 있다. 또한 이 제어 클록을 이용하면, 외부 클록(CLK)의 상승 엣지와 하강 엣지에 동기하여, 커맨드 신호 등을 취입할 수 있어, 장래의 동기형 DRAM에 적용할 수 있다.
[셀프 타이밍 제어 회로 전체의 구성 및 동작]
도 17은 도3의 실시예의 셀프 타이밍 제어 회로의 전체 구성도이다. 도 17에 있어서, 클록 주기 카운트 회로(10) 및 지연 시간 조정 회로(14)와, 제어 클록 생성부(11)에 더하여, 180도용의 지연 시간 조정 회로(100)가 설치된다. 클록 주기 카운트 회로(10) 및 지연 시간 조정 회로(14)는 도 4에 나타낸 제1 실시예와 동일하다. 그리고, 제어 클록 생성부(11)에는 180도로 제어 클록이 생성되도록 다운 카운터가 추가된다.
도 18은 도 17에 있어서의 180도용의 지연 시간 조정 회로(100)의 확대도이다. 또한, 도 19는 도 17에 있어서의 제어 클록 생성부(11)의 확대도이다. 그리고, 도20 및 도 21은 이들의 동작 타이밍 차트도이다.
전체의 동작의 개략을 설명하면, 클록 주기 카운트 회로(10)는 기본 동기(CLK)의 주기에 대응하는 기간의 카운트치를 계측하여, 클록 주기 카운트치(N 8)를 설정한다. 360도용의 지연 시간 조정 회로(14)는 클록(CLK)의 주기에 대응하는 기간의 카운트치가, 설정한 클록 주기 카운트치(N8)와 일치하도록, 발진기 제어 신호(N11)를 생성한다. 이 발진기 제어 신호(N11)에 의해, 제어 클록 발생 회로(11)내의 제1 스테이지 발진기(25, 28)의 주파수가 제어된다. 더욱이, 180도용의 지연 시간 조정 회로(100)는 클록(CLK)의 주기동안 발진 펄스를 카운트하여 클록 반주기 카운트치(N124)를 생성한다. 발진기(119)의 발진 펄스를 1/2 분주한 펄 스를 업 카운터(120)가 카운트함으로써, 반주기분의 카운트치(N124)를 생성할 수 있다. 이 반주기 카운트치(N124)가 제어 클록 발생 회로(11)내의 다음 스테이지 다운 카운터(126, 129)로 설정된다. 그리고, 360도마다 생성되는 클록(N13, N16)의 상승 타이밍으로부터 각각의 반주기 카운트치를 카운트한 타이밍으로 다운 카운터(126, 129)가 각각 제어 클록(N131, N132)를 생성한다. 이 제어 클록(N131, N132)을 합성하는 것으로, 기본 클록(CLK)의 0도와 180도의 위상에 동기한 제어 클록(N134)이 생성된다.
180도용의 지연 시간 제어 회로(100)는 기본 클록(CLK)의 360도마다 생성되는 클록(N13, N16)의 사이에, 180도마다의 클록을 생성하기위한 회로이므로, 기본 클록(CLK)의 주기와 동일한 펄스 폭을 갖는 클록(N2)을 기준하여, 지연 시간의 조정이 행하여진다. 180도용의 발진기 조정 신호(N128)는 발진기(119, 121) 및 (125, 128)에 공급된다.
도 17의 제3 실시예의 상세한 동작은 이하와 같다. 외부 클록 신호(CLK)의 주기로부터 입력 버퍼(12), 1/2 분주기(14) 및 데이터 출력 버퍼(13)의 지연 시간을 제외한 펄스 폭의 클록(N5)이 생성되어, 그 클록(N5)의 펄스 폭의 사이의 발진 펄스의 수가 카운트되고, 클록 주기 카운트치(N8)가 클록 주기 카운트 회로(10)에 의해 생성된다. 이 동작은 제1 실시예와 동일하다. 또한, 360도용의 지연 시간 조정 회로(14)의 동작도 제1 실시예와 동일하다.
[다운 카운터 초기값 설정]
다운 카운터(22, 26, 29)의 초기값 설정은 제1 실시예에서와 같다. 한편, 제3 실시예로 추가된 다운 카운터(122, 126, 129)의 초기값 설정도 기본적으로는 제1 실시예의 것과 마찬가지이다. 다만, 도 17에 도시된 바와 같이, 업 카운터(120) 및 다운 카운터(122)의 전단에, 1/2 분주기(103, 104)가 각각 설치되어 있는 점, 1 쇼트 발생기(118)에 입력되는 클록 신호(N2)가 더미 지연을 통하지 않는 클록(N2)인 점이 다르다.
1 쇼트 클록 발생기(118)는, 리셋 신호(RESET)가 공급된 후에, 클록 신호(N2)의 1 펄스(N121)를 발진기(119)에 공급한다. 발진기(119)는 펄스 신호(N121)의 상승 엣지에 동기하여 펄스 신호(N122)의 발생을 시작한다. 그리고, 발진기(119)는 펄스 신호(N121)가 H 레벨로 되어 있는 동안 펄스 신호(N122)를 발생시켜, 1/2 분주기(103)에 공급한다. 1/2 분주기(103)는 발생한 펄스 신호(N122)를 1/2 분주하여, 분주 펄스(N123)를 업 카운터(120)에 공급한다. 1 쇼트(CLK) 발생기(18, 18)는 도 8에 도시된 제1 실시예의 것과 마찬가지이다.
도 20에 도시된 바와 같이, 업 카운터(120)는 1/2 분주기(103)를 통한 발진기(119)로부터의 펄스 신호(N123)의 상승 엣지를 카운트 업하여, 그 결과 산출된 펄스 수를 다운 카운터 초기 값(N124)으로서 다운 카운터(122, 126, 129)에 공급한다. 도 20에 도시된 예에서는, 4개의 펄스 카운트되므로, 00100라는 2진 데이터(N124)가 다운 카운터(122, 126, 129)에 설정된다. 이 설정치(N124)는 외부 클록(CLK)의 1/2 주기분(180도분)의 지연량에 상당한다.
[발진기 주파수 제어]
발진기 제어부(23, 123)의 구성예 및 동작은 도 14 및 도 15에 도시된 제1 실시예의 것과 마찬가지이다. 발진기 제어부(23)는 발진기(19, 21, 25, 28)에 발진기 제어 신호(N11)를 공급하여, 펄스 신호(N5)의 하강 엣지와, 발진기(21)로 발생하는 최후의 펄스 신호(N9)의 상승 엣지를 일치시킨다. 마찬가지로, 발진기 제어부(123)는 발진기(119, 121, 125, 128)에 발진기 제어 신호 N128을 공급하여, 펄스 신호(N2)의 하강 엣지와, 발진기(121)에서 발생하는 최후의 펄스 신호의 상승 엣지를 일치시킨다.
[데이터 출력 타이밍 제어]
도 21의 동작 타이밍 차트로부터, 기본 클록(CLK)의 180도마다 제어 클록(N134)이 생성되는 동작이 이해될 수 있을 것이다. 제1 실시예와 같이, 다운 카운터(26)부터의 펄스 신호(N13) 및 다운 카운터(29)부터의 펄스 신호(N16)는 외부 클록 신호(CLK)를 기준으로하여, 360도의 위상차로 교대로 발생한다. 펄스 신호(N13)는 발진기(125)의 스타트 신호 및 발진기(128)의 스톱 신호로서 공급되고, 펄스 신호(N16)는 발진기(125)의 스톱 신호 및 발진기(128)의 스타트 신호로서 각각 공급된다.
발진기(125)는 스타트 신호(N13)의 상승 엣지에 동기하여 펄스 신호의 출력을 개시한다. 그리고, 스톱 신호(N16)의 상승 엣지에 동기하여 출력을 정지할 때까지, 펄스 신호(N129)를 발생하여 다운 카운터(126)에 공급한다. 다운 카운터(126)는, 발진기(125)로부터의 펄스 신호(N129)의 상승 엣지를 초기값(N124=4)으로부터 카운트 다운한다. 카운트치가 0에 도달하면, H 레벨 신호(N131)가 후단의 NOR 회로(131)에 공급된다. 다운 카운터(126)는 스톱 신호(N16)의 수직 상승의 타이밍 에서 리셋되고, 출력 신호(N131)는 L 레벨이 되어, 카운터 수치는 초기 값으로 복귀된다. 상술한 바와 같이, 다운 카운터(122, 126, 129)의 초기 카운트치는 외부 클록(CLK)의 1/2 주기분의 지연량에 상당하고, 펄스 신호(N13, N16)의 상승 엣지는 외부 클록(CLK)의 1 주기분의 위상차가 있다. 따라서, 클록 신호(N131)는 외부 클록(CLK)의 1/2 주기분의 펄스 폭을 갖는다.
발진기(128) 및 다운 카운터(129)의 동작은, 발진기(125) 및 다운 카운터(126)와 마찬가지이다. 다만, 발진기(128)에 입력되는 스타트 신호(N16) 및 스톱 신호(N13)가 발진기(125)에 공급되는 신호와 반대인 점과, 다운 카운터(129)의 리셋 신호로서 신호(N13)를 이용하고 있는 점이 다르다. 그 때문에, 다운 카운터(126)로부터의 펄스 신호(N131) 및 다운 카운터(129)로부터의 펄스 신호(N132)는 외부 클록 신호(CLK)의 주기를 기준으로하여, 360도의 위상차로 교대로 발생한다.
다운 카운터(126) 및 (129)로부터의 출력 신호(N131, N132)는 NOR 회로(131)에 공급된다. NOR 회로(131)의 출력(N133)은 외부 클록(CLK)와 동일한 주기를 갖는 듀티비 50%의 클록 신호가 된다. 엣지 펄스화 회로(132)는 이 신호(N133)의 상승이 엣지 및 하강 엣지를 펄스화한 신호(N134)를 생성하여, 데이터 출력 버퍼(13)에 공급한다. 데이터 출력 버퍼(13)는 공급된 클록 신호(N134)에 동기하여 데이터(DATA)를 취입하고, 외부로 출력한다. 따라서, 도 21에 도시된 바와 같이, 외부 클록 신호(CLK)의 수직 상승 및 하강 엣지의 타이밍에, 데이터(Dout)가 출력된다.
이상과 같이, 본 발명에서는 DDR 방식을 채용한 집적 회로 장치에 대하여도, 내부 클록용의 지연 시간을 아날로그식으로 조정한 셀프 타이밍 제어 회로를 제공 할 수 있다.
[발진기의 구성예 및 동작]
발진기(19, 21, 25, 28)의 구성예 및 동작은, 제1 실시예의 것과 동일하다. 도 22는 발진기(119, 121)의 구성예를 나타내는 도이다. 또한, 도 23은 그 동작 타이밍 차트이다. 기본적인 구성과 동작은, 도 10, 도 11에 도시된 제1 실시예에 따른 발진기와 마찬가지다. 다만, 발진기의 출력측(A)에 1/2 분주기(103, 104)가 설치되어 발진기 펄스의 2배의 주기를 갖는 펄스 신호 B(N123, N126)를 출력하는 점이, 도 10의 예와 다르다. 본 구성예로는 클록 신호(CLK), 출력(A), 출력(B)이 전부 L 레벨이 된 시점에서, 발진기의 펄스 출력이 정지한다.
도 24는, 발진기(125, 128)의 구성예를 나타내는 도면이다. 또한, 도 25는 그 동작 타이밍 차트이다. 기본적인 동작은 상기와 동일하다. 다만, 발진기 출력을 개시, 정지하는 신호로서, 스타트 신호(Start)와 스톱 신호(Stop)를 이용하는 점이 다르다. 스타트 신호가 H 레벨, 스톱 신호가 L 레벨이 되면, 래치 회로(140)가 L 레벨을 래치하여, 신호(N140)는 H 레벨이 되고, NAND 회로(65) 및 NAND 회로(62)로 구성된 RS 플립 플롭 회로의 셋트 신호가 온이 되어, 발진기 펄스 신호(A)가 발생한다. 스타트 신호가 L 레벨, 스톱 신호가 H 레벨이 되면, 노드(N140)는 L 레벨이 되어, 출력(A)이 L레벨, 즉 NAND 회로(62)의 출력이 H 레벨이 된 시점에서, NAND 회로(65)의 출력이 L 레벨이 되어 발진기로부터의 펄스 발생이 정지한다.
이상과 같이, 제3 실시예에서는, 기본 클록(CLK)의 위상의 180도마다 제어 클록(N134)이 생성된다. 더욱이, 이 구성을 확장함으로써, 기본 클록(CLK)의 위상 의 90도마다의 제어 클록도 생성할 수 있다
[제4 실시예]
도 4에 도시한 제1 실시예에서는 기본 클록(CLK)의 주기가 길어지게 되면, 업 카운터나 다운 카운터의 카운트 수를 증가시킬 필요가 있다. 이러한 구성의 변경은 카운터 회로의 대규모화를 초래한다. 그래서, 제4 실시예에서는, 기본 클록(CLK)의 주기가 길어지게 되면, 발진기의 주파수를 낮게 하여, 카운터의 대규모화를 방지한다.
[셀프 타이밍 제어 회로 전체의 구성 및 동작]
도 26 및 도 27은 제4 실시예의 셀프 타이밍 제어 회로의 절반의 구성을 각각 나타낸 도이다. 또한, 도 28은 그 동작 타이밍 차트이다. 도4의 실시예는 기본적으로는, 도 4에 나타낸 제1 실시예의 구성과 동일하다. 도 26, 27의 제4 실시예는 제1 실시예와 다르고, 발진기로서, 고속 발진기(19F, 21F, 25F, 28F)와, 저속 발진기(19S, 21S, 25 S, 28S)를 각각 갖는다. 또한, 업카운터도 각각 고속용 20F와 저속용 20S를 가지고, 이들의 업 카운터의 카운트치(N8F) 와 (N8S)를 선택하는 셀렉터(200)가 설정되어, 셀렉터(200)로 선택된 카운트치(N8)를 각 다운 카운터에 초기 값으로서 설정된다. 그것 이외의 부분은, 거의 동일하고, 도 4와 동일한 참조 번호를 붙였다.
도 28에 도시된 바와 같이, 기본 클록(CLK)에서 그 주기에 대응하는 기간동안 H 레벨이 되는 클록(N5)이 생성되어, 리셋 신호(RESET)에 응답하여, 클록신호(N5)의 1펄스분의 펄스 신호(N6)가 생성된다. 이 펄스 신호(N6)가 H 레벨 인 동안, 발진기(19F, 19S)가 발진 동작을 행하여, 그 발진 펄스 신호(N7F, N7S)를 각각의 업 카운터(20F, 20S)가 카운트한다. 고속측의 업 카운터(20F)의 오버플로 신호(N200)가 비활성(L 레벨)인 경우에, 셀렉터(200)는 업 카운터(20F)측의 카운트치(N8F)를 선택하여, 클록 주기 카운트치(N8)로서, 다운 카운터에 공급한다. 또한, 기본 클록(CLK)의 주기가 길게 되어, 업 카운터 20F의 단수가 부족되어 오버플로가 발생하는 경우는, 오버플로 신호(N200)가 활성(H 레벨)으로 되어, 셀렉터(200)는,저속측의 업 카운터(20S)의 카운트치(N8S)를 선택한다.
만일, 고속 발진기(19F)의 발진 주기는 2ns로 설정되어, 업 카운터(20F)의 오버플로가 카운트치(16)로 발생하려면, 도 28에 나타내는 바와 같이, 기본 클록 신호(CLK)의 주기가 35ns 이상이 되면, 업 카운터(20F)가 오버플로한다. 그 결과, 업 카운터(20S)가, 발진 주기 6ns로 설정된 저속 발진기(19S)의 출력 펄스에 대하여 행한 카운트치(N8S)가, 클록 주기 카운트치(N8)로서 선택된다.
오버플로 신호(N200)에 따라서, 별도의 발진기(21F, 21S, 25F, 25S, 28F, 28S)의 선택도 행해진다. 이와 같이, 기본 클록(CLK)의 주기의 길이에 따라서, 미리 설치되어 있는 고속 발진기와 저속 발진기의 선택이 행하여진다. 기본 클록의 주기가 길어지면 저속 발진기가 이용되고, 주기가 짧아지면 고속 발진기가 이용된다. 그 이외에, 지연 시간 조정 회로(14)와 제어 클록 생성 회로(11)의 동작은 제1 실시예와 동일하다.
본 실시예에서는, 외부 클록 신호의 주파수가 높은 경우는 고속 발진기로부터의 펄스 신호를 사용하고, 주파수가 낮은 경우는 저속 발진기로부터의 펄스 신호 를 사용하여 타이밍 제어를 하고 있다. 그 때문에, 업 카운터 및 다운 카운터의 자릿수를 크게 하는 일 없이, 주파수가 높은 클록 신호에도 낮은 클록 신호에도 대응할 수 있다.
[발진기의 구성예]
도 29는 고속 발진기(19F)의 구성을 나타내는 도이다. 또한, 도 30은 저속 발진기(19S)의 구성을 나타낸 도이다. 도 29의 고속 발진기(19F)는 도 10의 발진기와 동일한 구성이며 동작도 동일하다. 한편, 도 30에 나타낸 저속 발진기는 인버터(60, 61) 및 NAND 게이트(62)의 사이에, 발진 동작을 느리게 하는 저항(201∼203)이 삽입된다. 그 결과, 인버터(60, 61) 및 NAND 게이트(62)로 구성되는 멀티 바이브래이터의 발진 동작이 늦어진다.
도 31은 고속 발진기(21F, 25F, 28F)의 구성예를 나타내는 도면이다. 또, 도 32는 저속 발진기(21S, 25S, 28S)의 구성예를 나타내는 도이다. 이들의 구성은 기본적으로는 발진기(19F, 19S)와 각각 마찬가지이다. 다만, 발진기의 발진을 시작하기위한 신호로서, 클록 신호(N2, N5, N14) 외에, 업 카운터(20F)의 오버플로 신호(N200)를 사용하는 점이 다르다. 도 31의 고속 발진기(21F, 25F, 28F)는 오버플로 신호(N200)가 L 레벨일 때에, 클록 신호(N2, N5, N14)의 상승에 동기하여, 펄스 신호(N9F, N12F)의 발생을 개시한다. 업 카운터(20F)가 오버플로하여 신호(200)가 H 레벨이 되면, 클록 신호(N2, N5, N14)의 레벨에 관계없이, 펄스 신호(N9F, N12F, N15F)는 발진되지 않는다.
저속 발진기(21S, 25S, 28S)는, 업 카운터(20F)가 오버플로하여 신호(N200) 가 H 레벨이 되면, 클록 신호(N2, N5, N14)의 수직 상승에 동기하여 펄스 신호(N9S, N12S, N15S)의 발생을 개시한다. 오버플로 신호(N200)가 L 레벨일 때는, 클록 신호(N2, N5, N14)의 레벨에 관계없이 펄스 신호는 발진되지 않는다.
[제5 실시예]
제5 실시예는 제4 실시예와 같이, 기본 클록(CLK)의 주기의 길이(주파수가 낮음)에 따라서, 각 발진 펄스의 주기를 길게(주파수를 낮게)제어하는, 셀프 타이밍 제어 회로이다. 본 실시예에서는, 업 카운터의 오버플로 신호(N200)에 기초로 하여, 발진 주파수의 전환할 수 있는 발진기를 사용한다.
도 33은, 제5 실시예의 셀프 타이밍 제어 회로의 구성도이다. 도4에 나타낸 제1 실시예와 거의 동일한 구성이며, 동일한 참조 번호를 붙였다. 제5 실시예로 다른 점은, 업 카운터(20)가 오버플로를 검출하면, 그 검출한 오버플로 신호(N200)에 응답하여, 발진기 속도 선택 회로(220)가, 속도 선택 신호(N201)를 저속측의 레벨로 변경하여, 각 발진기(19, 21, 25, 28)가 저속 동작으로 변환 가능한 점이다.
최초에 리셋 신호(RESET)가 공급된 때에는 이 속도 선택 신호(N201)는 고속 동작측에 설정되어, 처음에는 각 발진기는 고속 동작으로 발진한다. 고속 동작하는 발진기(19)부터의 발진 펄스(N17)를 카운트하여, 업 카운터(20)가 오버플로하여 오버플로 신호(N200)가 활성 레벨이 되면, NOR 게이트(221), 인버터(222)를 통해, 다시 1 쇼트 클록 발생기(18)가 1 쇼트의 펄스 신호(N6)를 생성한다. 그리고, 저속 동작으로 전환된 발진기(19)로부터 생성되는 저속의 발진 펄스(N7)를 업 카운터(20)가 다시 카운트한다. 그 결과, 카운트된 클록 주기 카운트치(N8)는 각 다운 카운터(22, 26, 29)에 셋트된다. 그 후의 동작은, 제1 실시예와 같다.
업 카운터(20)가 오버플로하지 않는 경우는, 오버플로 신호(N200)는 L 레벨이기 때문에, 발진기 속도 선택 회로(220)로부터 출력되는 발진기 속도 선택 신호(N201)는 L 레벨 그대로이고, 발진기(19, 21, 25, 28)는 고속측 그대로이다.
업 카운터가 오버플로한 경우는, 오버플로 신호(N200)는 H 레벨, 발진기 속도 선택 회로(220)로부터 출력되는 발진기 속도 선택 신호(N201)는 H 레벨이 되고, 발진기(19, 21, 25, 28)는 저속측으로 변환가능하다.
도 34는 제5 실시예의 발진기의 구성예를 나타내는 도면이다. 기본적인 동작은 도 10의 발진기와 같이, 인버터(60, 61) 및 NAND(62)로 구성되는 멀티 바이브래이터에 의해 발진된다. 또한, NAND 게이트(65, 62)로 RS 플립 플롭이 구성된다. 이 발진기는, 멀티 바이브래이터를 구성하는 인버터(60, 61) 및 NAND 회로(62)의 전단에, 발진기의 발진 주파수 전환부(SW)가 각각 설치되어 있다. 이 전환부(SW)는 도 34의 우측 하부의 구성을 가지고, 발진기 속도 선택 회로(220)로부터 공급되는 발진기 속도 선택 신호(N201)에 의해, 발진기의 발진 주파수를 고속측 또는 저속측에 설정한다. 발진기 속도 선택 신호(N201)가 L 레벨일 때는, 전환부(SW)는 저항이 없는 단자를 선택하여, 발진기는 고속측으로 변환 가능한다. 또한, 발진기 속도 선택 신호(N201)가 H 레벨일 때는, 전환부(SW)는 저항이 있는 단자를 선택하여, 발진기는 저속측으로 설정된다,
도 35는 발진기 속도 선택 회로의 구성예를 나타내는 도면이다. 도 36은 그 동작 타이밍 차트이다.
우선, 리셋 신호(RESET)가 발생하면, 도면의 NM0S 트랜지스터(232)는 온이 된다. 이 때 노드 P는 H 레벨이고, PMOS 트랜지스터(231)는 오프인 채로 있다. 그 때문에, 리셋 신호(RESET)가 래치 회로(233)에 의해 래치되어, 발진기 속도 선택 신호(N201)는 L 레벨에 리셋 된다. 또한, 상술한 바와 같이, 리셋 신호(RESET)의 발생시에는 업 카운터(20)도 리셋되기 때문에, 업 카운터(20)의 오버플로 신호(N200)도 L 레벨에 리셋된다.
다음에, 업 카운터(20)가 오버플로하면, 오버플로 신호(N200)는 H 레벨이 된다. 이에 따라 펄스 발생 회로(230)로부터 음의 펄스 신호(P)가 발생하여, PMOS 트랜지스터(231)가 온이 된다. 이 때 리셋 신호(RESET)은 L 레벨이기 때문에, NM0S 트랜지스터(232)는 오프인 채로 있다. 그 때문에, 발진기 속도 선택 신호(N201)는 H 레벨이 되고, 각 발진기에 공급되어, 저속 동작으로 변환 가능하다.
제4 및 제5 실시예는 기본 클록(CLK)의 주파수의 높이에 따라서 그 발진기의 동작을 제어하였다. 상기한 예로는, 두 종류의 속도로부터 선택하도록 하였지만, 더욱 복수의 속도의 선택을 하도록 하는 것도 가능하다.
[제6 실시예]
도 37은 제6 실시예에 있어서의 셀프 타이밍 제어 회로의 상세도이다. 도 38은 셀프 타이밍 제어 회로내의 초기 동작 제어부의 상세 회로도이다. 더욱이, 도 39 및 도 40은 제6 실시예에 있어서의 셀프 타이밍 제어회로의 동작을 나타내는 타이밍 차트이다.
제6 실시예는 도 4에 나타낸 제1 실시예에 있어서의 셀프 타이밍 제어 회로 의 구성을 간단화한 예이다. 도 4의 셀프 타이밍 제어 회로는 우선 클록 주기 카운트치를 생성하기 위해서 발진기(19)와 업 카운터(20)를 가지는 클록 주기 카운트 회로(10)와, 각 발진기의 속도를 기준 클록의 주기에 대한 카운트치와 초기값인 클록 주기 카운트치와 일치하도록 조정하는 지연 시간조정부(14)를 갖는다. 지연 시간 조정부(14)에는 발진기(19)와 다운 카운터(22)가 설치된다. 즉, 도 4의 셀프 타이밍 제어 회로의 클록 주기 카운트 회로(10)와 지연 시간 조정부(14)는 각각 발진기(19, 21)와 카운터(20, 22)를 가진다.
그래서, 제6 실시예에 있어서의 셀프 타이밍 제어 회로는 이들의 발진기와 카운터를 공통화하여 회로를 간소화한다. 도 37에 표시되는 바와 같이, 클록 주기 카운트 회로(10) 및 지연 시간 조정부(14)는 하나의 발진기(21)와 다운 카운터(22)를 갖는다. 그리고, 다운 카운터(22)의 카운트치의 보수를 인버터(72)에 의해 생성하여, 초기값(N8)로서, 다운 카운터(22, 26)에 설정한다. 보수를 이용함으로써, 제어 클록 생성부(11)와 동일한 다운 카운터(22)를 이용하여, 클록 주기 카운트치의 검출과 설정이 가능하게 된다. 더욱이, 그 다운 카운터(22)에 의해 그 후의 발진기의 주파수 제어를 행한다.
두번째로, 도 4의 셀프 타이밍 제어 회로는 제어 클록 생성부(11)에 2개의 발진기(25, 28)와 2개의 다운 카운터(26, 29)가 설치된다. 이들 2 세트의 발진기와 다운 카운터를 교대로 동작시킴으로써 기준 클록(CLK)와 위상이 동기인 제어 클록(N17)을 생성한다. 그에 대하여, 제6 실시예에서의 셀프 타이밍 회로의 제어 클록 발생부(11)는 하나의 발진기(25)와 하나의 다운 카운터(26)를 갖는다. 그리 고, 이들 1 세트의 발진기(25)와 다운 카운터(26)를 기준 클록(CLK)의 1주기의 기간내에서 발진 및 다운 카운트를 개시, 종료시킨다. 그 때문에, 발진기(25)가 입력 버퍼(12)를 통과한 기준 클록(CLK1)(N1)의 상승 엣지에 동기하여 발진 동작을 시작하여, 다운 카운터(26)가 카운트를 종료하는 타이밍에 신호(N53)에 의해 발진기(25)의 발진 동작을 정지한다. 상세한 동작에 관해서는 후술한다.
도 37에 따라서, 제6 실시예의 회로 구성을 설명한다. 도 37에는 도 4와 동일한 회로에는 동일한 참조 번호를 부여하고 있다. 기준 클록(CLK)이 입력 버퍼(12)에 의해 취입되어, 입력 버퍼(12)의 지연 시간만큼 늦어진 클록(CLK1)(N1)이 생성되어, 1/2 분주기(9)에 의해 주파수를 1/2에 분주되어, 더미 지연 회로(15), NAND 게이트(16) 및 NAND 게이트(78)에 의해, 기준클록(CLK)의 주기로부터 입력 버퍼(12)와 데이터 출력 버퍼(13)의 지연 시간을 제외한 주기의 클록(N5)이 생성된다. 더욱이, 클록(N5)이 H 레벨동안, 발진기(21)가 발진 동작을 하여 펄스 신호(N64)를 다운 카운터(22)에 공급하고, 다운카운터(22)는 펄스 신호(N64)를 다운카운트하여, 다운 카운트가 종료하였는지를 도시하는 신호(N10)를 출력한다. 그리고, 이 신호(N10)에 의해서, 발진기 제어부(23)가 발진기(21, 25)의 주파수를 제어한다. 여기까지의 구성은 도 4와 동일하다.
제6 실시예에 있어서의 클록 주기 카운트 회로(10) 및 지연 시간 제어 회로(14)는 다운 카운터(22)에 의해, 클록 주기 카운트 동작을 하여, 클록(N5)은 H 레벨의 기간에 펄스(N64)를 다운카운트한다. 그 때문에, 다운 카운터(22)는 스위치(70)를 통해 래치 회로(71)에 접속되고, 그 래치 회로(71)의 래치 데이터는 인버터(72)에 의해 반전되어, 래치 데이터의 보수로서 초기 값(N8)(C0∼C4)이 생성된다.
즉, 전원이 기동한 때에, 래치 회로(71)를 리셋하여, 래치 데이터를 전부 L 레벨로 하여, 그 보수 데이터(C0∼C4)를 전부 H 레벨로 하여, 다운 카운터(22)에 초기 데이터(11111)를 설정한다. 그리고, 그 후의 클록(N5)이 H 레벨의 기간에 발생하는 펄스 신호(N64)에 대하여, 다운 카운터(22)가 다운 카운트하여, 클록(N5)의 하강 엣지에 응답하여 그 카운트치가 래치 회로(71)에 래치된다. 이 래치 데이터의 보수가 클록 주기 카운트치(N8)로서 리셋 신호(N63, N54)에 응답하여 다운 카운터(22, 26)로 설정된다.
그 후, 반복하여 생성되는 클록(N5)에 응답하여, 다운 카운터(22)가 클록주기 카운트치(N8)로부터의 다운 카운트를 행하여, 발진기 제어부(23)가 발진기(21, 25)의 주파수의 제어를 행한다. 그러므로, 발진기(21, 25)의 주파수가 안정되어, 제어 클록 생성부(11)가 제어 클록(N56)의 생성을 개시한다.
상기 동작을 행하기 위하여, 지연 시간 제어부(14)내에는 다운 카운터 리셋 신호 발생부(73)와 초기 동작 제어부(80)가 설정된다. 다운 카운터 리셋 신호 발생부(73)는 인버터와 NOR 게이트로 이루어지는 펄스 발생 회로(74)와, 지연 회로(75), NAND 게이트(76) 및, 인버터(77)를 갖는다. 다운 카운터 리셋 신호 발생부(73)는 도 39의 초기 동작의 타이밍 차트에 도시된 바와 같이, 전원이 기동한 후에 생성된 리셋 신호(RESET)에 응답하여, 리셋신호(N63)를 생성하여(기간 T1),다운 카운터(22)에 전체 H 레벨(11111)을 설정한다. 그 후 기간 T2에 있어서, 다운 카운 터(22)는 다운 카운트하여, 클록 주기 카운트치를 검출한다. 또한, 다운 카운터·리셋 신호 발생부(73)는 그 후의 발진기 제어 동작에 있어서, 기준 클록(CLX)에 응답하여 매회 생성되는 클록(N5)의 하강 엣지에 동기하여, 회로(74, 75, 76, 77)에 의해 리셋 신호(N63)를 생성하여 (기간 T3), 래치 회로(71)의 래치 데이터의 보수인 초기값(N8)을 다운 카운터(22)에 설정한다. 그 후는, 다운 카운터(22)는 다운 카운트 동작(T4)과 초기값(N8)으로의 리셋 동작(T3)을 반복한다.
초기 동작 제어부(80)는 전원 Vcc(H 레벨)을 입력하여, 클록(N2)에 응답하여 시프트 동작하는 시프트 레지스터(81)와, 클록(N60)을 입력하여 클록(N5)에 응답하여 시프트 동작하는 시프트 레지스터(82)와, NOR 게이트(83)를 갖는다. 도 38은 이 초기 동작 제어부(80)의 상세 회로도이다. 전단의 시프트레지스터(81)는 2개의 인버터로 이루어지는 래치 회로(300, 301, 302)와, CMOS 전송 게이트(310, 311, 312)와, 리셋용의 트랜지스터(316, 317)를 갖는다. 또한, 후단의 시프트 레지스터(82)는 래치 회로(303, 304)와, 전송 게이트(313, 314), 리셋용 트랜지스터(318)와, 지연 회로(319)를 갖는다.
이 초기 동작 제어부(80)의 기능은 도 39의 타이밍 차트에 나타난 바와 같이, 먼저, 시프트 레지스터(81)가 클록(N2)의 상승 엣지와 하강 엣지에 동기하여 입력의 H 레벨을 전송하여, 전원 기동 후의 2번째의 클록(N2)의 상승 엣지 후에, NAND 게이트(78)를 개방하여, 클록(N5)의 발생을 개시하는 것이다. 즉, 리셋 신호(RESET)에 의해 트랜지스터(316∼318)가 도통하여 각각의 노드 신호(N60)를 L 레벨로 한 후에, 2번째의 클록(N2)의 상승 엣지에 동기하여 전송 게이트(312)가 도 통하면, 신호(N60)가 L 레벨로부터 H 레벨로 변화된다. 이 신호(N60)에 의해서 NAND 게이트(78)가 열려, 클록(N5)이 발진기(21)에 공급 개시된다.
초기 동작 제어부(80)의 제2 기능은 스위치(70)의 온·오프의 제어를 하는 것에 있다. 도 39에 나타난 바와 같이, 리셋 신호(RESET)에 응답하여 스위치(70)가 오프로 되고, 그동안 래치 회로(71)가 리셋되는 기간(T1) 후에, 리셋 신호(RESET)의 L 레벨에 의해서 스위치(70)가 온에 되어, 다운 카운터(22)의 카운트치가 래치 회로(71)에 래치된다. 그리고, 최초의 클록(N5)의 하강 엣지 후에 신호(N61)가 H 레벨로 변화되어, 그 후에 스위치(70)는 오프로 유지된다. 이 오프 상태는, 래치 회로(304)에 의해 유지된다.
이상과 같이, 클록 주기 카운트 회로(10) 및 지연 시간 조정부(14)는 도39에 도시된 바와 같이, 기간 T1으로 래치 회로(71)를 리셋하여 다운 카운터(22)를 (1111)로 리셋한다. 그리고, 2번째의 클록(N2)을 이용하여 생성되는 클록(N5)의 H 레벨의 기간(기간 T2)에, 다운 카운터(22)가 (1111)로부터 펄스 신호(N64)를 다운 카운트하여, 그 카운트치가 래치 회로(71)에 래치된다. 그리고, 그 카운트치의 보수가, 클록 주기 카운트치(N8)로서, 다운 카운터(22, 26)로 설정된다. 그 후는, 기간 T3에 리셋 신호(N63)에 의해 다운 카운터(22)가 리셋되어, 기간 T4로 다운 카운트하는 동작이 반복된다. 이 동작에 의해, 발진기 제어부(23)는, 전술한 바와 같이 발진기(21, 25)의 주파수의 조정을 한다 (기간 T5).
다음에, 도 37의 제어 클록 생성부(11)의 구성과 동작을 설명한다. 제어클록 생성부(11)는 초기 동작 제어부(84), 발진기용 클록 발생부(90), 생후 클록용 생성 부(93) 및 제어 클록 펄스 폭 조정부(96)를 가지며, 기준 클록(CLK)의 수직 상승 엣지에 위상 동기한 제어 클록(N56)을 생성한다
초기 동작 제어부(84)는 클록 레지스터(85)와, 인버터(86, 88) 및 NAND 게이트(87)를 가지고, 전원 기동 후에, 클록 N1에 동기하여 클록 시프트 레지스터가 입력의 H 레벨을 전송하여, 10 클록 후에 신호(N57)를 L 레벨로부터 H 레벨 발진기용 클록 발생부의 펄스(N50)의 발생을 개시시킨다. 또한, 펄스(N50)가 발생하기 시작할 때까지의 주파수 조정 기간에 있어서, 클록(N58)은 클록(N1)에 동기하여 생성되고, 다운 카운터(26)에 리셋 신호(N54)를 공급하여, 다운 카운터(26)로의 클록 주기 카운트치(N8)의 설정을 한다.
발진기용 클록 발생부(90)는 클록(CLK1)(N1)의 상승 엣지에 동기하여 음의 펄스(N50)를 생성하는 펄스 발생 회로(91)와, 플립 플롭(92)을 가지고, 초기 동작 제어부(84)에 의해 신호(N57)가 L 레벨로부터 H 레벨로 변화된 후, 발진기 기동용의 펄스 신호(N50)의 발생을 개시시킨다. 도 40의 타이밍 차트에 표시되는 바와 같이, 발진기 기동용의 펄스 신호(N50)는 기준 클록(CLK)의 상승 엣지로부터 입력 버퍼(12)의 지연(a) 후에, 하강한다. 이 펄스 신호(N50)에 의해 플립 플롭(92)은 세트되어, 클록(N51)은 H레벨이 된다. 또한 응답하여, 발진기(25)가 발진 동작을 개시하고, 펄스 신호(N52)를 생성하여, 다운 카운터(26)에 공급한다.
다운 카운터(26)는 초기값(N8)로부터 다운 카운트하여, 카운트치가 제로가 되면, 펄스 신호(N53)를 발생한다. 이 펄스 신호(N53)의 상승 엣지에 동기하여, 플립 플롭(92)이 리셋되어, 클록(N51)이 L 레벨에서 상승하고, 발진기(25)의 발진 동 작이 정지한다. 그리고, 펄스 신호(N53)에 응답하여, 지연 회로(94)의 지연 시간 후에 리셋 신호(N54)가 발생하고, 다운 카운터(26)를 리셋한다. 이에 따라, 펄스 신호(N53)는 다시 L 레벨이 되어, 다음 다운 카운트 가능 상태가 된다.
이와 같이, 발진기(25)를 제어하는 신호(N51)는 개시 신호(N50)의 하강 엣지에 동기하여 H 레벨이 되고, 발진기(25)의 동작을 개시시켜, 다운 카운터(26)가 초기값(N8)의 다운 카운트를 종료하는 타이밍에 발생하는 펄스 신호(N53)에 동기하여, 발진기 제어 신호(N51)는 L 레벨에 되돌아간다. 이 동작이 반복된다. 즉, 다운 카운터(26)는 클록(N51)의 상승 엣지로부터, 초기값(N8)을 다운 카운트하는 기간만큼 지연한 펄스 신호(N53)를 생성한다.
제어 클록 펄스 폭 조정부(96)는 지연 회로(97)와 플립 플롭(98)을 가지고, 다운 카운터(26)가 생성하는 펄스 신호(N53)의 펄스 폭을 넓혀, 제어 클록(N 56)을 생성한다. 제어 클록(N56)의 펄스 폭은 지연 회로(97)의 지연 시간에 대응한다.
제어 클록 생성부(11)의 일련의 동작을 요약하면, 기준 클록(CLK)의 상승이 엣지로부터 입력 버퍼(12)의 지연 시간 후에, 개시 신호(N50)가 하강한다. 그것에 응답하여, 발진기 제어 클록(N51)이 H 레벨이 된다. 다운 카운터(26)는 초기값(N8)로부터 펄스 신호(N52)를 다운 카운트하여, 제로가 되면, 펄 신호(N53)를 발생하여, 플립 플롭(92)을 통해 발진기 제어 클록(N51)을 L 레벨로 하여, 발진기(25)를 정지한다. 따라서, 발진기(25)는 초기값(N8)만큼의 펄스 신호(N52)밖에 생성하지 않고, 다음 발진 동작에 구비한다. 또한, 발진 펄스(N52)의 펄스 폭 이상의 지연 시간을 가지는 지연 회로(94)에 의한 지연 시간 후에, 리셋 신호(N5)4가 다운 카운 터(26)를 리셋하여, 다음 동작에 구비한다.
제6 실시예에서는, 제어 클록 생성부(11)가 기준 클록(CLK)의 1주기의 기간내에서, 다운 카운터의 동작 개시와 종료를 한다. 그 때문에, 종료를 제어하는 펄스 신호(N53)의 펄스 폭은 좁게 되어 있다. 즉, 펄스 신호(N53)의 상승 엣지로 신호(N51)는 L 레벨이 되고 발진기(25)가 정지하여, 펄스 신호(N53)의 하강 엣지로 신호(N51)는 상승 가능 상태가 되고 발진기(25)는 개시가능 상태가 된다. 그리고, 그 후의 개시 신호(N50)의 하강 엣지에 동기하여, 발진기(25)가 발신 동작을 개시한다. 따라서, 펄스 신호(N53)의 펄스 폭은 충분히 좁게 해 놓을 필요가 있다. 그 때문에, 제어 클록 펄스 폭 조정부(96)에 의해, 펄스 신호(N53)의 펄스 폭을 넓힌 제어 클록(N56)이 생성된다.
도 40에 표시되는 바와 같이, 신호(N51)의 H 레벨 기간(b)은 발진기(25)와 다운 카운터(26)의 지연 시간에 대응하여, 신호(N53)의 수직 상승 엣지로부터 다음 기준 클록(CLK)의 수직 상승 엣지까지의 기간(c)은, 데이터 출력 버퍼(13)의 지연 시간에 대응한다.
제6 실시예에 있어서의 클록 주기 카운트 회로(10) 및 지연 시간조정부(14)는 제1 실시예에 적용할 수도 있다. 또한, 제6 실시예에 있어서의 제어 클록 생성부(11)도 제1 실시예에 적용할 수도 있다.
또한, 제6 실시예의 다운 카운터(22, 26) 대신 업 카운터만으로도 무방하다. 그 경우도, 카운터(22)의 보수가 카운터(26)에 초기 값으로서 설정되어 카운터(26)가 카운트 업하여 오버플로하는 타이밍에 펄스 신호(N53)가 생성되면 무방하다.
마찬가지로, 제1∼제5 실시예에 있어서도, 카운터는 업 카운터만으로도 무방하다. 그 경우는, 각각의 카운트 종료 후의 신호는 오버플로하는 타이밍에 생성된다. 제1∼제5 다운 카운터가 업 카운터로서 사용되는 경우에서, 클록 주기 카운트 회로내의 업 카운터는 다운 카운터로 하는 것이 바람직하다.
상기 실시예에 대해서, 정리하면 이하와 같다. 단, 이는 본 발명을 한정시키는 것은 아니다.
(1) 기본 클록과 소정의 위상 관계를 가지고 동기하는 제어 클록을 생성하는 셀프 타이밍 제어 회로에 있어서,
상기 기본 클록의 주기에 대응하는 기간동안 발진 펄스를 카운트하여, 클록주기 카운트치를 생성하는 클록 주기 카운트 회로와,
상기 기본 클록에 동기하여 발진 펄스의 카운트를 개시하고, 상기 클록 주기 카운트치까지 카운트한 타이밍에서, 상기 제어 클록을 생성하는 제어 클록 생성부를 갖는 것을 특징으로 하는 셀프 타이밍 제어 회로.
(2) 상기 (1)에 있어서,
상기 클록 주기 카운트 회로는, 상기 기본 클록의 주기에 대응하는 기간동안 상기 발진 펄스를 생성하는 제1 발진 회로와, 상기 제1 발진 회로가 생성하는 상기 발진 펄스를 카운트하는 제1 카운터를 갖는 것을 특징으로 하는 셀프 타이밍 제어 회로.
(3) 상기 (2)에 있어서,
상기 클록 주기 카운트 회로는 리셋 신호에 응답하여, 상기 기본 클록의 국 소에 대응하는 펄스 폭의 카운트용 클록을 생성하는 카운트용 클록 생성 회로를 가지고, 상기 제1 발진 회로는 상기 카운트용 클록에 응답하여 상기 발진 펄스를 생성하는 것을 특징으로 하는 셀프 타이밍 제어 회로.
(4) 상기 (1) 내지 (3)중 어느 하나의 청구항에 있어서,
상기 제어 클록 생성부는 상기 기본 클록에 응답하여 발진을 개시하는 제2 발진 회로와, 상기 제2 발진 회로가 생성하는 발진 펄스를 카운트하여, 상기 클록 주기 카운트치까지 카운트한 타이밍에서, 상기 제어 클록을 생성하는 제2 카운터를 갖는 것을 특징으로 하는 셀프 타이밍 제어 회로.
(5) 상기 (4)에 있어서,
상기 제어 클록 생성부내에 있어서, 상기 제2 카운터가 상기 클록 주기 카운트치까지 카운트한 타이밍에서, 상기 제2 발진 회로는 발진 동작을 정지하여, 상기 제2 카운터는 리셋되는 것을 특징으로 하는 셀프 타이밍 제어 회로.
(6) 상기 (4)에 있어서,
더욱, 상기 기본 클록의 주파수를 1/N(N은 2 이상의 정수)로 분주한 분 주 클록을 생성하는 분주 회로를 가지고,
상기 제어 클록 생성부는 상기 제2 발진기 및 제2 카운터를 N층 가지고, 각 국의 제2 발진기는, 상기 분주 클록 및 그 역상 분주 클록에 응답하여 발진을 개시하여, 각 층의 제2 카운터가 생성하는 제어 클록이 합성되어 합성 제어클록이 생성되는 것을 특징으로 하는 셀프 타이밍 제어 회로.
(7) 상기 (1) 내지 (3)중 어느 한 항에 있어서,
상기 클록 주기 카운트치는 상기 기본 클록의 주기의 기간부터 소정의 더미 지연 시간의 짧은 기간에 대응하는 카운트치이고, 상기 소정의 더미 지연 시간은 적어도 상기 기본 클록의 입력 버퍼의 지연 시간을 갖는 것을 특징으로 하는 셀프 타이밍 제어 회로.
(8) 상기 (1) 내지 (3)중 어느 한 항에 있어서,
상기 클록 주기 카운트 회로 및 상기 제어 클록 생성부가 카운트하는 상기 발진 펄스의 주파수를 상기 클록 주기 카운트치의 크기에 따라서, 저주파수 또는 고주파수로 전환하는 것을 특징으로 하는 셀프 타이밍 제어 회로.
(9) 상기 (1)에 있어서,
상기 클록 주기 카운트 회로는, 상기 기본 클록의 주기에 대응하는 기간동안 상기 발진 펄스를 카운트하는 제1 카운터를 가지고,
상기 제어 클록 생성부는 상기 기본 클록에 응답하여 발진을 시작하는 제2 발진 회로와, 상기 제2 발진 회로가 생성하는 발진 펄스를 카운트하여, 상기 클록 주기 카운트치까지 카운트한 타이밍에, 상기 제어 클록을 생성하는 제2 카운터를 가지고,
상기 제1 카운터가 카운트한 카운트치의 보수가, 상기 제2 카운터에 초기값으로서 설정되는 것을 특징으로 하는 셀프 타이밍 제어 회로.
(10) 기본 클록과 소정의 위상 관계를 가지고 동기하는 제어 클록을 생성하는 셀프 타이밍 제어 회로에 있어서,
리셋 신호에 응답하여, 상기 기본 클록의 주기에 대응하는 기간동안, 발진펄 스를 카운트하여, 클록 주기 카운트치를 생성하는 클록 주기 카운트 회로와,
상기 기본 클록에 동기하여 발진 펄스의 카운트를 개시하여, 상기 기본 클록의 주기에 대응하는 기간의 종료시의 조정용 카운트치에 따라서, 발진기 제어 신호를 생성하는 지연 시간 조정 회로와,
상기 기본 클록에 동기하여 발진 펄스의 카운트를 시작하고, 상기 클록 주기 카운트치까지 카운트한 타이밍에, 상기 제어 클록을 생성하는 제어 클록 생성부를 가지고,
상기 지연 시간 조정 회로 및 상기 제어 클록 생성부가 카운트하는 상기발진 펄스의 주파수가, 상기 발진기 제어 신호에 의해, 상기 조정용 카운트치가 상기 클록 주기 카운트치와 일치하도록 제어되는 것을 특징으로 하는 셀프 타이밍 제어 회로.
(11) 상기 (10)에 있어서,
상기 클록 주기 카운트치는 상기 기본 클록의 주기의 기간부터 소정의 더미 지연 시간 짧은 기간에 대응하는 카운트치이고 상기 소정의 더미 지연 시간은 적어도 상기 기본 클록의 입력 버퍼의 지연 시간을 갖는 것을 특징으로 하는 셀프 타이밍 제어 회로.
(12) 상기 (10)에 있어서,
상기 클록 주기 카운트치는 상기 기본 클록의 주기의 기간부터 소정의 더미 지연 시간 짧은 기간에 대응하는 카운트치이며, 상기 소정의 더미 지연 시간은, 적어도 상기 기본 클록의 입력 버퍼의 지연 시간 및 상기 제어 클록에 응답하여 출력 신호를 출력하는 출력 버퍼의 지연 시간을 갖는 것을 특징으로 하는 셀프 타이밍 제어 회로.
(13) 상기 (10)에 있어서,
상기 지연 시간 조정 회로는, 상기 기본 클록에 응답하여 발진을 개시하는 제1 발진기와, 상기 제1 발진기가 생성하는 상기 발진 펄스를 카운트하는 제1의 카운터를 가지고, 상기 기본 클록의 주기에 대응하는 기간의 종료시의 상기발진 펄스의 위상에 따라서, 상기 발진기 제어 신호를 생성하여,
상기 발진기 제어 신호에 의해서, 상기 제1 발진기의 주파수가 제어되는 것을 특징으로 하는 셀프 타이밍 제어 회로.
(14) 상기 (l0) 또는 (13)에 있어서,
상기 제어 클록 생성부는 상기 기본 클록에 응답하여 발진을 시작하는 제2 발진기와, 상기 제2 발진기가 생성하는 상기 발진 펄스를 카운트하여, 상기 클록 주기 카운트치까지 카운트한 타이밍에, 상기 제어 클록을 생성하는 제2 카운터를 가지고,
상기 발진기 제어 신호에 의해서, 상기 제2 발진기의 주파수가 제어되는 것을 특징으로 하는 셀프 타이밍 제어 회로.
(15) 상기 (14)에 있어서,
상기 제어 클록 생성부내에 있어서, 상기 제2 카운터가 상기 클록 주기 카운트치까지 카운트한 타이밍에서 상기 제2 발진 회로는 발진 동작을 정지하여, 상기 제2 카운터는 리셋되는 것을 특징으로 하는 셀프 타이밍 제어 회로.
(16) 상기 (14)에 있어서,
더욱, 상기 기본 클록의 주파수를 1/N(N은 2 이상의 정수)로 분주한 분주 클록을 생성하는 분주 회로를 가지고,
상기 제어 클록 생성부는 상기 제2 발진기 및 제2 카운터를 N층 가지고, 각 층의 제2 발진기는 상기 분주 클록 및 그 역상 분주 클록에 응답하여 발진을 개시하여, 각 층의 제2 카운터가 생성하는 제어 클록이 합성되어 합성 제어 클록이 생성되는 것을 특징으로 하는 셀프 타이밍 제어 회로.
(17) 상기 (10)에 있어서,
더욱, 상기 리셋 신호에 응답하여, 상기 기본 클록의 주기에 대응하는 기간동안 발진 펄스를 카운트하여, 상기 기본 클록의 반주기에 대응하는 반주기 카운트치를 생성하는 클록 반주기 카운트 회로를 가지고,
상기 제어 클록 생성부는 상기 제어 클록에 동기하여 발진 펄스의 카운트를 개시하여, 상기 반주기 카운트치까지 카운트한 타이밍에서 반주기 제어 클록을 생성하는 것을 특징으로 하는 셀프 타이밍 제어 회로.
(18) 상기 (17)에 있어서,
더욱, 상기 기본 클록에 동기하여 발진 펄스의 카운트를 개시하여, 상기기본 클록의 주기의 종료시의 반주기 조정용 카운트치에 따라서, 반주기용 발진기 제어 신호를 생성하는 반주기 지연 시간 조정 회로를 가지고,
상기 반주기 카운트 회로와 반주기 지연 시간 조정 회로가 카운트하는 상기 발진 펄스의 주파수가, 상기 반주기용 발진기 제어 신호에 의해, 상기 반주기조정 용 카운트치가 상기 반주기 카운트치와 일치하도록 제어되는 것을 특징으로 하는 셀프 타이밍 제어 회로.
(19) 상기 (10)에 있어서,
상기 지연 시간 조정 회로 및 상기 제어 클록 생성부가 카운트하는 상기발진 펄스의 주파수를 상기 클록 주기 카운트치의 크기에 따라서, 저주파수 또는 고주파수로 전환하는 것을 특징으로 하는 셀프 타이밍 제어 회로.
(20) 기본 클록과 소정의 위상 관계를 가지고 동기하는 제어 클록을 생성하는 셀프 타이밍 제어 회로에 있어서,
상기 기본 클록의 주기에 대응하는 기간 발진 펄스를 생성하는 제1 발진기와 상기 제1 발진기가 생성하는 발진 펄스를 카운트하여 클록 주기 카운트치를 생성하는 제1 카운터를 포함하는 클록 주기 카운트 회로와,
상기 기본 클록에 응답하여 발진을 시작하는 제2 발진기와, 상기 제2 발진기가 생성하는 발진 펄스를 카운트하여, 상기 클록 주기 카운트치까지 카운트한 타이밍에서 상기 제어 클록을 생성하는 제2 카운터를 포함하는 제어 클록 생성부를 가지고,
상기 제1 카운터의 오버 플로 동작의 유무에 따라서, 상기 제1 및 제2 발진기의 주파수를 저하 또는 상승시키는 것을 특징으로 하는 셀프 타이밍 제어 회로.
(21) 상기 (20)에 있어서,
상기 제1 및 제2 발진기는, 각각 주파수가 다른 복수의 발진기를 가지고, 상기 제1 카운터의 오버플로 동작의 유무에 따라서, 상기 복수의 발진기를 저주파수 용 발진기와 고주파용 발진기로 전환하는 것을 특징으로 하는 셀프 타이밍 제어 회로.
(22) 기본 클록과 소정의 위상 관계를 가지고 동기하는 제어 클록을 생성하는 셀프 타이밍 제어 회로에 있어서,
리셋 신호에 응답하여, 상기 기본 클록의 주기에 대응하는 기간동안 발진 펄스를 생성하는 제1 발진기와, 상기 제1 발진기가 생성하는 발진 펄스를 카운트하여 클록 주기 카운트치를 생성하는 제1 카운터를 포함하는 클록 주기 카운트 회로와;
상기 기본 클록에 응답하여 발진을 시작하는 제2 발진기와, 상기 제2 발진기가 생성하는 발진 펄스를 카운트하고, 상기 클록 주기 카운트치까지 카운트한 타이밍에서, 상기 제어 클록을 생성하는 제2 카운터를 포함하는 제어 클록 생성부와;
상기 기본 클록에 응답하여 발진을 시작하는 제2 발진기와, 상기 제3 발진기가 생성하는 발진 펄스를 카운트하는 제3 카운터를 포함하여, 상기 기본 클록의 주기에 대응하는 기간의 종료시의 상기 발진 펄스의 위상에 따라서, 발진기제어 신호를 생성하는 지연 시간 조정 회로를 가지고;
상기 지연 시간 조정 회로 및 상기 제어 클록 생성부가 카운트하는 상기발진 펄스의 주파수가, 상기 발진기 제어 신호에 의해, 상기 종료시의 제3 카운터의 카운트치가 상기 클록 주기 카운트치와 일치하도록 제어되고,
상기 제1 카운터의 오버플로 동작의 유무에 따라서, 상기 제1 및 제2 발진기의 주파수를 저하 또는 상승시키는 것을 특징으로 하는 셀프 타이밍 제어 회로.
(23) 기본 클록과 소정의 위상 관계를 가지고 동기하는 제어 클록을 생성하 는 셀프 타이밍 제어 회로에 있어서,
리셋 신호에 응답하여, 상기 기본 클록의 주기에 대응하는 기간 발진 펄스를 생성하는 제1 발진기와, 상기 제1 발진기가 생성하는 발진 펄스를 카운트하여 클록 주기 카운트치를 생성하는 제1 카운터를 포함하여, 더욱, 상기 클록 주기 카운트치가 제1 카운터에 초기 값으로서 설정되어, 상기 제1 발진기가 생성하는 발진 펄스를 카운트하여 상기 기본 클록의 주기에 대응하는 기간의 종료시에 발진기 제어 신호를 생성하는 클록 주기 카운트 및 지연 시간 조정 회로와;
상기 기본 클록에 응답하여 발진을 시작하는 제2 발진기와, 상기 제2 발진기가 생성하는 발진 펄스를 카운트하여, 상기 클록 주기 카운트치까지 카운트한 타이밍에서, 상기 제어 클록을 생성하는 제2 카운터를 포함하는 제어 클록 생성부를 가지고;
상기 발진기의 주파수가, 상기 발진기 제어 신호에 의해, 상기 종료시의 제1 카운터의 카운트치가 상기 클록 주기 카운트치와 일치하도록 제어되는 것을특징으로 하는 셀프 타이밍 제어 회로.
(24) 상기 (23)에 있어서,
상기 제1 카운터 및 제2 카운터는 다운 카운터 또는 업 카운터로 구성되어, 상기 제1 카운터의 카운터치의 보수가, 상기 초기 값으로서 상기 1 및 제2 카운터로 설정되는 것을 특징으로 하는 셀프 타이밍 제어 회로.
이상 설명한 바와 같이, 본 발명에 따라서, 기본 클록과 소정의 위상 관계를 가지고 동기하는 제어 클록을 생성하는 셀프 타이밍 제어 회로로서, 대규모의 가변 지연 회로를 가질 필요없이, 고정밀도로 단시간내에 동기할 수 있는 셀프 타이밍 제어 회로를 제공할 수 있다.

Claims (6)

  1. 삭제
  2. 기본 클록과 소정의 위상 관계를 가지고 동기하는 제어 클록을 생성하는 셀프 타이밍 제어 회로에 있어서,
    상기 기본 클록의 주기에 대응하는 기간동안 발진 펄스를 카운트하여, 클록주기 카운트치를 생성하는 클록 주기 카운트 회로와;
    상기 기본 클록의 주파수를 1/N(N은 2 이상의 정수)로 분주한 분주 클록을 생성하는 분주 회로와;
    발진기 및 카운터를 N층 가지며, 상기 분주 클록 및 그 역상 분주 클록에 응답하여 상기 각층의 발진기는 발진을 개시하고, 상기 각층의 발진기가 생성하는 발진 펄스를 상기 각층의 카운터가 카운트하며, 상기 클록 주기 카운트치까지 카운트한 타이밍으로 상기 제어 클록을 생성하고, 각 층의 제2 카운터가 생성하는 제어 클록이 합성되어 합성 제어 클록을 생성하는 제어 클록 생성부
    를 포함하는 것을 특징으로 하는 셀프 타이밍 제어 회로.
  3. 기본 클록과 소정의 위상 관계를 가지고 동기하는 제어 클록을 생성하는 셀프 타이밍 제어 회로에 있어서,
    리셋 신호에 응답하여 상기 기본 클록의 주기에 대응하는 기간동안 발진 펄스를 카운트하여, 클록 주기 카운트치를 생성하는 클록 주기 카운트 회로와;
    상기 기본 클록에 동기하여 발진 펄스의 카운트를 개시하고, 상기 기본 클록의 주기에 대응하는 기간의 종료시의 조정용 카운트치에 따라서 발진기 제어 신호를 생성하는 지연 시간 조정 회로와;
    상기 기본 클록에 동기하여 발진 펄스의 카운트를 개시하고, 상기 클록 주기 카운트치까지 카운트한 타이밍으로 상기 제어 클록을 생성하는 제어 클록 생성부
    를 포함하고,
    상기 지연 시간 조정 회로 및 상기 제어 클록 생성부가 카운트하는 상기 발진 펄스의 주파수는, 상기 발진기 제어 신호에 의해 상기 조정용 카운트치가 상기 클록 주기 카운트치와 일치하도록 제어되는 것을 특징으로 하는 셀프 타이밍 제어 회로.
  4. 기본 클록과 소정의 위상 관계를 가지고 동기하는 제어 클록을 생성하는 셀프 타이밍 제어 회로에 있어서,
    상기 기본 클록의 주기에 대응하는 기간동안 발진 펄스를 생성하는 제1 발진기와, 상기 제1 발진기가 생성하는 발진 펄스를 카운트하여 클록 주기 카운트치를 생성하는 제1 카운터를 포함하는 클록 주기 카운트 회로와;
    상기 기본 클록에 응답하여 발진을 개시하는 제2 발진기와, 상기 제2 발진기가 생성하는 발진 펄스를 카운트하고 상기 클록 주기 카운트치까지 카운트한 타이밍으로 상기 제어 클록을 생성하는 제2 카운터를 포함하는 제어 클록 생성부
    를 포함하고,
    상기 제1 카운터의 오버플로 동작의 유무에 따라서 상기 제1 및 제2 발진기의 주파수를 저하 또는 상승시키는 것을 특징으로 하는 셀프 타이밍 제어 회로.
  5. 기본 클록과 소정의 위상 관계를 가지고 동기하는 제어 클록을 생성하는 셀프 타이밍 제어 회로에 있어서,
    리셋 신호에 응답하여 상기 기본 클록의 주기에 대응하는 기간동안 발진 펄스를 생성하는 제1 발진기와, 상기 제1 발진기가 생성하는 발진 펄스를 카운트하여 클록 주기 카운트치를 생성하는 제1 카운터를 포함하는 클록 주기 카운트 회로와;
    상기 기본 클록에 응답하여 발진을 개시하는 제2 발진기와, 상기 제2 발진기가 생성하는 발진 펄스를 카운트하고 상기 클록 주기 카운트치까지 카운트한 타이밍으로 상기 제어 클록을 생성하는 제2 카운터를 포함하는 제어 클록 생성부와;
    상기 기본 클록에 응답하여 발진을 시작하는 제3 발진기와, 상기 제3 발진기가 생성하는 발진 펄스를 카운트하는 제3 카운터를 포함하며, 상기 기본 클록의 주기에 대응하는 기간의 종료시의 상기 발진 펄스의 위상에 따라서 발진기 제어 신호를 생성하는 지연 시간 조정 회로
    를 포함하고,
    상기 지연 시간 조정 회로 및 상기 제어 클록 생성부가 카운트하는 상기 발진 펄스의 주파수는, 상기 발진기 제어 신호에 의해 상기 종료시의 제3 카운터의 카운트치가 상기 클록 주기 카운트치와 일치하도록 제어되고,
    상기 제1 카운터의 오버플로 동작의 유무에 따라서 상기 제1 및 제2 발진기의 주파수를 저하 또는 상승시키는 것을 특징으로 하는 셀프 타이밍 제어 회로.
  6. 기본 클록과 소정의 위상 관계를 가지고 동기하는 제어 클록을 생성하는 셀프 타이밍 제어 회로에 있어서,
    리셋 신호에 응답하여 상기 기본 클록의 주기에 대응하는 기간동안 발진 펄스를 생성하는 제1 발진기와, 상기 제1 발진기가 생성하는 발진 펄스를 카운트하여 클록 주기 카운트치를 생성하는 제1 카운터를 포함하고, 상기 클록 주기 카운트치가 제1 카운터에 초기값으로서 설정되어, 상기 제1 발진기가 생성하는 발진 펄스를 카운트하여 상기 기본 클록의 주기에 대응하는 기간의 종료시에 발진기 제어 신호를 생성하는 클록 주기 카운트 및 지연 시간 조정 회로와;
    상기 기본 클록에 응답하여 발진을 개시하는 제2 발진기와, 상기 제2 발진기가 생성하는 발진 펄스를 카운트하고 상기 클록 주기 카운트치까지 카운트한 타이밍으로 상기 제어 클록을 생성하는 제2 카운터를 포함하는 제어 클록 생성부
    를 포함하고,
    상기 발진기의 주파수는, 상기 발진기 제어 신호에 의해 상기 종료시의 제1 카운터의 카운트치가 상기 클록 주기 카운트치와 일치하도록 제어되는 것을 특징으로 하는 셀프 타이밍 제어 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100906546B1 (ko) 2006-05-30 2009-07-07 엔비디아 코포레이션 동적 트리밍을 수행하는 시스템 및 방법

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6618313B2 (en) * 2001-02-23 2003-09-09 Intel Corporation Self-timed activation logic for memory
US6732203B2 (en) * 2000-01-31 2004-05-04 Intel Corporation Selectively multiplexing memory coupling global bus data bits to narrower functional unit coupling local bus
JP4894095B2 (ja) * 2001-06-15 2012-03-07 富士通セミコンダクター株式会社 半導体記憶装置
US7103126B2 (en) * 2002-01-17 2006-09-05 Micron Technology, Inc. Method and circuit for adjusting the timing of output data based on the current and future states of the output data
JP3727889B2 (ja) * 2002-02-19 2005-12-21 株式会社東芝 半導体装置
US6930525B2 (en) * 2002-06-12 2005-08-16 Micron Technology, Inc. Methods and apparatus for delay circuit
US7362659B2 (en) * 2002-07-11 2008-04-22 Action Manufacturing Company Low current microcontroller circuit
EP1453238A1 (en) * 2003-02-25 2004-09-01 CoreOptics, Inc., c/o The Corporation Trust Center Self-timing method for adjustment of a sampling phase in an oversampling receiver and circuit
JP3949081B2 (ja) * 2003-06-09 2007-07-25 株式会社東芝 サンプリング周波数変換装置
US6967510B2 (en) * 2003-10-16 2005-11-22 International Business Machines Corporation Time-base implementation for correcting accumulative error with chip frequency scaling
US7228515B2 (en) * 2004-05-13 2007-06-05 Intel Corporation Methods and apparatuses for validating AC I/O loopback tests using delay modeling in RTL simulation
US7321247B2 (en) * 2004-08-26 2008-01-22 International Business Machines Corporation Timer facility for high frequency processors with minimum dependency of processor frequency modes
US7602874B2 (en) * 2006-01-26 2009-10-13 International Business Machines Corporation Providing accurate time-based counters for scaling operating frequencies of microprocessors
KR20080082450A (ko) * 2007-03-08 2008-09-11 삼성전자주식회사 메모리 컨트롤러 및 이를 포함하는 컴퓨터장치
EP1968070A1 (en) * 2007-03-08 2008-09-10 Samsung Electronics Co., Ltd. Memory controller
JP5655806B2 (ja) * 2012-03-23 2015-01-21 横河電機株式会社 同期装置及びフィールド機器
US9910473B2 (en) * 2013-03-14 2018-03-06 Silicon Storage Technology, Inc. Power management for a memory device
CN106953630B (zh) * 2017-03-16 2023-03-31 中国科学院武汉物理与数学研究所 用于汞离子微波频标的高速脉冲信号计数装置及其方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10144074A (ja) * 1996-11-11 1998-05-29 Hitachi Ltd 半導体集積回路装置
JPH10150350A (ja) * 1996-11-18 1998-06-02 Toshiba Corp 位相同期回路及びその位相回路を用いた記憶装置
KR19980030999A (ko) * 1996-10-30 1998-07-25 김광호 동기식 메모리장치의 내부 클락 발생기

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770991B2 (ja) * 1986-08-27 1995-07-31 日本電気株式会社 クロツク再生回路
US4912734A (en) * 1989-02-14 1990-03-27 Ail Systems, Inc. High resolution event occurrance time counter
JPH0795053A (ja) * 1993-09-20 1995-04-07 Fujitsu Ltd 周波数同期回路
DK132895A (da) * 1995-11-24 1997-05-25 Dsc Communications As Fremgangsmåde til regulering af et digitalt faselåst kredsløb, og et digitalt faselåst kredsløb med en spændingsstyret oscillator
KR100190032B1 (ko) * 1996-03-30 1999-06-01 윤종용 Efm 데이타 복원용 클럭 발생방법 및 그 방법을 수행하는 위상동기 루프

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980030999A (ko) * 1996-10-30 1998-07-25 김광호 동기식 메모리장치의 내부 클락 발생기
JPH10144074A (ja) * 1996-11-11 1998-05-29 Hitachi Ltd 半導体集積回路装置
JPH10150350A (ja) * 1996-11-18 1998-06-02 Toshiba Corp 位相同期回路及びその位相回路を用いた記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100906546B1 (ko) 2006-05-30 2009-07-07 엔비디아 코포레이션 동적 트리밍을 수행하는 시스템 및 방법

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