KR100906546B1 - 동적 트리밍을 수행하는 시스템 및 방법 - Google Patents

동적 트리밍을 수행하는 시스템 및 방법 Download PDF

Info

Publication number
KR100906546B1
KR100906546B1 KR1020070052271A KR20070052271A KR100906546B1 KR 100906546 B1 KR100906546 B1 KR 100906546B1 KR 1020070052271 A KR1020070052271 A KR 1020070052271A KR 20070052271 A KR20070052271 A KR 20070052271A KR 100906546 B1 KR100906546 B1 KR 100906546B1
Authority
KR
South Korea
Prior art keywords
clock signal
phase
delay
trimmer
frequency
Prior art date
Application number
KR1020070052271A
Other languages
English (en)
Other versions
KR20070115692A (ko
Inventor
에릭 매슨
에드워드 앤
Original Assignee
엔비디아 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔비디아 코포레이션 filed Critical 엔비디아 코포레이션
Publication of KR20070115692A publication Critical patent/KR20070115692A/ko
Application granted granted Critical
Publication of KR100906546B1 publication Critical patent/KR100906546B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Pulse Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

동적 트리밍(dynamic trimming)을 수행하는 시스템 및 방법이 제공된다. 구체적으로는, 이 시스템은 기준 클록 신호를 발생하는 클록을 포함한다. 이 기준 클록 신호는 신호(예를 들어, DDR 메모리로부터의 데이터 클록 신호)의 제2 주파수의 배수인 제1 주파수를 포함한다. 카운터는 상기 클록에 연결되어 있을 수 있고 상기 기준 클록 신호의 펄스들에 기초하여 복수의 클록 펄스를 발생할 수 있다. 상기 복수의 클록 펄스는 저전력 동작을 위해 상기 제1 주파수로부터 더 느린 주파수로 발생될 수 있다. 위상 길이 검출기는 상기 카운터에 연결되어 있을 수 있으며 상기 발생된 복수의 클록 펄스 중 적어도 하나의 평균 길이를 검출하는 트리머 체인(trimmer chain)을 포함할 수 있다. 변환 모듈은 상기 평균 길이를 상기 신호의 위상 지연으로 변환하기 위해 상기 위상 길이 검출기에 연결되어 있을 수 있다.
동적 트리밍, 기준 클록 신호, 데이터 클록 신호, 위상 길이 검출기, 변환 모듈

Description

동적 트리밍을 수행하는 시스템 및 방법{SYSTEM AND METHOD FOR PERFORMING DYNAMIC TRIMMING}
도 1은 본 발명의 일 실시예에 따른, 클록 신호를 발생하는 파형들의 블록도.
도 2는 본 발명의 일 실시예에 따른, 동적 트리밍을 수행할 수 있는 시스템을 나타낸 블록도.
도 3a는 본 발명의 일 실시예에 따른, 위상 길이 검출기의 개략도.
도 3b는 본 발명의 일 실시예에 따른, 지연 체인에서의 마이너스 엣지 및 플러스 엣지가 거의 같은 전파 지연을 갖는 것으로 가정하는 위상 길이 검출기의 개략도.
도 4는 본 발명의 일 실시예에 따른, 데이터 클록 신호에 적용되는 지연을 결정하는 데 사용되는 복수의 클록 펄스를 나타낸 타이밍도.
도 5는 본 발명의 일 실시예에 따른, 위상 길이를 계산할 수 있는 시스템을 나타낸 도면.
도 6은 본 발명의 일 실시예에 따른, 도 3a 및 도 3b의 위상 길이 검출기 회로에 의해 계산되는 위상 지연에 기초하여 DDR 인터페이스로부터의 데이터 클록 신호를 트리밍하는 데 사용되는 트리머 회로의 개략도.
도 6a는 선택 변경 차단(Blocking Changed In Select)을 나타낸 도면.
도 7은 본 발명의 일 실시예에 따른, 동적 트리밍을 수행하는 컴퓨터 구현 단계들의 플로우차트.
도 8은 본 발명의 일 실시예에 따른, 이벤트를 스케쥴링하는 데 사용되는 주기적 카운터 회로(periodic counter circuit)의 개략도.
도 9a는 본 발명의 일 실시예에 따른, 도시된 DDR 메모리 인터페이스로부터의 데이터 클록 신호에 대한 위상 지연을 계산 및 구현하는 데 균일한 값이 사용되는 트리머 회로의 개략도.
도 9b는 본 발명의 일 실시예에 따른, 균일한 동작을 위해 사용되는 카운터의 회로도.
도 9c는 본 발명의 일 실시예에 따른, 균일한 동작을 위해 사용되는 위상 길이 검출기의 회로도.
도 10a는 본 발명의 일 실시예에 따른, 펄스의 엣지의 위치를 검출하는 데 사용되는 엣지 위치 검출기의 회로도.
도 10b는 본 발명의 일 실시예에 따른, 균일한 트리밍 동작을 위해 사용되는 위상 위치 검출을 검출하는 데 사용되는 엣지 위치 검출기의 회로도.
도 10c는 본 발명의 일 실시예에 따른, 도 10a 및 도 10b의 엣지 위치 검출 회로에서 반복되는 셀의 개략도.
도 11a는 본 발명의 일 실시예에 따른, 64 x 6 인코더에 대한 일반적인 인코더 비트 설계의 개략도.
도 11b는 본 발명의 일 실시예에 따른, 32 x 5 인코더에 대한 일반적인 인코더 비트 설계의 개략도.
도 12는 본 발명의 일 실시예에 따른, 숫자들의 평균을 구할 수 있는 가산기 회로를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
220: 카운터
230: 위상 길이 검출기
240: 변환 모듈
관련 미국 출원의 상호 참조
본 출원은 2006년 5월 30일자로 출원되고 본 발명의 양수인에게 양도된 발명의 명칭이 "저전력 동적 트리밍을 수행하는 회로(Circuit for Performing Low Power Dynamic Trimming)"인 동시 계류 중인 미국 가특허 출원 제60/809,636호(대리인 문서 번호 NVID-P002543.PRO)를 우선권 주장하며, 이 출원은 여기에 인용함으로써 그 전체 내용이 본 명세서에 포함된다.
본 발명의 실시예들은 저전력 동적 트리밍(low power dynamic trimming)에 관한 것이다. 보다 상세하게는, 본 발명의 실시예들은 거의 변하지 않는 지연을 생성하기 위해 칩의 동작을 추적하는 것에 관한 것이다. 본 명세서는 적어도 동적 트리밍을 수행하는 시스템 및 방법을 기술하고 있다.
랜덤 액세스 메모리(RAM)는 메인 메모리에 데이터를 임시 저장하기 위해 컴퓨터 플랫폼에서 이용될 수 있다. 상세하게는, 동적 RAM(DRAM) 메모리는 시스템 메모리에 대한 비용 효과적인 해결책을 제공한다. DRAM에 대한 개선의 결과, 메모리 데이터에 액세스하는 데 동기 인터페이스(synchronous interface)가 사용되는 동기 DRAM(SDRAM) 기술이 얻어졌다. 즉, 메모리로부터의 데이터가 컴퓨터 시스템 버스 및 프로세서와 동기되어 있는 클록 펄스의 상승 엣지에 전송된다. 상세하게는, SDRAM은 (데이터 라인마다) 클록 사이클마다 1 비트의 데이터를 전송한다.
SDRAM의 개선의 결과, "DDR"(Double Data Rate, 더블 데이터 레이트) SDRAM 기술이 얻어졌다. 기본적으로, DDR 기술은 SDRAM의 대역폭, 즉 데이터 전송율을 배가시킨다. 상세하게는, DDR 메모리는 클록 사이클의 상승(로우에서 하이로) 엣지 및 하강(하이에서 로우로) 엣지 둘다에서 데이터를 전송한다. 그 자체로서, (라인마다) 2 비트의 데이터가 각각의 클록 사이클마다 전송된다. DDR 메모리의 발전의 결과, DDR 메모리의 대역폭, 즉 데이터 전송율이 배가되는 DDR2 메모리가 얻어졌다. 게다가, 더 높은 데이터 전송율이 DDR2 메모리에서 달성될 수 있다.
DDR 메모리는 때로는 저전력 장치에서 사용된다(예를 들어, LP-DDR, LP-DDR2, 기타 등등). 이들 보다 작은 저전력 장치(예를 들어, 셀 전화, 개인 휴대 단말기(PDA), 모바일 장치, 기타 등등)는 저전력 조건 하에서 동작하면서 DDR 기술의 더 높은 액세스 속도로부터 크게 이득을 본다.
2가지 문제가 저전력 LP-DDR 타이밍에 크게 영향을 미친다. 첫째, LP-DDR 판독 데이터 타이밍에서는 클라이언트 칩이 반환 판독 데이터(return read data)가 수신되는 시간 윈도우(window in time)를 예측해야만 한다. 둘째, 이 클라이언트는 또한 안정된 때에 데이터를 샘플링할 수 있도록 반환 클록 스트로브(return clock strobe)를 지연시켜야만 한다. 이들 문제 둘다는 보통 클라이언트 회로에서의 조정가능한 지연으로 해결된다. 일반적인 해결책은 정적 지연 체인(static delay chain) 또는 지연 동기 루프(delay lock loop, DLL)(이들의 전력 소모는 저전력 시장에 적합하지 않음)이다.
PVT(process-voltage-temperature) 변동은 LP-DDR 메모리의 성능에 크게 영향을 줄 수 있다. PVT 변동은 아주 크게 될 수 있다. 예를 들어, 모바일 응용은 극도의 온도 변동을 겪을 수 있다. 즉, 모바일 시장에서, 동작 조건은 또한 큰 변화에 부딪힐 수 있다.
상세하게는, DDR 메모리에서의 데이터에의 액세스는 DDR 메모리에 의해 공급되는 판독 스트로브(클록)의 사용을 통해 구현된다. 판독 스트로브는 메모리로부터 나오는 데이터와 거의 일치한다. 즉, 판독 스트로브의 상승 엣지 및 하강 엣지는 DDR 메모리로부터 나오는 들어오는 데이터 바이트 스트로브와 일치한다. 예를 들어, 판독 스트로브가 스위칭하고 "quse" 신호(예를 들어, 메모리의 Q 출력이 사용 중일 것으로 예상됨을 나타내는 신호)가 하이일 때 데이터가 판독된다.
그렇지만, 데이터가 판독 스트로브로 스위칭할 때 그 데이터는 샘플링될 수 없다. 그 자체로서, 데이터가 스위칭하지 않을 때 그 데이터가 액세스될 수 있도록 판독 스트로브가 지연된다. 상세하게는, 어떤 주파수까지는, 장치의 동작 과정 전반에 걸쳐 고정된 변하지 않는 수의 논리 셀을 통해 지연을 선택함으로써 트리머 지연이 정적으로 행해질 수 있다. 게다가, 셀 체인(cell chain)은 PVT 변동에 취약하며, 따라서 모든 동작 조건에 적합한 정적 트리머 값을 찾아내기가 어렵다. 예를 들어, 모바일 응용은 극도의 온도 변동을 겪을 수 있으며, 그 결과 PVT 변동이 크게 된다. PVT 조건이 극한을 향해 변함에 따라, 정적 트리머 값은 점차적으로 그의 중심 특성을 상실하게 되는데, 그 이유는 지연 셀이 그의 공칭 지연으로부터 벗어나기 때문이다. 그 자체로서, PVT 변동을 해결하기 위해 감소된 동작 주파수가 구현된다.
상기한 바와 같이, 판독 스트로브에서 불변의 지연을 달성하기 위해 DLL이 구현될 수 있다. 그렇지만, DLL은 많은 양의 전력을 소비하는 것으로 알려져 있으며, 따라서 엄격한 저전력 제한 하에서 동작하는 모바일 응용에 적합하지 않을 수 있다. 일반적인 DDR 메모리와 비교하여, LP-DDR 메모리에 DLL이 없는 경우, 판독 데이터의 반환 시간에 큰 변화를 야기한다. 수신 회로의 조정가능한 지연이 LP-DDR에서 정합되지 않기 때문에, 이것은 조정가능한 지연을 위한 회로가 모든 동작 조건 하에서 가능한 한 불변일 것을 요구한다. 그렇지만, 저전력 모바일 DDR 응용에서, PVT 변동은 훨씬 더 현저한데, 그 이유는 대부분의 DRAM 메모리에 통상적인 tAC 타이밍 파라미터가 DLL의 부존재로 인해 거의 전 클록 사이클(full clock cycle)의 변화를 갖기 때문이다.
동적 트리밍(dynamic trimming)을 수행하는 시스템 및 방법이 제공된다. 구체적으로는, 이 시스템은 기준 클록 신호를 발생하는 클록을 포함한다. 이 기준 클록 신호는 신호(예를 들어, DDR 메모리로부터의 데이터 클록 신호)의 제2 주파수의 배수인 제1 주파수를 포함한다. 카운터는 상기 클록에 연결되어 있고 상기 기준 클록 신호의 펄스들에 기초하여 복수의 클록 펄스를 발생한다. 상기 복수의 클록 펄스는 저전력 동작을 위해 상기 제1 주파수로부터 더 느린 주파수로 발생될 수 있다. 위상 길이 검출기는 상기 카운터에 연결되어 있으며 상기 발생된 복수의 클록 펄스 중 적어도 하나의 평균 길이를 검출하는 트리머 체인(trimmer chain)을 포함한다. 변환 모듈은 상기 평균 길이를 상기 신호의 위상 지연으로 변환하기 위해 상기 위상 길이 검출기에 연결되어 있다.
본 명세서에 포함되어 그의 일부를 형성하는 첨부 도면은 본 발명의 실시예를 나타낸 것으로, 이하의 설명과 함께 본 발명의 원리들을 설명하는 역할을 한다.
이제부터, 본 발명의 양호한 실시예에 대해 상세히 설명할 것이며, 본 발명의 예들이 첨부 도면에 예시되어 있다. 본 발명이 양호한 실시예와 관련하여 기술되어 있지만, 이들이 본 발명을 이들 실시예로 제한하려는 것이 아님을 잘 알 것이다. 이와 반대로, 본 발명은 첨부된 청구항들에 의해 정의되는 본 발명의 정신 및 범위 내에 포함될 수 있는 대안, 수정 및 등가물을 포함하는 것으로 보아야 한다. 게다가, 본 발명의 실시예들에 대한 이하의 상세한 설명에서, 본 발명의 철저한 이해를 제공하기 위해 다수의 구체적인 상세가 기술된다. 그렇지만, 당업자라면 본 발명이 이들 구체적인 상세없이도 실시될 수 있다는 것을 잘 알 것이다. 다른 경 우에, 본 발명의 실시예의 태양들을 불필요하게 모호하게 하지 않기 위해 공지의 방법, 절차, 구성요소 및 회로가 상세히 기술되어 있지 않다.
따라서, 본 발명의 실시예들은 저전력 동적 트리밍을 수행하는 회로 및 방법을 제공한다. 제공된 회로는 거의 변하지 않는 지연을 생성하기 위해 칩의 동작 조건들을 동적으로 추적하는 메커니즘을 제공한다. 저전력 동작이 실현되는데, 그 이유는, 일 실시예에서, 이들 회로가 DDR 메모리로부터의 데이터 클록 신호의 주파수로부터 임의적으로 감소된 주파수로 동작하기 때문이다. 예를 들어, 본 발명의 일 실시예는 DDR 클록의 1/8 주파수로 동작한다. 회로의 느린 동작 주파수는 또한 준안정성(metastability)과 관련하여 이 설계를 더욱 안정되게 만들어주면서 또한 보다 적은 전력을 소모하는 감소된 다이 영역의 사용을 가능하게 해준다. 게다가, 이 설계는 확장가능한데, 그 이유는, 일 실시예에서, 조정된 지연의 길이가 고정된 지연의 선형 변환으로 프로그램가능하기 때문이다. 다른 실시예는 DDR 클록 주기의 1/64에서 임의의 길이에 이르기까지의 스텝(step)으로 프로그램가능하다. 다른 실시예는 확장성을 제공하며, 그에 따라 반환 판독 데이터가 예상되는 조정가능한 시간 윈도우를 발생하는 것이 가능하다. 본 발명의 실시예들은 또한 프로그램가능한 지연 스텝(delay step)의 입도(granularity)가 고속 2 입력 NAND 게이트의 입도라는 점에서 확장가능하다. 일 실시예의 회로는 또한 클록 지연을 생성하기 위해 사용되는 기준 클록에서 발견되는 듀티비 왜곡(duty cycle distortion)을 평균하여 제거한다. 다른 실시예의 회로는 또한 동적으로 조정가능한 지연에서 플러스 엣지와 마이너스 엣지 간의 전파 차이를 해결할 수 있다. 다른 실시예들에 서, 이 회로는 또한 몇 클록 주기에 걸치는 장기 평균 회로(longer-term averaging circuit)를 사용함으로써 기준 클록에 대한 지터를 필터링 제거할 수 있다. 일 실시예에서, 4개의 샘플의 평균이 1차 효과(first order effect)를 필터링 제거하는 데 사용된다.
저전력 동적 트리밍
본 발명의 실시예들은 LP-DDR(저전력 듀얼 데이터 레이트 메모리) 표준에 대한 전력 동적 트리밍을 제공할 수 있다. DDR 메모리로부터 반환되는 데이터를 판독하기 위해, 본 발명의 실시예들은 들어오는 바이트 스트로브(예를 들어, rdqs0, rdqs1, rdqs2 및 rdqs3)를 지연시킬 수 있으며, 그에 따라 반환 판독 데이터가 안정된 조건 하에서 샘플링된다. 그 자체로서, 데이터가 천이하고 있지 않을 때 그 데이터가 샘플링된다. 또한, 본 실시예는 반환 판독 스트로브가 안정될 것으로, 따라서 유효할 것으로 예상될 때 예상된 시간 윈도우를 발생한다. 이것은 버스 판독 스트로브가 3상태일 때 양방향 스트로브가 클록으로서 사용되지 않도록 보장해준다.
본 발명의 실시예들은 LP-DDR 메모리와 관련하여 기술되어 있다. 본 발명의 다른 실시예들은 임의의 유형의 DDR 메모리를 사용하는 구현에 아주 적합하다. 그 자체로서, 본 명세서에 제공된 예들은 DDR 메모리, LP-DDR 메모리, 기타 등등 내에 구현된다.
도 1은 본 발명의 일 실시예에 따른, DDR 메모리로부터의 데이터를 샘플링하기 위한 클록의 발생을 나타낸 신호 다이어그램(100)이다. 상세하게는, 도 1의 다 이어그램은 LP-DDR 클라이언트가 반환 데이터를 판독하기 위해 사용되는 신호를 데이터 신호(110)에 나타내고 있다. 도 1에 나타낸 바와 같이, 신호 다이어그램(100)은 데이터 신호(110), 판독 스트로브 신호(120), 윈도우 신호(130), 논리적으로 AND된 신호(140), 및 시프트된 판독 스트로브 신호(150)를 포함한다.
데이터 신호(110)는 DDR 메모리로부터 액세스되는 반환 데이터를 포함한다. DDR 메모리는 또한 데이터 신호(110)와 거의 일치하는 판독 스트로브 신호(rdqs)를 전송한다. rdqs 신호(120)는 DDR 메모리로부터의 데이터를 판독하는 데 사용되는 클록이다. rdqs 신호(120)는 또한 데이터 신호(110)가 판독되지 않는 3-상태 구역(125)(빗금친 부분)을 포함한다.
본 실시예는 판독 데이터가 반환될 것으로 예상될 때 유효한 윈도우(135)를 결정하기 위해 자체-타이밍을 갖는(self-timed) quse 신호(130)를 발생한다. 일 실시예에서, 윈도우(135)의 시간 위치는 개략 그레인 나사(coarse grain knob) 및 미세 그레인 나사(fine grain knob)로 결정된다. 개략 그레인 조정(coarse grain tuning)은, 일 실시예에서, 플롭(flop) 등의 순서 요소(sequential element)를 사용하여 달성된다. 미세 그레인 지연 조정(fine grain delay tuning)은 본 명세서에서 "quse 트리머"라고 하는 트리머로 행해지며, 이 이름은 메모리의 Q 출력이 사용 중일 것으로 예상됨을 나타낸다. 스트로브를 시프트시키는 것은 본 명세서에서 "rdqs 트리머"라고 하는 트리머를 통해 행해진다.
시간 윈도우(135)는 들어오는 rdqs 스트로브(120)를 윈도우(135)와 AND 연산을 수행함으로써 판독 스트로브를 제한하는 데 사용된다. 이 프로세스는 3상태 구 역(135)을 클록으로부터 제거한다. 즉, 데이터가 LP-DDR 메모리로부터 판독될 수 있을 때 샘플링 클록을 결정하기 위해, AND 연산이 윈도우 신호와 판독 스트로브 신호(120)에 대해 수행된다.
일 실시예에서, rdqs 트리머는 DDR 메모리로부터의 들어오는 클록의 1/4 위상(quarter phase)과 거의 동등한 지연을 목표로 해야만 하는 데, 그 이유는 그렇게 하면 rdqs의 중앙이 정확하게 데이터의 양 엣지 사이에 오기 때문이다.
quse 윈도우(135)에 적용되는 지연량은 그것이 있는 시스템에 의존한다. 일 실시예에서, 적당한 목표는 클록의 0 내지 1/4 위상 사이에서 변할 수 있으며, 1/4 위상을 넘는 스텝들은 플롭을 사용하는 개략 그레인 트리밍(coarse grain trimming)에서 처리된다. 일 실시예에서, 윈도우 신호는 상기한 AND 연산을 수행하기 이전에 트리밍된다.
일 실시예에서, 동적 트리밍을 수행하는 회로는 적당한 클록 기준을 사용하여 동작 조건을 추적함으로써 결정되는 지연 셀의 수를 변화시키는 적응적 방법이다. 동작 조건을 추적함으로써, 트리머는 극한의 동작 조건 하에서도 rdqs 스트로브를 중앙에 오도록 유지할 수 있다.
도 2는 본 발명의 일 실시예에 따른, 동적 트리밍을 수행할 수 있는 시스템(200)을 나타낸 블록도이다. 이 시스템(200)은 거의 변하지 않는 지연을 생성하기 위해 LP-DDR 메모리 칩의 동작 조건을 동적으로 추적할 수 있다. 이 시스템(200)은 본 발명의 실시예에 따라, 도 1의 판독 스트로브 신호(120) 및 quse 윈도우(130)를 중앙에 오도록 하기 위해 LP-DDR 메모리와의 상호작용을 추적하는 데 사용된다.
도 2에 나타낸 바와 같이, 이 시스템(200)은 클록(210)을 포함한다. 클록(예를 들어, 210)은 기준 클록 신호를 발생한다. 일 실시예에서, 클록(예를 들어, 210)은 신호(예를 들어, DDR 메모리 클록 신호, LP-DDR 메모리 클록 신호, 기타)의 주기의 인자인 주파수의 기준 클록 신호를 발생한다.
일 실시예에서, 기준 클록 신호의 주파수는 데이터 클록 신호의 주파수보다 더 빠르다. 예를 들어, 일 실시예에서 기준 클록 신호는 LP-DDR 메모리에 액세스하기 위해 이용가능한 위상 동기 루프(PLL)로부터 발생된다. 일 실시예에서, 기준 클록 신호의 주파수는 2배만큼 더 빠르다. 이 더 빠른 기준 클록 신호는, 예를 들어, LP-DDR 메모리에의 듀얼 엣지 출력(dual edge output)을 생성하는 데 사용된다. 이 더 빠른 클록은 양호한 듀티비를 가지는데, 그 이유는 LP-DDR 메모리로의 기준 클록 신호의 출력이 LP-DDR 메모리로부터의 데이터 클록 신호의 중앙에 올 필요가 있기 때문이다. 그 경우에, 기준 클록 신호의 펄스의 길이는 데이터 클록 신호의 위상의 대략 1/4과 같다.
다른 실시예들에서, 기준 클록 신호의 주파수는 데이터 클록 신호의 주파수와 같거나 그보다 작다. 이들 경우에, 더 느린 주파수에 대응하기 위해, 동적 트리밍을 구현하는 지연 체인 회로(delay chain circuit)가 데이터 클록 신호보다 더 빠른 주파수로 동작하는 회로보다 더 크게 된다.
또한, 이 시스템(200)은 주기적 카운터(220)를 포함한다. 이 카운터는 클록에 연결되어 기준 클록 신호의 펄스에 기초하는 복수의 클록 펄스를 발생한다. 상 세하게는, 카운터는 전력 소모를 감소시키기 위해 더 느린 주파수 클록을 생성한다. 그 자체로서, 일 실시예에서, 복수의 클록 펄스가 저전력 동작을 위해 기준 클록 신호의 주파수로부터 더 느린 주파수로 발생된다. 주기적 카운터에 대한 보다 상세한 설명은 도 8 및 도 9b와 관련하여 제공된다.
도 2에 나타낸 바와 같이, 주기적 카운터(220)는 기준 클록의 펄스의 플러스 위상 및 마이너스 위상이 PVT 변동으로 인한 지연을 추정하는 데 사용되는 주기적 이벤트를 생성한다. 또한, 주기적 카운터(220)는 지연을 추정하는 데 사용되는 복수의 펄스의 플러스 엣지 및 마이너스 엣지를 발생하는 데 사용된다. 예를 들어, PVT 변동으로 인한 지연을 추정하는 데 사용되는 펄스는, 기준 클록 신호의 플러스 위상 및 마이너스 엣지, 기준 클록 신호의 마이너스 위상 및 플러스 엣지, 기준 클록 신호의 플러스 위상 및 마이너스 엣지, 및 기준 클록 신호의 마이너스 위상 및 마이너스 엣지를 포함한다. 일 실시예에서, 펄스들은 저전력 동작을 위해 기준 클록 신호의 대략 매 16 사이클마다 발생된다.
게다가, 시스템(200)은 위상 길이 검출기(230)를 포함한다. 위상 길이 검출기는 카운터에 연결되어 있고, 복수의 클록 펄스로부터의 펄스 중 적어도 하나의 평균 길이를 검출하는 데 사용된다. 일 실시예에서, 위상 길이 검출기는 트리머 체인을 포함한다. 위상 길이 검출기(230)에 대한 보다 상세한 설명은 도 3a, 도 3b 및 도 9c에 포함되어 있다.
이 시스템은 또한 위상 길이 검출기(230)에 연결되어 있는 변환 모듈을 포함한다. 이 변환 모듈은, 예를 들어, 검출된 펄스의 길이를 데이터 클록 신호의 위 상 지연으로 변환한다. 이와 같이, 프로세서, 전압 및 온도(PVT) 변동이 LP-DDR 메모리로부터의 데이터 클록 신호를 동적으로 트리밍함으로써 시스템(200)을 통해 고려된다.
도 3a는 본 발명의 일 실시예에 따른, 위상 길이 검출기 회로(300A)의 개략도이다. 위상 길이 검출기 회로(300A)는 도 2의 위상 길이 검출기(230)와 유사하다. 위상 길이 검출기(300A)는 데이터 클록 신호를 트리밍하는 데 사용되는 트리머와 실질적으로 유사한 트리머(310)를 포함한다. 게다가, 위상 길이 검출기(300A)는 트리머(310)의 각각의 스테이지에서 데이터를 포착하기 위한 래치들의 열(320)을 포함한다. 또한, 위상 길이 검출기(300A)는 준안정성을 회피하기 위해 래치들의 열(320) 내의 래치 내용을 시간재설정(retiming)하는 플립플롭들의 열(330)을 포함한다.
이 실시예에서, 트리머(310)에서의 지연 체인(delay chain)은 더 빠른 클록 신호의 클록 주기의 1/2 또는 DDR 클록 신호의 주기의 1/4을 초과할 정도로 충분히 길다. 또한, 지연 체인은 최대 듀티비 왜곡에 대응할 정도로 충분히 길어야만 한다. 빠른 클록(예를 들어, 데이터 클록 신호의 2배 주파수로 동작하는 기준 클록)이 사용될 때, 이것은 지연 체인이 DDR 메모리로부터의 데이터 클록 신호의 1/4 주기 + 듀티비 왜곡을 포착한다는 것을 암시한다. 한편, 본 발명의 다른 실시예에 따르면, DDR 메모리 자체로부터의 데이터 클록 신호를 사용하는 것은 2배 긴 지연 체인을 필요로 하며, DDR 메모리로부터의 데이터 클록 신호의 주기의 1/2을 검출한다.
도 3a에서, 입력 블록(340)은 펄스의 길이를 결정하는 데 사용되는 카운터로부터의 펄스 및 데이터 클록 신호에 적용되는 대응하는 지연을 선택한다. 예를 들어, 멀티플렉서(345)는 기준 클록 신호에 기초하는 카운터에 의해 발생된 복수의 펄스 중 하나에 대한 2개의 클록 게이트 래치 중에서 신호를 선택한다. 선택된 신호는 래치들의 열(320) 및 트리머(310)로 동시에 병렬로 전송된다.
도 3a에 나타낸 바와 같이, 트리머(310)는 트리머(310)의 지연 스테이지들을 통한 펄스의 전파를 결정한다. 상세하게는, 일 실시예에서, 트리머(310)는 NAND 게이트를 포함하는 64개 지연 스테이지를 포함한다. 데이터 클록 신호를 지연시키는 데 사용되는 트리머의 지연 스테이지에 대한 부하와 똑같도록 반전 버퍼가 지연 스테이지 각각에 연결되어 있는 것으로 도시되어 있다. 다른 실시예들은 더 많은 또는 더 적은 지연 스테이지에 아주 적합하다.
일 실시예에서, 공통 신호가 트리머(310)에서의 지연 스테이지들(예를 들어, "TIEHI"라고 표시됨) 각각에 인가된다. 일 실시예에서, 공통 신호는 하이 신호일 수 있다.
트리머가 안정 상태에 도달한 후에, 펄스의 선두 엣지(leading edge)가 트리머(310)의 스테이지들로 전송된다. 그 후에, 펄스의 후단 엣지(trailing edge)가 트리머(310)의 스테이지들로 전송된다. 이것은 선두 엣지와 후단 엣지 간의 펄스의 길이를 설정한다. 일 실시예에서, 선두 엣지 및 후단 엣지는, 각각, 펄스의 플러스 엣지 및 마이너스 엣지이다.
이와 동시에, 래치들의 열(320)은 펄스의 플러스 엣지에서 열린다. 또한, 래치들의 열은 펄스의 마이너스 엣지에서 닫힌다. 즉, 래치들의 열(320)은 지연 스테이지들 각각의 상태를 포착한다.
트리머(310)에서의 지연 체인이 교대로 있는 반전을 포함하기 때문에, 래치들의 열(320)에서의 래치들의 비반전 출력(Q) 및 반전 출력(QN)이 사용된다. 래치 게이트가 닫힐 때마다, 펄스의 전파의 위치는 2개의 이웃하는 래치가 서로 다른 값을 갖는 위치를 주목함으로써 결정된다. 즉, 펄스의 선두 엣지가 지연 스테이지들을 통해 전파함에 따라, 래치가 닫힐 때, 선두 엣지는 하이 값을 갖는 최종의 지연 스테이지 NAND 게이트에 도달한다. 그 다음 NAND 게이트 지연 스테이지는 여전히 공통 신호, 즉 로우 신호로 리셋되어 있다. 그 자체로서, 2개의 이웃하는 래치는 서로 다른 값을 갖는다.
일 실시예에서, 기준 클록 신호의 주파수가 데이터 클록 신호의 주파수의 2배인 경우, 펄스 길이는 데이터 클록 신호의 1/4 위상을 나타낸다. 그 자체로서, 1/4 위상 지연의 위치는 2개의 이웃하는 래치가 서로 다른 값을 갖는 위치를 주목함으로써 결정된다.
도 3b는 본 발명의 일 실시예에 따른, 위상 길이 검출기 회로(300B)의 개략도이다. 위상 길이 검출기 회로(300B)는 도 2의 위상 길이 검출기(230)와 유사하다. 위상 길이 검출기 회로를 따라 반전이 일어나기 때문에, 지연 체인에서의 플러스 엣지 및 마이너스 엣지는 거의 똑같은 전파 지연을 가질 수 있다. 그 자체로서, 위상 길이 검출기 회로(300B)는 위상 길이 검출기 회로(300A)를 간단화한 것이다. 상세하게는, 도 3b의 회로는 지연 체인으로 전달되는 엣지를 반전시키는 인버 터(395)를 포함하지 않는다. 또한, 도 3b의 회로는 도 3a의 병렬 XOR 게이트(390)에서 제공되는 왜곡을 제거한다. 도 3a 및 도 3b에서의 유사한 참조 번호의 블록은 유사한 기능을 수행하기 위한 것이다.
다른 실시예에서, 더 많은 하드웨어의 대가로, 위상 길이 검출기 회로(300A, 300B)는 래치 사이에서 마이너스 위상을 반전시키는 것 및/또는 멀티플렉싱하는 것(예를 들어, 멀티플렉서(345)를 사용함)을 회피할 수 있다. 이것은 제2 일련의 마이너스 위상 래치를 사용함으로써 달성될 수 있으며, 그에 의해 반전된 클록 신호와 비반전된 클록 신호 사이에서 클록 신호를 반전시키는 것 및/또는 멀티플렉싱하는 것의 필요성을 감소시킨다.
일 실시예에서, 마지막 4개의 지연값의 평균을 취하는 것은 지연 체인 엣지 왜곡 및 클록의 듀티비 왜곡의 일부를 필터링 제거한다. 더 많은 샘플의 평균을 취하는 것은 더 나은 결과를 제공하는데, 그 이유는 그것이 더 많은 지터를 필터링 제거하기 때문이다. 일 실시예에서, 평균을 구하는 것은 4개의 샘플, 즉 기준 클록 신호의 플러스 위상 및 플러스 엣지, 기준 클록 신호의 마이너스 위상 및 플러스 엣지, 기준 클록 신호의 플러스 위상 및 마이너스 엣지, 및 기준 클록 신호의 마이너스 위상 및 마이너스 엣지로 제한되어 있다. 이것은 사이클 왜곡으로 인한 클록 노이즈를 필터링 제거한다. 예를 들어, 클록 신호의 플러스 위상 및 마이너스 위상 둘다는 플러스 엣지 래치 열림 및 마이너스 엣지 래치 닫힘으로 간주될 수 있다(예를 들어, 도 9c에 도시됨). 회로(300A)는 단 하나의 래치 체인을 사용하여 모든 가능한 엣지/위상 시나리오를 해결한다. 게다가, 클록 지터 필터링을 개선하 기 위해, 더 많은 저장 및 산술 하드웨어의 추가적인 대가로 몇 클록 주기에 걸친 샘플들이 평균될 수 있다.
다른 실시예에서, 펄스가 비고조파 방식으로 발생되고 전달된다. 이것은 샘플링 주기에 고조파인 지터를 감소시키기 위함이다. 즉, 펄스 지연을 계산하는 데 사용되는 펄스는 기준 클록 신호의 주파수의 사이클의 소수개 간격(prime number interval)으로 전송된다. 이것은 고조파 지터를 감소시키기 위해 구현된다.
도 4는 본 발명의 일 실시예에 따른, 데이터 클록 신호에 적용되는 지연을 결정하는 데 사용되는 입력 블록(340)에 의해 선택가능한 복수의 클록 펄스를 나타내는 타이밍도이다. 도시된 바와 같이, 7의 카운트에서, 클록 게이트 래치(343)는 신호(420)로 클록 펄스의 플러스 위상, 플러스 엣지를 전달한다. 23의 카운트에서, 신호(420)로 클록 펄스의 반전된 마이너스 위상, 플러스 엣지가 전파된다. 39의 카운트에서, 신호(420)로 플러스 위상, 마이너스 엣지가 전파된다. 55의 카운트에서, 신호(420)로 반전된 마이너스 위상, 마이너스 엣지가 전파된다. 플러스 위상 및 마이너스 위상을 사용하는 목적은 기준 클록에서의 왜곡된 듀티비를 보상하기 위한 것이다. 또한, 플러스 및 마이너스 엣지를 사용하는 목적은 이하에 기술되는 트리머(310)의 지연 체인에서의 플러스 엣지 및 마이너스 엣지 왜곡을 보상하기 위한 것이다. 4개의 경우의 평균을 취하는 것은 이들 노이즈 소스의 일부를 필터링한다.
도 4에 도시된 바와 같이, 클록 신호(410)는 도 3a의 플롭(330) 모두에서 사용되는 클록을 생성한다. 상세하게는, 이 실시예에서, 카운터가 6, 22, 38 및 54 에 도달할 때 신호(410)는 클록 펄스를 통과시킬 수 있다. 도 4의 파형도로부터, 플롭 열(flop row)은 래치가 데이터를 포착하고나서 거의 16 사이클 이후에 데이터를 포착한다. 일 실시예에서, 이것이 행해지는 이유는 이 샘플링 간격에 소비되는 시간이 증가함에 따라 준안정성의 가능성이 크게 감소하기 때문이다. 다른 실시예에서, 이 차이는 래치와 플롭 간의 임의의 홀드 시간 문제를 회피하기 위해 정확히 16 사이클은 아니다. 그 결과, 플롭에서의 상승 클록 엣지는 항상 래치에서보다 적어도 1/2 사이클 이르다.
도 5는 본 발명의 일 실시예에 따른, 도 3a 및 도 3b의 위상 길이 검출기로부터 검출된 펄스의 길이를, 판독 스트로브(rdqs) 및 quse 윈도우를 중앙에 오도록 하는 데 사용하기 위한 트리머 설정으로 변환하는 흐름도(500)이다.
도 5는 48개의 트리머 선택가능 위치에 대한 일례를 나타낸 것이다. 도시된 바와 같이, 엣지 위치 검출기(510)는 엣지의 위치에 대한 원 핫 인코딩(one hot encoding)을 생성한다. 이것은 그 다음에 인코더(520)에 의해 이진 인코딩(binary encoding)으로 변환된다. 일 실시예에서, 전술한 바와 같이, 현재의 값 및 마지막 3개의 값이 레지스터(530)에 유지된다. 가산기 회로(540)는 1차 노이즈 효과(first order noise effect)를 제거하기 위해 수집된 값 전부의 평균을 취한다. 즉, 가산기는 복수의 클록 펄스로부터 결정된 복수의 길이의 평균을 구한다.
이어서, 지연이 트리머에 의해 합성될 수 있도록 변환 모듈(550)에 의해 평균값의 선형 변환이 수행된다. 즉, 펄스의 길이의 평균은 데이터 클록 신호의 위상 지연으로 변환된다. 예를 들어, 이 경우에, 판독 스트로브(rdqs) 지연이 계산 된다. 이것은 들어오는 데이터 클록 신호를 지연시키는 트림 값(trim value)이다.
게다가, 평균값의 제2 선형 변환은 변환 모듈(555)에 의해 수행된다. 이 경우에, 1/4 위상(또는 1/2 위상) 이외의 지연이 트리머에 의해 합성될 수 있다. 이것은 판독 데이터 반환 신호의 예상된 시간 윈도우에 대한 quse 미세 트림 값(fine trim value)을 생성한다. 앞서 언급한 바와 같이, 이것은 모바일 환경에서의 quse 트리밍에 특히 중요하다.
계수 "A 및 a"의 값은 클록 사이클의 일부를 나타내는 승수이다. 일 실시예의 경우, 이것은 0/64 내지 23/64의 범위에 있으며, 그에 의해 1/4 클록 사이클의 약간의 오버슈트를 가능하게 해준다. 일 실시예에서, 오프셋 "B 및 b"는 트리머 위치의 단위로 -1024/64 내지 +1023/64의 범위에 있는 2의 보수 값이다.
선형 변환 유닛(예를 들어, 550, 555)은 또한 평균을 구하기 위해 필요한 4로 나누는 것을 계산한다. 그 결과가 선형 변환이고, 이 선형 변환은 이어서 가장 가까운 트리머 위치로 반올림된다. 선형 변환 유닛 결과는, 마지막 결과가 마이너스인 경우 0으로 클램핑되거나 그 결과가 트리머 길이를 초과하는 경우 최대 트리머 값으로 클램핑된다.
도 6은 본 발명의 일 실시예에 따른, 도 3a 및 도 3b의 위상 길이 검출기 회로에 의해 계산되는 위상 지연에 기초하여 DDR 인터페이스로부터 데이터 클록 신호를 트리밍하는 데 사용되는 트리머 회로(600)의 개략도이다. 트리머 회로(600)는 지연 체인(610)을 포함하며, 여기서 지연 체인(610)은 복수의 반전 NAND 게이트를 포함한다. 트리머 회로(600)의 지연 체인(610)의 길이는 복수의 트리머 탭 포인 트(예를 들어, "dec[x]"로 표시되어 있으며, 여기서 "x"는 트리머 스테이지 수를 나타냄)를 선택 또는 인에이블함으로써 동적으로 프로그램될 수 있으며, 각각의 트리머 탭 포인트는 NAND 게이트를 포함할 수 있다. 일 실시예에서, 지연 체인(610)의 길이는 2 내지 65의 범위일 수 있다. 게다가, 일 실시예에서, 이 길이는 PVT 변동에 응답하여 동적으로 갱신될 수 있다.
도 6에 나타낸 바와 같이, 입력 CLKIN은 지연 체인(610)의 동적으로 선택된 수의 스테이지들을 통과한다. 트리머의 길이는, 디코드 값이 충분한 폭이기만 하다면, 임의로 되어 있을 수 있다. 트리머 길이에 따라, 홀수 또는 짝수 신호가 동 도면에 나타낸 바와 같이 체인의 처음 및 끝에 입력될 필요가 있다.
지연 체인(610)의 처음에서의 입력은, 트리머 스테이지 또는 탭 포인트의 수가 2로 나누어지는 경우, 홀수 신호일 수 있다. 도 6에 나타낸 바와 같이, 지연 체인(610)은 64개 스테이지를 포함하며, 따라서 지연 체인(610)의 처음에 홀수 신호가 입력된다. 그렇지만, 선택된 스테이지의 수가 2로 나누어지지 않는 경우, 짝수 신호가 지연 체인(610)의 처음에 입력될 수 있다.
도 6에 나타낸 바와 같이, 작은 댕글링 인버터(dangling inverter)는 도 3a의 위상 길이 검출기(310)의 인버터에서 발견되는 커패시턴스를 모방한 것이며, 여기서 지연은 동적으로 평가된다. NAND 체인의 각각의 스테이지는 반전하고 있으며, 따라서 CLKOUT 출력에서의 상승 및 하강 지연차가 아주 작고, 그에 따라 DDR 시스템에 아주 좋다. 트리머 회로(600)의 지연 스테이지에서의 각각의 NAND 게이트가 동일한 더미 인버터를 보며, 그에 따라 모든 게이트가 상승 및 하강 환경에서 동일한 커패시턴스를 본다는 것이 중요하다.
트리머 회로(600)는 입력 CLKIN이 0일 때 선택값을 동적으로 변경할 수 있다. rdqs 스트로브가 통과하고 있을 때 트리머 값 rdqs 또는 quse이 변경될 수 없다. 일 실시예에서, DDR 인터페이스는 규칙적인 간격으로 스트로브가 발생되지 않는 기간을 보장해준다. 이것은 메모리에 리프레쉬가 발행될 때 일어난다. 다른 실시예에서, 메모리 인터페이스가 그의 용량을 100% 이용하는 일은 아주 드물다. 따라서, 리프레쉬가 없는 때에도, 판독이 항상 일어나는 것은 아니다. 그 자체로서, 트리머 값의 연속적인 갱신은, 주기적인 리프레쉬 사이클로 갱신 기회의 최소한의 보장이 있는 경우, 판독 데이터가 예상되지 않는 동안에 일어난다. 인터페이스가 판독 데이터를 예상하지 않을 때, 트리머로의 입력은 이들 경우에 모두 0일 것으로 예상된다.
체인에서 잠재적 클록 엣지를 야기하지 않고 선택 신호가 동적으로 변경될 수 없다는 것에 유의한다. 스위칭이 안전하게 일어나도록 보장하기 위해, 선택의 변화가 일어나지 않도록 트리머의 출력에 부가적인 게이트를 추가하는 것이 가능하다. 예를 들어, 선택이 변화할 때 하이로 유지되는 switch라는 신호를 정의한다. 이러한 신호는 출력 클록을 안정되도록 하는 데 사용될 수 있다. 이러한 방식은 도 6a에 도시되어 있다.
도 7은 본 발명의 일 실시예에 따른, LP-DDR 메모리 인터페이스에서 데이터 클록 신호의 동적 트리밍을 수행하는 컴퓨터 구현 방법에서의 단계들을 나타내는 플로우차트(700)이다. 플로우차트(700)에서 수행되는 동작들은, 일 실시예에서, 도 2, 도 3a, 도 3b, 및 도 5에 제공된 시스템에 의해 구현된다.
710에서, 입력 블록(340)은 기준 클록 신호로부터의 펄스의 플러스 엣지를 래치들의 열로 전송한다. 플러스 엣지는 래치들 각각을 연다. 기준 클록 신호는 데이터 클록 신호의 주파수의 배수인 주파수를 포함한다. 각각의 래치는 반전된 트리머 체인에서의 대응하는 결합된 지연 스테이지의 대응하는 상태를 포착할 수 있다.
720에서, 입력 블록(340)은 플러스 엣지를 트리머 체인으로 동시에 전송한다. 펄스의 플러스 엣지는 이어서 트리머 체인의 지연 스테이지들을 따라 아래쪽으로 전파된다. 펄스의 길이는 펄스의 플러스 엣지가 전파되는 지연 스테이지들의 수를 계산함으로써 대략적으로 결정될 수 있다.
730에서, 래치들의 열(320)은 트리머 체인에서의 지연 스테이지들 각각의 상태를 포착한다. 상세하게는, 펄스의 마이너스 엣지는 래치들의 열 및 트리머 체인으로 병렬로 전송된다. 펄스의 마이너스 엣지가 래치들의 열에 의해 수신되면, 래치들 각각은 닫히고 결합된 대응하는 지연 스테이지의 상태를 포착한다.
740에서, 도 2의 펄스 길이 검출기(230)는, 래치들의 열에서의 2개의 래치 사이에서 상태의 변화가 일어날 때, 2개의 지연 스테이지 사이의 지점 또는 링크에서 펄스의 길이를 결정한다. 그 지점 이전에서, 지연 스테이지들의 상태는 하이값이며, 이는 펄스의 플러스 엣지의 전파를 나타낸다. 그 지점 이후에, 지연 스테이지들의 포착된 상태는, 상기한 바와 같이, 공통의 로우 레벨에 있어야만 한다.
750에서, 도 2의 변환 모듈(240)은 펄스의 계산된 길이에 대응하는 데이터 클록 신호의 위상 지연을 결정한다. 일 실시예에서, DDR 메모리로부터의 데이터 클록 신호 또는 판독 스트로브의 트리밍은 데이터 클록 신호의 1/4 위상에 가까운 지연을 목표로 하는데, 그 이유는 그렇게 하면 판독 스트로브의 중앙이 정확하게 데이터의 양 엣지 사이에 오기 때문이다.
이벤트를 스케쥴링하기 위한 주기적 카운터
도 8은 본 발명의 일 실시예에 따른, 이벤트를 스케쥴링하는 데 사용되는 주기적 카운터 회로(800)를 나타낸 도면이다. 이 주기적 카운터(800)는, DDR 메모리 인터페이스로부터의 데이터 클록 신호의 지연을 추정하기 위해, 지연 체인에서 펄스의 플러스 및 마이너스 위상과 플러스 및 마이너스 엣지 둘다를 사용하여, 기준 클록으로부터 더 느린 주파수 클록을 발생하는 데 사용된다. 구체적으로는, 본 발명의 실시예들에서, (예를 들면, 도 9b에 도시된) 카운터(900B)의 출력은 트리머를 모방하는 지연 체인을 구동하기 위해 사용된다.
카운터(800)는, 일 실시예에서, rdqs 및 quse 트리머가 동적 모드에서 동작하고 있을 때 동작한다. 다른 실시예에서, 정적 동작도 역시 가능하다. 게다가, 동적 갱신이 선택되지 않을 때 클록을 완전히 턴오프시킴으로써 클록 게이팅 래치는 전력을 절감한다.
본 발명의 일 실시예에 따르면, 카운터(800)는, 매 16 사이클마다, 클록의 플러스 또는 마이너스 위상에 대한 펄스가 지연을 추정하는 데 사용되는지를 나타내는 펄스를 발생한다. 매 32 사이클마다, 카운터는 지연 체인에서 플러스 엣지 또는 마이너스 엣지가 기동되는지를 판정한다. 카운터는 모든 위상 지연 계산 회 로가 기준 클록 신호의 1/16th 주파수에서 동작하도록 보장해준다. 다른 실시예에서, 도 8에 나타낸 것보다 더 넓은 폭의 카운터를 사용함으로써, 클록 주파수는 더 느릴 수 있다.
짝수값 연산
본 발명의 실시예들에서, DDR 메모리로부터의 데이터 클록 신호를 트리밍하기 위한 짝수값 연산이 가능하다. 짝수값 연산은 데이터 클록 신호의 동적 트리밍을 가능하게 해주기 위해 거의 절반의 하드웨어 회로를 사용하는 회로 설계를 가능하게 해준다. 예를 들어, 도 9a 내지 도 9d에서, 동적 트리머, 카운터, 위상 길이 검출기 및 위상 위치 검출 회로를 비롯한 구성요소들이 도시되어 있으며, 짝수 및 홀수 트리머 탭 둘다를 사용하는 보다 복잡한 실시예들보다 더 적은 회로 구성요소를 사용하여 구현될 수 있다.
도 9a에 나타낸 바와 같이, 본 발명의 일 실시예에 따른, DDR 메모리 인터페이스로부터 데이터 클록 신호를 바탕으로 위상 지연을 계산 및 구현하기 위해 짝수값이 사용되는 트리머 회로(900A)의 도면이 도시되어 있다. 이 실시예에서, 2 NAND 게이트 지연의 입도가 충분히 작은 경우, 동적 트림 값을 짝수값으로 제한함으로써 보다 기본적인 트리머가 구현될 수 있다.
트리머 회로(900A)는 보다 미세한 그레인 트리머(finer grain trimmer)(예를 들어, 600)의 짝수 선택 입력에 대응할 수 있는 지연 체인(910)에의 선택가능 입력(915)(예를 들어, 홀수, 짝수, 기타)을 갖는다. 일 실시예에서, 이 선택가능 입 력은 항상 하이(예를 들어, 1'b1)일 수 있으며, 여기서 트리머(예를 들어, 900A)는 홀수개의 게이트를 갖는다(예를 들어, 47 쌍의 NAND 게이트 + 최초의 NAND 게이트("UI_trim_s_nand00"라고 표시됨) = 총 95개 NAND 게이트).
단일의 NAND 게이트의 지연은 꽤 작으며, 따라서 도 9a의 트리머는 대부분의 LP-DDR 응용에 충분할 수 있다. 상세하게는, 트리머(900A)는, 입력 CLKIN이 0일 때, 트리머 회로의 출력에 보호 회로를 필요로 하지 않고, 선택값을 동적으로 변경할 수 있다.
도 9a에 나타낸 바와 같이, 지연 체인(910)에서의 각각의 NAND 게이트는 동일한 더미 인버터를 보게 되며, 그에 따라 모든 게이트가 상승 및 하강 조건 하에서 동일한 커패시턴스를 보게 된다. 여러가지 선택값이 동일한 NAND 게이트 체인을 공유하기 때문에, 선택값을 증분시키는 것이 트리머 지연을 신뢰성있게 증가시킨다.
도 9b에, 본 발명의 일 실시예에 따른, 짝수 동작을 위해 사용되는 카운터(900B)의 회로도가 도시되어 있다. 카운터(900B)는 더 적은 하드웨어를 포함하는데, 그 이유는 트리머의 각각의 스테이지에서의 반전이 트리머 체인에서의 플러스 엣지 및 마이너스 엣지의 플러스 엣지 및 마이너스 전파가 지연이 거의 동일한 것으로 가정하기 때문이다.
그의 간단화된 버전에서, 카운터(900B)는 엣지 정보를 제어하는 그의 최상위 비트를 상실한다. 본 발명의 실시예들에서, 카운터(900B)의 출력은 트리머를 모방하는 지연 체인을 구동하는 데 사용된다.
도 9c에, 본 발명의 일 실시예에 따른, 짝수 동작을 위해 사용되는 위상 길이 검출기(900C)의 회로도가 도시되어 있다. 이 실시예에서, 위상 길이 검출기(900C)는 짝수값으로부터 짝수값으로(또는 홀수값으로부터 홀수값으로) 변화하는 것에만 중점을 두고 있다. 그 자체로서, 위상 길이 검출기(900C)의 설계는, 일 실시예에서, 절반의 래치 및 절반의 게이트를 제거함으로써, 도 3a 및 도 3b의 검출기(300A, 300B)로부터 더욱 축소될 수 있다.
도 9c에서, 홀수값은 래치 체인에 보유되어 있고, 짝수값은 2개의 홀수 래치 사이의 지점을 관찰함으로써 결정된다. 도 9c에 나타낸 바와 같이, 트리머(920) 내의 동일한 인버터(예를 들어, 925)가 동적 트리머에서와 같이 사용되어, 트리머(920)의 각각의 지연 스테이지에 동일한 용량성 부하를 생성한다.
엣지 위치 검출
도 10a 및 도 10b는, 각각, 본 발명의 실시예들에 따른, 펄스의 엣지의 위치를 검출하는 데 사용되는 엣지 위치 검출기(1000A, 1000B)의 회로도이다.
예를 들어, 도 10a는, 본 발명의 일 실시예에 따른, 엣지 위치 검출기(1000A)를 나타낸 것이다. 도 10a의 회로는 출력이, 적어도 또한 많아야, 하이 출력을 갖는 단일의 비트를 갖도록 보장해준다(원 핫 인코딩(one hot encoding)의 정의).
이제 도 10b를 참조하면, 위상 길이 검출에 대해 짝수값만을 사용할 때, 엣지 위치 검출기(1000B)는 하드웨어 구성요소 설계의 관점에서 추가적으로 축소될 수 있다. 엣지 위치 검출기(1000B)는 트리머 입도의 대가로 절반의 하드웨어를 필 요로 한다는 점에서 보다 경제적이다. 다른 실시예에서, 엣지 위치 검출기(1000A, 1000B)의 양 설계는, 도 10c에 나타낸 바와 같은 실시예에서, 여러번 반복되는 동일한 셀(1000C)을 사용한다.
본 발명의 다른 실시예들에 따르면, 원 핫 인코딩은 이어서 간단한 인코더를 사용하여 이진수로 변환된다. 어떤 예시적인 인코딩 구조가 도 11a 및 도 11b에 도시되어 있다. 예를 들어, 도 11a의 인코더(1100A)는 64 x 4 인코더에 대한 인코더 비트 설계를 나타낸 것이다. 또한, 도 11b의 인코더(1100B)는 32 x 5 인코더에 대한 인코더 비트 설계를 나타낸 것이다.
선형 변환 및 평균 구하기
도 2의 블록(240) 및 도 5의 블록(550, 555, 540)에서 수행되는 선형 변환 및 평균 구하기는, 본 발명의 일 실시예에 따르면, 승수(multiplier)를 사용하여 달성된다. 일 실시예에서, 승수는 4:2 압축기 셀을 사용하여 작은 면적 내에 구현된다. 구체적으로는, 일 실시예에서, 계수 "A 및 a"에 대한 23의 최대 분자가 선택되는데, 그 이유는 이것이 부분곱(partial product)의 횟수를 4로 제한하기 때문이다. 게다가, DDR 클록의 1/4 위상보다 더 긴 지연이 필요하지 않은 것으로 예상된다.
도 12는, 본 발명의 일 실시예에 따른, 5 비트의 4개의 숫자를 각각 가산하는 작은 설계를 생성하기 위해 반가산기(half adder), 전가산기(full adder) 및 압축기 셀(compressor cell)을 사용하여 숫자들의 평균을 구할 수 있는 가산기 회로(1200)를 나타낸 것이다. 본 실시예는 32개 위치를 갖는 트리머에 대해 사용된 다.
다른 실시예에서, 선형 변환 유닛은 유사한 구조 및 셀을 사용하여 설계된다. 일 실시예에서, 더 많은 값이 평균되는 경우, 누적된 카운트를 추적하기 위해 부가적인 값(side value)이 기록될 수 있다. 새로운 값이 등장할 때, 가장 오래된 값이 감산되고, 새로운 값이 가산된다. 다른 실시예에서, 4개의 샘플의 평균으로 제한되는 경우, 이러한 구조가 필요하지 않다.
다른 대안으로서, 본 발명의 일 실시예에 따르면, 위치 검출기로부터 선형 변환까지 전체의 게이트를 최적화하기 위해 전체 설계가 합성될 수 있다. 선형 변환의 출력은 플로핑(flop)되고, 판독이 행해지지 않을 때 트리머 값을 변경시키기 위해 선택적으로 사용된다.
선형 변환으로 인해, 일 실시예는 (계수 A를 사용하여) quse 트리머를 바람직한 클록 주기의 몇분의 1로 갱신할 수 있고 (오프셋 B를 사용하여) 어떤 임의의 수의 위치만큼 시프트시킬 수 있다. 이것은 LP-DDR 모바일 응용에서 아마도 큰 tAC 변화에 적응하는 PVT에 안정된 수단을 제공한다.
본 발명의 실시예들은 낮은 전력 및 다이 면적을 사용하여 지연을 동적으로 추적하고, 확장가능한 지연의 존재를 제공하며, 낮은 면적 비용으로 준안정성 안정(metastability robustness)을 제공하고, 글리치를 야기하지 않고 반전 스테이지를 갖는 저면적 트리머의 탭 포인트를 변경하는 설계 옵션을 제공한다. 본 실시예의 해결책은 전력을 소모하는 DLL이 없는 경우 LP-DDR 반환 판독 데이터의 높은 변동을 해소한다. 마지막으로, 이 설계는 지연을 발생하는 데 기준으로서 사용되는 신호의 듀티비 왜곡을 해소시킨다.
간략한 요약으로서, 본 명세서는 이하의 것들을 개시하고 있다.
[개념 1]
동적 트리밍(dynamic trimming)을 수행하는 시스템으로서,
기준 클록 신호를 발생하는 클록 - 상기 기준 클록 신호는 신호의 제2 주파수의 배수인 제1 주파수를 포함함 -,
상기 클록에 연결되어 있는, 상기 기준 클록 신호의 펄스들에 기초하여 복수의 클록 펄스를 발생하는 카운터 - 상기 복수의 클록 펄스는 상기 제1 주파수로부터 더 느린 주파수로 발생됨 -,
상기 카운터에 연결되어 있는, 상기 복수의 클록 펄스 중 적어도 하나의 평균 길이를 검출하는 트리머 체인(trimmer chain)을 포함하는 위상 길이 검출기, 및
상기 위상 길이 검출기에 연결되어 있는, 상기 길이를 상기 신호에 적용되는 위상 지연으로 변환하는 변환 모듈을 포함하는 동적 트리밍 수행 시스템.
[개념 2]
개념 1에 있어서,
상기 기준 클록 신호의 상기 제1 주파수가 상기 신호의 상기 제2 주파수의 2배이고, 그에 따라 상기 길이가 상기 신호의 위상의 대략 1/4과 같도록, 상기 배수가 2인 동적 트리밍 수행 시스템.
[개념 3]
개념 1에 있어서,
상기 복수의 클록 펄스는,
상기 기준 클록 신호의 플러스 위상 및 플러스 엣지,
상기 기준 클록 신호의 마이너스 위상 및 플러스 엣지,
상기 기준 클록 신호의 플러스 위상 및 마이너스 엣지, 및
상기 기준 클록 신호의 마이너스 위상 및 마이너스 엣지를 포함하는 동적 트리밍 수행 시스템.
[개념 4]
개념 1에 있어서,
상기 위상 길이 검출기는,
상기 복수의 클록 펄스 중 하나의 상승 엣지에서 열리고 그의 하강 엣지에서 닫히는 래치들의 열, 및
상기 래치들의 열에 연결되며, 상기 하강 엣지가 상기 래치들의 열을 통해 전파되는 지점에서 상기 상승 엣지의 트리머를 통한 전파를 결정하는 복수의 지연 스테이지를 포함하는 트리머를 포함하는 동적 트리밍 수행 시스템.
[개념 5]
개념 4에 있어서,
2개의 이웃하는 래치가 서로 다른 출력값을 갖는 경우에 상기 길이가 결정되도록, 상기 래치들의 열은 상기 복수의 지연 스테이지에 연결되는 복수의 교대 반전 래치를 포함하는 동적 트리밍 수행 시스템.
[개념 6]
개념 1에 있어서,
상기 변환 모듈은,
상기 복수의 클록 펄스로부터 결정되는 복수의 길이의 평균을 구하는 가산기, 및
상기 복수의 길이의 평균의 상기 위상 지연으로의 상기 변환을 수행하는 선형 변환 모듈을 포함하는 동적 트리밍 수행 시스템.
[개념 7]
개념 1에 있어서, 상기 변환 모듈은 상기 길이를, 데이터 클록 신호를 포함하는 상기 신호의 위상 지연으로 변환하는 동작을 수행하는 동적 트리밍 수행 시스템.
[개념 8]
개념 1에 있어서,
상기 변환 모듈은 상기 길이를, 판독 데이터가 유효인 때를 판정하는 데 사용되는 윈도우를 포함하는 상기 신호의 위상 길이로 변환하는 동작을 수행하는 동적 트리밍 수행 시스템.
[개념 9]
개념 1에 있어서,
상기 위상 지연만큼 신호를 트리밍하는 트리머를 더 포함하는 동적 트리밍 수행 시스템.
[개념 10]
동적 트리밍을 수행하는 시스템으로서,
기준 클록 신호로부터 적어도 하나의 펄스를 수신하는 트리머 체인 - 상기 트리머는 상기 트리머를 통한 펄스의 상승 엣지의 전파를 결정하는 복수의 지연 스테이지를 포함하고, 상기 트리머 체인은 상기 데이터 클록 신호를 트리밍하는 데 사용되는 트리머 체인과 거의 유사함 -,
상기 복수의 지연 스테이지에서의 지연 스테이지의 상태를 포착하는 래치들의 열 - 상기 트리머를 통한 상기 상승 엣지의 전파는 상기 펄스의 하강 엣지가 상기 래치들의 열을 통해 전파되는 상기 트리머에서의 지점에서 결정되고, 상기 지점은 상기 펄스의 길이에 대응함 -,
상기 적어도 하나의 펄스로부터 결정되는 복수의 길이의 평균을 구하는 가산기,
상기 복수의 길이의 평균 길이를 상기 데이터 클록 신호의 위상 지연으로 변환하는 선형 변환 모듈, 및
상기 데이터 클록 신호를 상기 위상 지연만큼 트리밍하는 트리머를 포함하는 동적 트리밍 수행 시스템.
[개념 11]
개념 10에 있어서,
상기 래치들의 열의 수가 상기 복수의 지연 스테이지의 짝수값을 포착하기 위해 상기 복수의 지연 스테이지의 절반인 동적 트리밍 수행 시스템.
[개념 12]
개념 10에 있어서,
상기 적어도 하나의 펄스들의 펄스는 저전력 동작을 위해 상기 기준 클록 신호의 매 16 사이클마다 발생되고,
평균되는 상기 적어도 하나의 펄스는,
상기 기준 클록 신호의 플러스 위상 및 플러스 엣지,
상기 기준 클록 신호의 마이너스 위상 및 플러스 엣지,
상기 기준 클록 신호의 플러스 위상 및 마이너스 엣지, 및
상기 기준 클록 신호의 마이너스 위상 및 마이너스 엣지를 포함하는 동적 트리밍 수행 시스템.
[개념 13]
동적 트리밍을 수행하는 방법으로서,
기준 클록 신호로부터의 펄스의 플러스 엣지를 래치들의 열로 전송하는 단계 - 상기 기준 클록 신호는 신호의 제2 주파수의 배수인 제1 주파수를 포함하고, 상기 래치들의 열의 각각의 래치는 트리머 체인에서의 대응하는 지연 스테이지의 대응하는 상태를 포착할 수 있음 -,
상기 플러스 엣지를 상기 트리머 체인으로 동시에 전송하는 단계,
상기 펄스의 마이너스 엣지에서 상기 래치들의 열에서의 상기 반전된 트리머 체인 내의 상기 지연 스테이지들 각각의 상태를 포착하는 단계,
상기 래치들의 열 내의 2개의 래치 사이에서 상태의 변화가 일어날 때 상기 펄스의 길이를 결정하는 단계, 및
상기 길이에 대응하는 상기 신호의 위상 지연을 결정하는 단계를 포함하는 동적 트리밍 수행 방법.
[개념 14]
개념 13에 있어서,
상기 위상 지연이 상기 신호의 1/4 위상이 되도록 상기 제1 주파수를 상기 제2 주파수의 2배로 설정하는 단계를 더 포함하는 동적 트리밍 수행 방법.
[개념 15]
개념 13에 있어서,
샘플링 클록을 결정하기 위해 판독 데이터가 유효한 때를 나타내는 윈도우 신호 및 메모리로부터의 판독 스트로브 신호에 대해 AND 연산을 수행하는 단계, 및
상기 트리머 체인에 의해 가깝게 표현되는 트리머를 사용하여 상기 위상 지연만큼 상기 샘플 클록을 트리밍하는 단계를 더 포함하는 동적 트리밍 수행 방법.
[개념 16]
개념 13에 있어서,
저전력 동작을 위해 상기 제1 주파수로부터 감소된 주파수로 상기 기준 클록 신호로부터 적어도 하나 이상의 펄스를 전송하여 상기 적어도 하나의 펄스의 대응하는 길이를 결정하는 단계, 및
상기 위상 지연의 평균을 결정하기 위해 상기 길이 및 상기 대응하는 길이의 평균을 구하는 단계를 더 포함하는 동적 트리밍 수행 방법.
[개념 17]
개념 16에 있어서,
적어도 하나 이상의 펄스를 전송하는 상기 단계는 상기 기준 클록 신호의 플러스 위상의 마이너스 엣지를 전송함으로써 지터를 감소시키는 단계를 더 포함하며,
상기 펄스의 상기 플러스 엣지는 상기 플러스 위상을 포함하는 동적 트리밍 수행 방법.
[개념 18]
개념 16에 있어서,
적어도 하나 이상의 펄스를 전송하는 상기 단계는 상기 기준 클록 신호의 반전된 마이너스 위상의 플러스 엣지를 전송함으로써 듀티비 왜곡을 감소시키는 단계를 더 포함하며,
상기 펄스의 상기 플러스 위상은 상기 기준 클록 신호의 플러스 위상을 포함하는 동적 트리밍 수행 방법.
[개념 19]
개념 16에 있어서,
고조파 지터를 감소시키기 위해 상기 적어도 하나 이상의 펄스 중의 펄스들을 상기 제1 주파수의 소수개 사이클 간격(prime number intervals of cycles)으로 전송하는 단계를 더 포함하는 동적 트리밍 수행 방법.
[개념 20]
개념 13에 있어서,
상기 신호는 데이터 클록 신호를 포함하는 동적 트리밍 수행 방법.
광의적으로, 본 명세서는 적어도 동적 트리밍을 수행하는 시스템 및 방법을 개시하고 있다. 구체적으로는, 이 시스템은 기준 클록 신호를 발생하는 클록을 포함한다. 이 기준 클록 신호는 신호(예를 들어, DDR 메모리로부터의 데이터 클록 신호)의 제2 주파수의 배수인 제1 주파수를 포함한다. 카운터는 상기 클록에 연결되어 있을 수 있고 상기 기준 클록 신호의 펄스들에 기초하여 복수의 클록 펄스를 발생할 수 있다. 상기 복수의 클록 펄스는 저전력 동작을 위해 상기 제1 주파수로부터 더 느린 주파수로 발생될 수 있다. 위상 길이 검출기는 상기 카운터에 연결되어 있을 수 있으며 상기 발생된 복수의 클록 펄스 중 적어도 하나의 평균 길이를 검출하는 트리머 체인(trimmer chain)을 포함할 수 있다. 변환 모듈은 상기 평균 길이를 상기 신호의 위상 지연으로 변환하기 위해 상기 위상 길이 검출기에 연결되어 있을 수 있다.
본 발명의 특정의 실시예에 대한 이상의 설명은 예시 및 설명을 위해 제공된 것이다. 이들은 모두 망라하거나 본 발명을 개시된 상세한 형태로 제한하려는 것이 아니며, 명백하게도 상기한 개시 내용을 참조하여 많은 수정 및 변형이 가능하다. 이들 실시예는 본 발명의 원리 및 그의 실제 응용을 가장 잘 설명하기 위해 선택되고 기술되었으며, 그에 따라 당업자라면 본 발명을 가장 잘 이용할 수 있으며, 특정의 용도에 적합한 여러가지 수정을 갖는 여러가지 실시예가 생각된다. 본 발명의 범위는 본 명세서에 첨부된 청구항들 및 그의 등가물에 의해 정의되는 것으 로 보아야 한다.

Claims (10)

  1. 동적 트리밍(dynamic trimming)을 수행하는 시스템으로서,
    제1 주파수의 기준 클록 신호를 발생하는 클록 - 상기 제1 주파수는 데이터 클록 신호의 제2 주파수의 배수(multiple)임 -,
    상기 클록에 연결되며, 상기 기준 클록 신호의 펄스들에 기초하여 복수의 클록 펄스를 발생하는 카운터 - 상기 복수의 클록 펄스는 상기 제1 주파수로부터 더 느린 주파수로 발생됨 -,
    상기 카운터에 연결되며, 상기 복수의 클록 펄스 중 적어도 하나의 길이를 검출하는 트리머 체인(trimmer chain)을 포함하는 위상 길이 검출기, 및
    상기 위상 길이 검출기에 연결되며, 상기 길이를 상기 데이터 클록 신호에 적용되는 위상 지연으로 변환하는 변환 모듈
    을 포함하는 동적 트리밍 수행 시스템.
  2. 제1항에 있어서,
    상기 기준 클록 신호의 상기 제1 주파수가 상기 데이터 클록 신호의 상기 제2 주파수의 2배이고, 상기 길이는 상기 데이터 클록 신호의 위상의 1/4인, 동적 트리밍 수행 시스템.
  3. 제1항에 있어서,
    상기 복수의 클록 펄스는,
    상기 기준 클록 신호의 플러스 위상 및 플러스 엣지(edge),
    상기 기준 클록 신호의 마이너스 위상 및 플러스 엣지,
    상기 기준 클록 신호의 플러스 위상 및 마이너스 엣지, 및
    상기 기준 클록 신호의 마이너스 위상 및 마이너스 엣지
    를 포함하는 동적 트리밍 수행 시스템.
  4. 제1항에 있어서,
    상기 위상 길이 검출기는,
    상기 복수의 클록 펄스 중 하나의 상승 엣지에서 열리고 그의 하강 엣지에서 닫히는 래치들의 열(row), 및
    상기 래치들의 열에 연결되며, 상기 하강 엣지가 상기 래치들의 열을 통해 전파되는 지점에서 트리머를 통한 상기 상승 엣지의 전파를 결정하는 복수의 지연 스테이지(delay stage)를 포함하는 트리머를 포함하는 동적 트리밍 수행 시스템.
  5. 제4항에 있어서,
    상기 래치들의 열은 상기 복수의 지연 스테이지에 연결되는 복수의 교대 반전 래치(alternating inverting latch)를 포함하고, 상기 길이는 상기 복수의 지연 스테이지의 제1 지연 스테이지에 의해 결정되고, 상기 제1 지연 스테이지는 상기 복수의 교대 반전 래치의 제1 래치 및 제2 래치에 연결되고, 상기 제1 래치 및 제2 래치는 서로 다른 출력값을 가지는, 동적 트리밍 수행 시스템.
  6. 제1항에 있어서,
    상기 변환 모듈은,
    상기 복수의 클록 펄스로부터 결정되는 복수의 길이의 평균을 구하는 가산기, 및
    상기 복수의 길이의 평균을 상기 위상 지연으로의 상기 변환을 수행하는 선형 변환 모듈을 포함하는 동적 트리밍 수행 시스템.
  7. 제1항에 있어서,
    상기 변환 모듈은 상기 길이를, 데이터 클록 신호를 포함하는 상기 데이터 클록 신호의 위상 지연으로 변환하는 동작들을 수행하는 동적 트리밍 수행 시스템.
  8. 제1항에 있어서,
    상기 변환 모듈은 상기 길이를, 판독 데이터가 유효인 때를 결정하는 데 사용되는 윈도우(window)를 포함하는 상기 데이터 클록 신호의 위상 지연으로 변환하는 동작들을 수행하는 동적 트리밍 수행 시스템.
  9. 제1항에 있어서,
    상기 위상 지연만큼 신호를 트리밍하는 트리머를 더 포함하는 동적 트리밍 수행 시스템.
  10. 제1항에 있어서,
    상기 복수의 클록 펄스는 저전력 동작을 위해 상기 기준 클록 신호의 매 16 사이클마다 발생되는 동적 트리밍 수행 시스템.
KR1020070052271A 2006-05-30 2007-05-29 동적 트리밍을 수행하는 시스템 및 방법 KR100906546B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US80963606P 2006-05-30 2006-05-30
US60/809,636 2006-05-30
US11/784,268 2007-04-06
US11/784,268 US7966509B2 (en) 2006-05-30 2007-04-06 System and method for performing low power dynamic trimming

Publications (2)

Publication Number Publication Date
KR20070115692A KR20070115692A (ko) 2007-12-06
KR100906546B1 true KR100906546B1 (ko) 2009-07-07

Family

ID=38789945

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070052271A KR100906546B1 (ko) 2006-05-30 2007-05-29 동적 트리밍을 수행하는 시스템 및 방법

Country Status (3)

Country Link
US (1) US7966509B2 (ko)
KR (1) KR100906546B1 (ko)
TW (1) TWI336891B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9760150B2 (en) 2012-11-27 2017-09-12 Nvidia Corporation Low-power states for a computer system with integrated baseband
US9454421B2 (en) 2013-10-15 2016-09-27 Cypress Semiconductor Corporation Method for providing read data flow control or error reporting using a read data strobe
JP2019008859A (ja) * 2017-06-28 2019-01-17 東芝メモリ株式会社 半導体装置
US11321457B2 (en) * 2019-09-16 2022-05-03 Nuvoton Technology Corporation Data-sampling integrity check by sampling using flip-flops with relative delay
CN116094497B (zh) * 2023-04-11 2023-07-25 长鑫存储技术有限公司 一种采样测试电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100567993B1 (ko) 1998-07-06 2006-04-06 후지쯔 가부시끼가이샤 셀프 타이밍 제어 회로

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5206822A (en) 1991-11-15 1993-04-27 Regents Of The University Of California Method and apparatus for optimized processing of sparse matrices
JP3323950B2 (ja) 1992-03-17 2002-09-09 サン・マイクロシステムズ・インコーポレーテッド デジタル画像処理システムでｉｄｃｔを実施する方法及びそのためのｉｄｃｔプロセッサ
JP2950682B2 (ja) 1992-08-04 1999-09-20 シャープ株式会社 逆離散余弦変換演算装置
JPH07262175A (ja) 1994-03-18 1995-10-13 Fujitsu Ltd 関数変換演算装置
US6421695B1 (en) 1995-10-28 2002-07-16 Lg Electronics Inc. Apparatus for implementing inverse discrete cosine transform in digital image processing system
JP3845920B2 (ja) 1996-11-26 2006-11-15 ソニー株式会社 行列転置装置
KR100239349B1 (ko) 1996-12-20 2000-01-15 구자홍 역이산 코사인 변환기의 데이타 포멧 변환 회로
US6167092A (en) 1999-08-12 2000-12-26 Packetvideo Corporation Method and device for variable complexity decoding of motion-compensated block-based compressed digital video
US6799192B1 (en) 2001-01-09 2004-09-28 Apple Computer, Inc. Method and apparatus for inverse discrete cosine transform
KR100481067B1 (ko) 2001-09-28 2005-04-07 브이케이 주식회사 분산 산술 처리장치 및 그를 이용한 이차원 이산여현변환 처리장치
US7032121B2 (en) * 2002-01-10 2006-04-18 Hatteras Networks System for deriving desired output frequency by successively dividing clock signal frequency by ratios obtained by dividing clock signal frequency by common divisor and specific integer
US6980041B2 (en) * 2002-10-04 2005-12-27 Hewlett-Packard Development Company, L.P. Non-iterative introduction of phase delay into signal without feedback
US7234069B1 (en) * 2004-03-12 2007-06-19 Altera Corporation Precise phase shifting using a DLL controlled, multi-stage delay chain

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100567993B1 (ko) 1998-07-06 2006-04-06 후지쯔 가부시끼가이샤 셀프 타이밍 제어 회로

Also Published As

Publication number Publication date
US20070280034A1 (en) 2007-12-06
KR20070115692A (ko) 2007-12-06
TWI336891B (en) 2011-02-01
US7966509B2 (en) 2011-06-21
TW200807441A (en) 2008-02-01

Similar Documents

Publication Publication Date Title
US11790962B2 (en) Strobe acquisition and tracking
US6690201B1 (en) Method and apparatus for locating data transition regions
KR100470995B1 (ko) 클럭수신 동기회로를 갖는 멀티클럭 도메인 데이터 입력처리장치 및 그에 따른 클럭신호 인가방법
JP5537568B2 (ja) 信号受信回路、メモリコントローラ、プロセッサ、コンピュータ及び位相制御方法
CN105718404B (zh) 一种基于fpga的方波发生器及方法
US9154141B2 (en) Continuous high-frequency event filter
US20130207703A1 (en) Edge selection techniques for correcting clock duty cycle
KR100906546B1 (ko) 동적 트리밍을 수행하는 시스템 및 방법
KR20030013652A (ko) 링 - 레지스터 제어형 지연 고정 루프 및 그의 제어방법
KR20010073884A (ko) 클럭 동기 회로 및 이를 구비하는 반도체 장치
US8981974B2 (en) Time-to-digital converter and control method
JP4517891B2 (ja) シリアル／パラレル変換回路及びパラレル／シリアル変換回路
WO2008024659A2 (en) Circuits to delay a signal from a memory device
US7911873B1 (en) Digital delay locked loop implementation for precise control of timing signals
Jeon et al. A 66-333-MHz 12-mW register-controlled DLL with a single delay line and adaptive-duty-cycle clock dividers for production DDR SDRAMs
TW202318806A (zh) 具有分段延遲電路的延遲鎖相迴路
CN101018049B (zh) 延迟锁相回路
CN113098499A (zh) 一种延迟锁相环
US6973155B2 (en) Highly scalable glitch-free frequency divider
CN100583289C (zh) 用于执行动态修整的系统
JP2004064143A (ja) クロック同期回路及び半導体装置
CN112671379B (zh) 一种时钟相位选择电路
US20070139091A1 (en) Method and apparatus for pre-clocking
CN118041344A (zh) 一种输出占空比可调的时钟分频器
Ye et al. A fast-lock digital delay-locked loop controller

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130604

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140609

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150602

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180601

Year of fee payment: 10