TWI336891B - System and method for performing dynamic trimming - Google Patents

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1336891 九、發明說明： 【發明所屬之技術領域】 本發明之實施例係關於低功率動態修整。更具體而言， 本發明之實施例係關於晶片之用以產生幾乎不變之延遲之 跟蹤操作。本發明至少揭示用於執行動態修整之系統及方 法。 【先前技術】 隨機存取記憶體（RAM)可用於電腦平臺中以便在主記憶 體中進行臨時資料儲存。特定而言，動態RAM (DRAM)記 憶體為系統記憶體提供具有成本效益之解決方案。對 DRAM之改良導致出現同步DRAM (SDRAM)技術，在該技 術中使用同步介面來存取記憶體資料。亦即，在與電腦系 統匯流排及處理器同步之時脈脈衝之上升沿傳遞來自記憶 體之資料。特定而言，SDRAM每個時脈循環傳遞一個資 料位元（每條資料線）。 對SDRAM之改良導致出現"雙資料速率"（DDR) SDRAM 技術。基本上，DDR技術使SDRAM之頻寬或資料速率傳 遞加倍。特定而言，DDR記憶體在時脈循環之上升（自低 至高）及下降（自高至低）沿兩者上傳遞資料。由此，每一時 脈循環傳遞兩個資料位元（每條線）。DDR記憶體之革新導 致出現DDR2記憶體，在DDR2記憶體中DDR記憶體之頻寬 或資料速率傳遞加倍。此外，在DDR2記憶體中可實現較 高之資料速率傳遞。 DDR記憶體有時用於低功率裝置（例如，LP-DDR、LP- 121217.doc 1336891 DDR2等）中。此等較小之低功率裝置（例如，蜂巢式電話、 個=數位助理（PDA)、移動裝置等）在低功率條件下操作時 顯著得益於DDR技術之較高存取速度。 兩個問題顯著影響低功率LP_DDR定時。第一， 讀取資料定時f用戶端晶片預測接收到返回讀取資料之^ 間® 口。第一’用戶端亦必須延遲返回時脈選通信號，使 得其可在穩定時間對資料進行取樣。通常以用戶端電路中
之可調諧延遲來解決此兩個問題。典型之解決方案為靜態 延遲鏈或延遲鎖定迴路（DLL),其功率消耗經不起低功= 市場之檢驗。 過程-電壓·溫度（PVT)變化可顯著影響Lp_DDRK憶體之 效能。PVT變化可變得非常大。舉例而言，移動應；可經 受極端之溫度變化。’亦即’在移動市場中，操作條件亦可 能經歷較大變化。 特定而言，藉由使用由DDR記憶體供應之讀取選通信號 (時脈）來實施對DDR記憶體中資料之存取。讀取選通^號 與來自記憶體之資料精密地對準。亦即，讀取選通信號之 上升沿及下降沿與傳入之來自DDR記憶體之資料位元組選 通信號-致。舉例而言，當資料選通信號切換且"quse"信 號(例如1示期望使用記憶體之Q輸出之信號)為高時讀 取資料。 然而，f資料正隨著讀取選通信號切換時，&法對資料 進行取樣。由此，讀取選通信號被延遲，使得當資料不在 切換時可存取資料。特定而言H㈣下，可藉㈣ 1212l7.doc 1336891 易受鮮變化之影響因此找出適合於所有操作條件之 靜態修整器值較困難。舉例而言，移動應用可經受極端之 溫度變化，從而導致較大之PVT變化。tPVT條件向極端 變化時，隨著延遲單元偏離其標稱延遲，#態修整器值將 逐漸失去其居中屬n由此’實施減小之操作頻率以解決 PVT變化。
擇在裝置之整個操作過程中經過固定且不變數目之邏輯單 元之延遲來以靜態方式完成修整器延遲。另外，單=鏈容 如先前提及，可實施DLL來獲得讀取選通信號中之不變 延遲。然而，已知DLL會消耗大量功率，且因此可能不適 於在嚴格低功率限制下操作之移動應用。與典型之ddr記 憶體相比，LP-DDR記憶體上不存在DLL會導致讀取資料 之返回時間之較大變化。由於接收電路之可調諧延遲在 LP-DDR中不匹配，因此其要求用於可調諧延遲之電路在 所有操作條件下均盡可能地不變。然而，在低功率移動 DDR應用中，PVT變化更加顯著，因為大多數DRAM記憶 體常見之tAC定時參數由於不存在DLL之緣故而具有幾乎 一個完整時脈循環之變化。 【發明内容】 一種用於執行動態修整之系統及方法。具體而言，該系 統包括一用於產生參考時脈信號之時脈。該參考時脈信號 包括第一頻率’該第一頻率為一信號（例如，來自DDR記 憶體之資料時脈信號）之第二頻率之因數。計數器耦接至 該時脈，且基於該參考時脈信號之脈衝產生複數個時脈脈 121217.doc 1336891 衝。該複數個時脈脈衝以自該第一頻率減慢之頻率產生以 便進行低功率操作。相位長度偵測器耦接至該計數器，且 包括用於偵測所產生之複數個時脈脈衝中之至少一者之平 均長度的修整器鏈。變換模組耦接至該相位長度偵測器， 以便將該平均長度變換為信號之相位延遲。 【實施方式】 現將具體參照本發明之較佳實施例，附圖中說明該等較 佳實施例之實例。雖然將結合較佳實施例描述本發明，但 將瞭解，不希望其將本發明限於此等實施例。相反，本發 明希望涵蓋可能包含在由所附申請專利範圍界定之本發明 之精神及範圍内之替代形式、修改及等效物。此外，在本 發明實施例之以下具體實施方式中，陳述大量特定細節以 便提供對本發明之徹底理解。然而，一般熟習此項技術者 將瞭解，可在無此等特定細節之情況下實踐本發明。在其 它情況下，為避免不必要地混淆本發明實施例之各態樣， 未詳細描述眾所周知之方法、程序、組件及電路。 因此，本發明實施例提供用於執行低功率動態修整之電 路及方法。所提供之電路提供用於動態地跟蹤晶片之操作 狀態以產生近似不變之延遲之機制。在一項實施例中，由 於電路以自來自DDR記憶體之資料時脈信號之頻率任意減 小之頻率操作，所以實現低功率操作。舉例而言本發明 之一項實施例以DDR時脈之頻率之丨/8操作。電路之操作 頻率緩慢亦使設計在亞穩定性方面更為穩固，同時亦使得 能夠使用消耗較少功率之減小之晶粒面積。另外，在一項 J212l7.doc • 10- (S ) 1336891 實施例中，設計可進行縮放，_經㈣之延遲之長产可 編程為固定延遲之線性變換。另一實施例可按照醜：脈 循％之1/64至任意長度之步距進行編程。其它實施例提供 I縮放性，使得可能產生預期返回讀取資料之可調諧時間 窗口。本發明實施例亦可縮放，因為可編程延遲步距之間 隔尺寸為高速2輸入NAND閘之間隔尺寸。一項實施例之電 路亦使用於產生時脈延遲之參考時脈中出現之工作循環失 真最終達至平衡。另一實施例之電路亦能夠解決可動態調 諧延遲中正邊沿與負邊沿之間的傳播差異。在其它實施例 中，該電路亦可藉由使用跨越若干時脈循環之較長期平均 電路來濾出參考時脈上之抖動。在一項實施例中，使用四 個樣本之平均值來濾出一階效應。 低功率動態修整 本發明實施例能夠提供對於LP-DDR(低功率雙資料速率 s己憶體）標準之功率動態修整。為讀取自DDR記憶體返回 之資料，本發明實施例能夠延遲傳入之位元組選通信號 (例如，rdqsO、rdqsl、rdqs2及rdqs3)，使得在穩定狀態下 對返回讀取資料進行取樣。因此，在資料不在變換時對資 料進行取樣。並且’本實施例產生預期返回讀取選通信號 穩疋且因此有效之所預期之時間窗口。此確保當匯流排讀 取選通信號為三態時，雙向選通信號不被用作時脈。
在LP-DDR記憶體之情境内描述本發明實施例。本發明 之其它實施例較好地適於使用任何類型之DDR記憶體之實 施方案。因此’本文提供之實例在DDR記憶體、LP-DDR 121217.doc 1336891 記憶體等内實施。 圖1為說明根據本發明之一項實施例產生用於對來自 DDR記憶體之資料進行取樣之時脈的信號圖1〇〇。明確而 言’圖1之圖表展示供LP-DDR用戶端使用以讀取資料信號 110中之返回資料之信號。如圖1所示，信號圖1〇〇包含資 料信號110、讀取選通信號120、窗口信號13〇、經邏輯 AND運算之信號140，及經移位之讀取選通信號15〇。 資料信號110含有自DDR記憶體存取之返回資料。DDR 記憶體亦發送與資料信號11 0精密對準之讀取選通信號 (rdqs)。rdqs信號120為用於讀取來自DDR記憶體之資料之 時脈。rdqs信號120亦包含不讀取資料信號11()之三態區 125(散列標記）。 本實施例產生自定時qUSe信號13〇以當預期返回讀取資 料時確疋有效窗口 13 5。在一項實施例中，以粗粒度及細 粒度旋鈕來確定窗口 135之時間位置。在一項實施例中， 使用例如正反器之順序元件來實現粗粒度調諧。用本文稱 為"qiise修整器"之修整器來完成細粒度延遲調諧，該修整 器之名稱指示預期記憶體之（^輸出正在使用中。經由本文 稱為"rdqs修整器"之修整器來完成選通信號之移位。 寺間自口 135用於藉由對傳入之rdqs選通信號12〇與該窗 口 135執行AND運算來限定讀取選通信號。此過程自時脈 中/肖除二態區125。亦即，對窗口信號及讀取選通信號 執订AND運算以當可自LP-DDR記憶體讀取資料時確定取 樣時脈。 1212l7.doc 12 1336891 在一項實施例中，rdqs修整器應旨在實現幾乎等效於來 自DDR s己憶體之傳入時脈之四分之一相位之延遲，因為此 使rdqs精確地位於資料之兩個邊沿之間的中心處。 施加至quse窗口 135之延遲量取決於其所處之系統。在 一項實施例中，適當目標可在〇至時脈之四分之一相位之 間變化，其中步距超出使用正反器進行之粗粒度修整過程 中所處理之四分之一相位。在一項實施例中，在執行上述 AND運算之前修整窗口信號。 在一項實施例中，執行動態修整之電路為一種適應性方 法，其改變藉由使用穩定之時脈參考跟蹤操作狀態而確定 之延遲單元之數目。藉由跟蹤操作狀態，修整器可使rdqs 選通k號即使在極端彳呆作狀態下亦保持位於中心處。
圖2為說明根據本發明之一項實施例能夠執行動態修整 之系統200之方塊圖200。系統200能夠動態地跟蹤Lp_DDR 記憶體晶片之操作狀態，以便產生近似不變之延遲。根據 本發明之一項實施例，系統200用於跟蹤與Lp_DDR記憶體 之互動，以便使圖1之讀取選通信號l2〇&quse窗口 13〇位 於中心處。 如圖2所示，系統200包含時脈210。時脈（例如，21〇)產 生參考時脈信號。在一項實施例中，時脈（例如，2丨〇)產生 具有頻率之參考時脈信號，該頻率為一信號（例如，ddr 記憶體時脈信號、LP-DDR記憶體時脈信號等）之週期之因 數。 在一項實施例中，參考時脈信號之頻率快於資料時脈信
*21217.doc •13- CS 1336891 號之頻率。舉例而言，在一項實施例十，自可用於存取 LP-DDR記憶體之鎖相迴路（pLL)中產生參考時脈信號。在 一項實施例中’參考時脈信號之頻率快兩倍。較快之參考 時脈信號用於（例如）向LP_DDIUi憶體產生雙邊沿輸出。較 快之時脈具有較佳之工作循環’因為參考時脈信號對Lp_ DDR記憶體之輸出需與來自Lp_DDR記憶體之資料時脈信 號一起位於中心處。在此情況下，參考時脈信號之脈衝長 度近似等於資料時脈信號之相位之四分之一。 在其它實施例中，參考時脈信號之頻率等於或小於資料 時脈信號之頻率。在此等情況下，為適應較慢之頻率，實 施動態修整之延遲鏈電路將大於以快力資料時脈信號之頻 率操作之電路。 並且，系統200包含週期性計數器22〇。計數器耦接至時 脈並產生基於參考時脈信號脈衝之複數個時脈脈衝。明確 而吕，計數器產生用於減少功率消耗之較慢頻率之時脈。 因此，在一項實施例中，以自參考時脈信號之頻率減慢之 頻率產生該複數個時脈脈衝以進行低功率操作。參看圖8 及9Β提供對週期性計數器之更詳細論述。 如圖2所示，週期性計數器22〇產生使用參考時脈之脈衝 之正相位及負相位來估計由於Ρντ變化而導致之延遲之週 期性事件。並，使用週期性計數器22()來產生用於估計 延遲之該複數個脈衝之正邊沿及負邊沿。舉例而言，用於 估計由於PVT變化而導致之延遲之脈衝包含以下内容：參 考時脈信號之正相位及正邊沿；參考時脈信號之負相位及 121217.doc •14· 1336891 =邊沿；參考時脈信號之正相位及負邊沿；以及參考時脈 七號之負相位及負邊沿。在-項實施例中，以參考時脈信 號之近似每16個循環之頻率產生脈衝以進行較低功率操 作0 另外，系統200包含相位長度偵測器230。該相位長度偵 測器輕接至計數器，^用於㈣來自該複數個時脈脈衝之 脈衝中之至少—者之平均長度。在—項實施例中，相位長 度偵測器包括修整器鏈。圖3A、3B及9(：中包含對相位長 度4貞測器2 3 0之更詳細論述。 該系統亦包含變換模組，該變換模組耦接至相位長度偵 測器230。舉例而言’該變換模組將偵測到之脈衝之長度 變換為資料時脈信號之相位延遲。以此方式，藉由動態地 修整來自LP-DDR記憶體之資料時脈信號，將過程、電壓 及溫度（PVT)變化考慮至整個系統2〇〇中。 圖3 A為根據本發明之一項實施例之相位長度偵測器電路 300A之不意圖。相位長度偵測器電路3〇〇八類似於圖2之相 位長度偵測器230。相位長度偵測器3〇〇A包括修整器3 1 〇， 該修整器3 10大體上類似於用於修整資料時脈信號之修整 器。另外，相位長度偵測器3〇〇A包括鎖存器列32〇，該鎖 存器列320係用於俘獲修整器31〇之每一級處之資料。並 且’相位長度偵測器300A包括一列正反器330，該列正反 器330對該列鎖存器320中之鎖存内容進行重新定時，以便 避免亞穩定性。 在本實施例中’修整器310中之延遲鏈足夠長而超過較 121217.doc •15- (S ) 丄wo奶1 快時脈信號之時脈週期 八 町咫朋之丰或DDR時脈信號之週期之四 分之一。並且，延遲鏈必須足夠長以適應最大工作循環失 真。當使用快時脈（例如，以資料時脈信號之頻率之兩倍 操作之參考時脈）時，&意味著延遲鏈俘㈣自職記憶 體之資料時脈信號之四分之—週期加上工作循環失真。另 方面，根據本發明之另一實施例，使用來自ddr記憶體 本身之資料時脈信號將需要兩倍長之延遲鏈，且將偵測來 自DDR記憶體之資料時脈信號之一半週期。 圖3A中，輸入區塊34〇自計數器選擇用於確定脈衝長度 及施加至資料時脈信號之相應延遲之脈衝。舉例而言，多 工器345選擇用於由計數器產生之複數個脈衝中之基於參 考時脈彳s號之一個脈衝之兩個時脈脈衝閘鎖存器之間的信 號將選疋之仏號同時且並列地發送至該鎖存器列320及 修整器3 10。 如圖3A所示，修整器31〇確定脈衝穿過修整器31〇之延遲 級之傳播。明確而言，在一項實施例中，修整器3丨〇包括 64個包含NAND閘之延遲級。展示反相緩衝器耦接至延遲 級之每一者以複制對於用於延遲資料時脈信號之修整器之 延遲狀態的負載。其它實施例較佳地適於更多或更少之延 遲級。 在一項實施例中，將共同信號施加至修整器3 1 〇中之延 遲級之每一者（例如，標記為"TIEHI";^在一項實施例中， 共同信號可為高信號。 修整器已達至穩定狀態之後，將脈衝之前沿發送至修整 121217.doc •16- 1336891 器310之級。其後，將脈衝之後沿發送至修整器⑽之級。 :將脈衝長度設定在前沿與後沿之間。在一項實施例中， 刖沿及後沿分別為脈衝之正邊沿及負邊沿。 :時，鎖存器列320在脈衝之正邊沿開啟。並且，該鎖 存器列在脈衝之負邊沿關閉。亦即，鎖存器列咖俘獲延 遲級之每一者之狀態。 在一項實施例中’由於修整器31G中之延遲鏈由交替之 反相組成’所以使用鎖存器列32〇中之鎖存器之非反相⑼ 及反相_)輸出。每當鎖存器閘關閉時，藉由記下兩個相 鄰鎖存：具有不同值之位置來確定脈衝之傳播位置。亦 j隨著脈衝之則沿傳播通過延遲級，當鎖存器關閉時， 前沿將已到達具有高值之最後延遲級nand閉。下一 NAND閘延遲級仍被重設為共同信號：低信號。因此，兩 個相鄰鎖存器具有不同值。 。在-項實施例中，若參考時脈信號之頻率為資料時脈信 號之頻率之兩倍，則脈衝長度指示資料時脈信號之四分之 一相位。因此，藉由記下兩個相鄰鎖存器具有不同值之位 置來確定該四分之一相位延遲之位置。 圖3B為根據本發明之—項實施例之相位長度偵測器電路 3〇〇B之示意圖。相位長度偵測器電路“⑽類似於圖2之相 位長度偵測器230。因為反相沿相位長度偵測器電路發 生，所以延遲鏈中之正邊沿及負邊沿可具有幾乎相等之傳 播延遲。因此，相位長度偵測器電路3〇〇B為相位長度偵測 器電路300A之簡化形式。明確而言，圖3B中之電路不包 1212I7.doc 17 1336891 含使傳遞至延遲鏈之邊沿反相之反相器395。並且，圖3B 中之電路消除圖3A之並列X0R閘390 _提供之失真。圖3A 及3B中類似編號之方塊希望執行類似功能。 在另—實施例中，相位長度偵測器電路3〇〇八及3〇叩可 以更多硬體為代價來避免使負相位反相及/或在鎖存器之 間進行多路傳輸（例如，使用多工器345)。可藉由使用第二 組負相位鎖存器來實現此㈣，藉此減少使時脈信號反：
及/或在經反相與未經反相t時脈信號之間進行多路傳輸 之需要。
在一項實施例中，取最後四個相位延 ㈣脈之工作循環失真及延遲鍵邊沿失真之一 多樣本之平均值會產生更佳之結果，因為其會渡出更多之 抖動。在-項實施例中，取平均值限於在一項實施例中之 四個樣本.參考時脈信號之正相位及正H參考時脈作 號之負相位及正邊沿；參考時脈信號之正相位及負邊沿： ::參考時脈信號之負相位及負邊沿。其會濾出由於循環 而導致之時脈雜訊。舉例而言，時脈信號之正相位及 鈕11兩者可與正邊沿鎖存器開啟及負邊沿鎖存器關閉-:慮（例如’如圖9C所示）。電路谓A使用僅一個鎖存器 抖動：：所有可能之邊沿/相位情況。另外，為改良時脈 跨越二時::===術硬體之額外代價來取 減==二:::波:式產生並遞送脈衝。其為 "調之科動。亦即，以參考時脈信號之頻 12I217.doc 1336891 率循環之質數間隔發送用於計算相位延遲之脈衝。如此實 施以減少諧波抖動。 圖4為說明根據本發明之—項實施例用於確定施加至資 料時脈k號之延遲之可由輸人區塊34()選擇之複數個時脈 ，衝的時序圖。如圖所示，在計數7處，時脈脈衝問鎖存 β 343在信號42〇中傳遞時脈脈衝之正相位、正彡沿。在計 數23處，在信號420十傳播時脈脈衝之反相負相位、正邊 ’。。在δ十數39處，在信號42〇中傳播正相位、負邊沿。在 。十數55處，在信號420中傳播反相負相位、負邊沿。使用 正及負相位之目的為補償參考時脈中之失真之工作循環。 、 使用正及負邊沿之目的為補償下文論述之修整器 310之延遲鏈中之正邊沿及負邊沿失真。取該四個情況之 平均值會濾出此等雜訊源之一部分。 如圖4所示，時脈信號410產生用於圖3八中之所有正反器 3 3 0上之時脈。明確而言，信號*丨〇允許當本實施例中計數 器達至6、22、38及54時時脈脈衝通過。依據圖4之波形 圖，正反器列在鎖存器俘獲資料之後幾乎16個循環時俘獲 資料。在一項實施例中如此做法之原因在於，亞穩定性之 機率隨著花費在此取樣間隔上之時間增加而大大減小。在 另一實施例中，差值並非精確地為16個循環，以避免鎖存 态與正反器之間的任何保持時間問題。因此，正反器處之 上升時脈邊沿始終比鎖存器處早至少半個循環。 圖5為根據本發明之一項實施例將自圖3 a及3Β之相位長 度俄測器摘測到之脈衝之長度變換成用於將讀取選通信號 121217.doc •19- 1336891 (fdqs)及qUse窗口定位在中心處之修整器設定的流程圖 500。 圖5展示48個修整器可選位置之實例。如圖所示，邊沿 位置偵測器510針對邊沿位置產生一位熱碼編碼（〇ne h〇t encoding)。隨後由編碼器520將此轉譯為二進制編碼。在 一項實施例中，如先前所述，將當前值及最後三個值保存 在寄存器530中。加法器電路540取所有收集到之值之平均 值以便刪除一階雜訊效應。亦即，加法器取自複數個時脈 脈衝確定之複數個長度之平均值。 隨後藉由變換模組550執行平均值之線性變換，使得可 由修整器來合成延遲。亦即，脈衝長度之平均值變換為資 料時脈信號之相位延遲。舉例而言，在此情況下，計算讀 取選通k號rdqs延遲》其為延遲傳入之資料時脈信號之修 整值。 另外，平均值之二次線性變換由變換模組555執行。在 此情況下，除四分之一相位（或半個相位）以外之延遲可由 修整器合成。其產生針對讀取資料返回信號之預期時間窗 口之quse精細修整值。如先前所述，此對於移動環境中之 quse修整尤其重要。 係數A及a之值為表示時脈循環之分數之乘數。在一項 實施例之情況下，其範圍在〇/64至23/64，藉此允許時 脈循環之微小過調量（oversh〇〇t)。在一項實施例中，偏移 量"B及b"為二之補值，其範圍以修整器位置單位為 -1024/64至 + 1023/64。 1212l7.doc 1336891 線性變換單元（例如，550及555)亦計算取平均所需之除 以四之除法。、结I為，線性變換隨後四捨i入為最接近之 修整器位置。若最終結果為負，則線性變換單元結果箝位 為〇，或若結果超過修整器長度，則線性變換單元結果箝 位為最大修整器值》 圖6為根據本發明之一項實施例用於基於藉由圖3八及36 之相位長度偵測器電路計算出之相位延遲來修整來自DDR "面之資料時脈k號之修整器電路6〇〇的示意圖。修整器 電路600包括延遲鏈61〇，其中延遲鏈61〇包括複數個反相 N AND閘。修整器電路6〇〇之延遲鍵61〇之長度可藉由選擇 或啟用複數個修整器分支點（例如，標記為"dec [χ]"，其中 X表示修整器級數）來動態地編程，其中每一修整器分支 點可包括NAND閘。在一項實施例中，延遲鏈6丨〇之長度範 圍可在2至65。另外，在一項實施例中，可回應於卩乂丁變 化來動態地更新該長度。 如圖6所示，輸入CLKIN通過延遲鏈610之動態選擇之數 目之級。可使修整器之長度為任意的，只要解碼值足夠 寬。視修整器長度而定，如圖所示需在鏈之開始及結束處 輸入奇或偶信號。 若修整器級或分支點之數目可由2除盡，則延遲鍵610之 開始處之輸入可為奇信號。如圖6所示，延遲鏈610包括64 個級’因此在延遲鍵610之開始處輸入奇信號。然而，若 所選擇之級之數目不可由二除盡，則可在延遲鏈610之開 始處輸入偶信號。 121217.doc 21 1336891 如圖6所示’小的懸擺反相器（dangHng inverter)模仿圖 3A之相位長度偵測器31〇之反相器（其中動態地估計延遲） 中建立之電容。NAND鏈之每一級均反相，因此CLK〇UT 輸出處之上升與下降延遲差值非常小，因此對於DDR系統 而5具有較好之品質。重要的是，修整器電路6〇〇之延遲 級中之每一 NAND閘均經歷相同之虛擬反相器，使得所有 閘在上升及下降情況下均經歷相同之電容。 當輸入CLKIN為0時，修整器電路6〇〇可動態地改變選擇 值。當rdqs選通信號通過時，無法改變修整器值（rdqs或 quse)。在一項實施例中，DDR介面已保證當不產生選通信 號時時間週期之間隔為規則的。其在向記憶體發布刷新時 發生。在另一實施例中’記憶體介面之容量被1〇〇%使用 相當罕見。因此，即使在刷新以外亦非一直發生讀取。因 此，在至少保證以週期性刷新循環進行更新之可能性之情 況下不預期有讀取資料返回之可能性期間，發生對修整器 值之連續更新。當介面不預期讀取資料返回時，預期在兩 種情況下對於修整器之輸入均為零。 注意，無法在不在鏈中引起潛在之時脈邊沿之情況下動 態地改變選擇信號。在一項實施例中，為確保安全地發生 切換，可月b在修整器之輸出處添加額外之閘以阻止發生轉 變選擇。舉例而言，在選擇不斷變化時，定義稱為切換保 持高之信號。此信號可用於保持輸出時脈穩定。囷6A中展 示此方案。 圖7為說明根據本發明之一項實施例用於對Lp_DDR記憶 121217.doc -22- (S ) 1336891 體介面中之資料時脈信號執行動態修整之電腦實施之方法 中之步驟的流程圖700。在一項實施例中，流程圖7〇〇中執 行之操作由圖2、3 A、3B及5中提供之系統實施。 在710處’輸入區塊340將來自參考時脈信號之脈衝之正 邊沿發送至鎖存器列。正邊沿開啟鎖存器中之每一者。參 考時脈信號包括為資料時脈信號之頻率之因數的頻率。每 一鎖存器能夠俘獲反相修整器鏈中相應且耦接之延遲級之 相應狀態。 在720處，輸入區塊340將正邊沿同時發送至修整器鏈。 脈衝之正邊沿隨後沿修整器鏈之延遲級向下傳播。可藉由 計异脈衝之正邊沿已傳播通過之延遲級之數目來近似地綠 又脈衝之長度。 在730處’鎖存器列320俘獲修整器鏈中延遲級之每一者 之狀態。明確而言，將脈衝之負邊沿並列地發送至該鎖存 器列及修整器鏈。一旦脈衝之負邊沿由鎖存器列接收，鎖 存器中之每一者就關閉並俘獲耦接且相應之延遲級之狀 態。 在740處，圖2之相位長度偵測器230確定當鎖存器列中 之兩個鎖存器之間發生狀態變化時兩個延遲級之間的點或 鏈接處之脈衝長度。在該點之前，延遲級之狀態為高值， 其指示脈衝之正邊沿之傳播。該點之後，所俘獲之延遲級 之狀態應處於共同之低水平，如先前所述。 在750處，圖2之變換模組24〇確定對應於所計算之脈衝 長度之資料時脈信號相位延遲。在一項實施例中，來自 121217.doc -23· (($ 1336891 DDR兄憶體之資料時脈信號或讀取選通信號之修整應旨在 實現接近資料時脈信號之四分之一相位之延遲，因為此將 使讀取選通信號精確地位於資料之兩個邊沿之間的中心 處。 用於排程事件之週期性計數器 圖8為根據本發明之一項實施例用於排程事件之週期性 計數器電路8G0的圖。週期性計數器刚用於藉由使用延遲 鏈中之脈衝之正及負相位以及正及負邊沿兩者估計來自 DDR記憶體介面之資料時脈信號之延遲，來自參考時脈中 產生較慢頻率之時脈。明確而言’在本發明之實施例中， "十數器900B(圖9B所tf之實施例中）之輸出用於駆動模仿修 整器之延遲鏈。 在項實她例中，汁數器800在rdqs及quse修整器在動態 模式中操作時操作。在另一實施例中，亦可能進行靜態操 作。另外’時脈閘控鎖存器藉由在未選擇動態更新時完全 切斷時脈來節省功率。 根據本發明之一項實施例，計數器8〇〇每16個循環產生 -脈衝以指示使用針對時脈之正相位還是負相位之脈衝來 估計延遲。計數器每32個循環確定在延遲鍵中啟動正邊沿 還是負邊沿。計數器確保所有相位延遲計算電路均以參考 時脈信號之頻率之1/16操作。在另一實施例中，可藉由使用 較寬之計數器作為圖8所示之計數器來使時脈頻率減慢。 偶數值運算 又 在本發明之實施例巾，可能進行詩修整來自咖記憶 12l217.doc -24- 1336891 體之資料時脈信號之偶數值運算。偶數值運算允許使用約 一半之硬體電路來實現對資料時脈信號之動態修整之電路 設計。舉例而言，在圖9A-9D中，展示包含動態修整器、 計數器、相位長度偵測器及相位位置偵測電路之組件，且 可比使用偶數與奇數修整器分支之較複雜之實施例使用更 少電路組件來實施該組件。 如圖9A所示，根據本發明之一項實施例，展示修整器電 路900A之圖，其中使用偶數值對來自DDR記憶體介面之資 料時脈信號計算並實施相位延遲。在本實施例中，假定2 個NAND閘延遲之間隔尺寸足夠小，則可藉由將動態修整 值限制為偶數值來實施更基本之修整器。 修整器電路900A具有對於延遲鏈91〇之可選輸入915(例 如奇數、偶數等），其可對應於較細粒度之修整器（例 如，600)之偶數選擇輸入。在一項實施例中，該可選輸入 可為恆定高（例如，rbl)，其中修整器（例如，9〇〇A)具有 奇數個閘（例如，4?對NAND閘加上一個標記為”uMrim. nandOO”之初始 NANE^，總共9Mg)NAND閘）。 單個NAND閘之延遲相當小，且因此，圖9A之修整器可 足以用於大多數LP-DDR應用。特定而言，當輸入clkin 為〇時，修整器900A可動態地改變選擇值，而無需在修整 器電路之輸出處有任何.保護電路。 如圖9A所示，延遲鏈91〇中之每— nand閘均遭遇同一 虛擬反相器，使得所有閘均在上升及下降條件下經歷相同 電办由於各種選擇值共用同一 NAND閘鏈，因此增加選 121217.doc •25· iBy 1336891 擇值可靠地增加修整器延遲。 在圖9B中，展示根據本發明之一項實施例用於偶數運算 之。十數器900B之電路圖。計數器9〇〇b含有較少硬體，因 為修整器之每一級處之反相假定修整器中的正邊沿及負邊 沿之正邊沿及負傳播之延遲幾乎相等。 在计數器900B之簡化型式中，計數器9〇〇B失去其控制 邊⑺資訊之最咼有效位。在本發明之實施例中，計數器 900Β之輸出用於驅動模仿修整器之延遲鍵。 在圖9C中，展示根據本發明之一項實施例用於偶數運算 之相位長度偵測器900C之電路圖。在本實施例中，相位長 度偵測器900C僅致力於自偶數值改變為偶數值（或奇數值 改變為奇數值）。由此，在一項實施例中，藉由去除一半 之鎖存器及一半之閘，可自圖3八及38之偵測器3〇〇八及 3〇〇Β進一步簡化相位長度偵測器900C之設計。 在圖9C中，將奇數值保留在鎖存器鏈中，且藉由觀察兩 個奇數鎖存器之間的點來確定偶數值。如圖9C所示，修整 器920中之相同反相器（例如，925)如在動態修整器中一樣 被使用從而在修整器920之每一延遲級處產生相同之電 容性負載。 邊沿位置偵測 圖1 0A及I 0B分別為根據本發明實施例用於偵測脈衝之 邊沿位置之邊沿位置偵測器1000A及1000B之電路圖。 舉例而言，圖1 0A展示根據本發明之一項實施例之邊沿 位置偵測器1000A。圖10A之電路確保輸出具有至少且至 121217.doc -26 · 多翠個 具有高輸出之位元（一位熱碼編碼之定義）。 見參看圖1 0B，當僅使用偶數值來進行相位長度偵測 則在硬體組件設計方面可進一步簡化邊沿位置偵測器 。邊沿位置偵測器1〇〇〇B更為經濟 因為其產生以 >整器間隔尺寸為代價而需一半之硬體。在另一實施例 中，邊沿位置偵測器丨000 A及丨000B兩者之設計使用重複 夕 -/> 夕·人之相同單元1〇〇〇c(圖1〇C所示之實施例中）。 根據本發明之其它實施例，隨後使用簡單之編碼器將一 位熱碼編碼轉譯成二進制數。圖11A及11B中展示一些用 於編碼之例示性結構。舉例而言，圖丨丨A中之編碼器 U〇〇A說明64χ6編碼器之編碼器位元設計。並且，圖 中之編碼器1100B說明32 x 5編碼器之編碼器位元設計。 線性變換及取平均 根據本發明之一項實施例，可使用乘法器完成圖2之方 塊240以及圖5之方塊55〇、555及54〇中執行之線性變換及 取平均。在一項實施例中，藉由使用4:2壓縮器單元在小 區域内實她乘法器。具體而言，在一項實施例中，選擇係 數"A及a"之最大分子23 ,因為此將部分乘積數限於四。此 外’預期不需要長於DDR時脈之四分之一相位之延遲。 圖12展示根據本發明之一項實施例之加法器電路12〇〇 , 其能夠使用半加法器、全加法器及壓縮器單元產生將各有 5位之四個數相加之較小設計來取數字之平均值。本實施 例用於具有3 2個位置之修整器。 在另一實施例中，使用類似之結構及單元來設計線性變 121217.doc -27- 1336891 換單元。在一項實施例中，若較多之值達至平均值，則可 寄存一邊值（side value)來跟蹤累積之計數。當新值出現 時，可減去最舊之值並加上新值。在另一實施例中，當此 結構限於四個樣本之平均值時，不需要此結構。 或者，根據本發明之一項實施例，可綜合整個設計以優 化自位置偵測器直至線性變換之閘。線性變換之輸出被翻 轉且選擇性地用於當不在進行讀取時改變修整器值。 由於線性變換之緣故，一項實施例能夠將quse修整器更 新至時脈循環之期望分數（使用係數A)並使其移位某一任 思數目之位置（使用偏移量B)。此提供適合於Lp_DDR移動 應用中之可能較大之tAC變化的PVT穩固方式。 本發明之實施例使用低功率及晶粒面積來動態地跟蹤延 遲，實現可縮放延遲之存在，以低面積成本提供亞穩定性 穩固性，且提供在不導致低頻干擾之同時改變具有反相級 之低面積修整器之分支點的設計選擇。本實施例之解決方 案解決在不存在消耗功率之〇1^時1^_1)1311返回讀取資料 之高變化量。最後，該設計解決在產生延遲時用作參考之 信號之工作循環失真。 簡略地概述’本發明已揭示以下内容。 概念1_ 一種用於執行動態修整之系統，包括： 一時脈，其用於產生參考時脈信號，其中該參考時脈信 號包括第一頻率，該第一頻率為一信號之第二頻率之因 數； 一計數器，其耦接至該時脈以便基於該參考時脈信號之 121217.doc -28- 1336891 脈衝而產生複數個時脈脈衝， 二 ^ 具中邊複數個時脈脈衝以自 該第一頻率減慢之頻率產生； 一相位長度偵測器，其耦接至該計數 測器包括用於偵測該複數個時脈脈衝中 長度的修整器鏈；及 一變換模組，其耦接$ # & & e a 筏至6亥相位長度偵測器以便將該長产 變換為施加至該信號之相位延遲。 又 概念2·根據概念1之方法盆
万忐其中該因數為2,使得該參考 時脈彳§號之該第一頻率為兮·彳士缺+ _ 只午兩4彳5唬之該第二頻率之兩倍，使
得該長度等於該信號之相位之約四分之一。 概念3.根據概念1之方法 A 万沄其中該複數個時脈脈衝包括： 該參考時脈信號之正相位及正邊沿； 該參考時脈信號之負相位及正邊沿； 該參考時脈信號之正相位及負邊沿；及 該參考時脈k號之負相位及負邊沿。
，該相位長度價 之至少一者之平均 概：4.根據概念!之方法’其中該相位長度偵測器包括： 鎖存器列，其用於在該複數個時脈脈衝中之一者之上 升沿開啟且在該複數個時脈脈衝中之-者之下降沿關閉； 一修整器’其耗接至該鎖存器列，該修整器包括複數個 延遲級’料延遲級用於在該下降沿傳播通過該鎖存器列 時一點處確定該上升沿通過該修整器之傳播。 概念5.根據概念4之方法，其中該鎖存器列包括複數個交 替反相鎖存ϋ ’該複數個交替反相鎖存⑽接至該複數個 延遲級，使得該長度被確定在兩個相鄰鎖存器具有不同輸 I212l7.doc -29- 1336891 出值之處。 概心6.根據概念1之方法，其中該變換模組包括，· 加法器，其用於取自複數個時脈脈衝確定之複數個長 度之平均值；及 線性變換模組，其用於執行該變換，將該複數個長度 之平均值變換為該相位延遲。 概心7·根據概念1之方法，其十該變換模組執行將該長度 變換為包括資料時脈信號之該信號之相位延遲的運算。 概念8.根據概念！之方法，其中該變換模組執行將該長度 2換為包括用於確定讀取資料何時有效之窗口的該信號之 相位延遲之運算。 概念9.根據概念1之方法，進一步包括： 一修整器，其用於修整信號使其具有該相位延遲。 概念10. —種用於執行動態修整之系統，包括： 一修整器鏈，其用於接收來自參考時脈信號之至少一個 脈衝，其中該修整器包括用於確定脈衝之上升沿通過該修 整器之傳播之複數個延遲級，其中該修整器鏈精密地近似 於用於修整該資料時脈信號之修整器鏈； 一鎖存器列，其用於俘獲該複數個延遲級中之延遲級之 狀態，其中在該修整器中當該脈衝之下降沿傳播通過該鎖 存器列時一點處確定該上升沿通過該修整器之傳播，其中 該點對應於該脈衝之長度； 一加法器，其用於取自該至少一個脈衝確定之複數個長 度之平均值； I2I217.doc 丄336891 一線性變換模組，其用於將該複數個長度之平均長度變 換為該資料時脈信號之相位延遲；及 一修整器，其用於修整該資料時脈信號使其具有該相位 延遲。 概念11.根據概念10之方法，其中該鎖存器列對該複數個 延遲級之一半進行編號，以俘獲該複數個延遲級之偶數 值。 概念12.根據概念10之方法，其中該參考時脈信號之每16 個循環產生該至少一個脈衝之脈衝以用於低功率操作，且 其中被取平均值之該至少一個脈衝包括： 该參考時脈信號之正相位及正邊沿； 該參考時脈信號之負相位及正邊沿； 該參考時脈信號之正相位及負邊沿；及 该參考時脈信號之負相位及負邊沿。 概念13.—種用於執行動態修整之方法，包括： 將來自參考時脈信號之脈衝之正邊沿發送至鎖存器列， 其中”亥參考時脈信號包括第一頻率’豸第一頻率為一信號 第頻率之因數，且其中該鎖存器列中之每一鎖存器能 夠俘獲修整n鏈巾之相應延較之相應狀態； 同時將該正邊沿發送至該修整器鍵； 在該脈衝之負邊沿上俘獲該鎖存器列中該經反相之修整 器鍵中之該延遲級中之每一者的狀態； 破定當該鎖存器列中之兩個鎖存器之間發生狀態變化時 該脈衝之長度；及 I21217.doc -31 - C S > 1336891 確定該信號之對應於該長度之相位延遲β 概念14.根據概念13之方法’進一步包括： 將該第一頻率設定為該第二頻率之兩倍，使得該相位延 遲為該信號之四分之一相位。 概念15.根據概念13之方法，進一步包括： 對指示讀取資料何時有效之窗口信號及來自記憶體之讀 取選通信號執行AND運算，以確定取樣時脈；及 使用由該修整器鏈精密地表示之修整器來修整該取樣時 脈使其具有該相位延遲。 概念1 6 ·根據概念13之方法，進一步包括： 以自該第一頻率減小之頻率發送來自該參考時脈信號之 至少又一個脈衝以進行低功率操作，從而確定該至少又一 個脈衝之相應長度；及 取該長度及該等相應長度之平均值以確定該相位延遲之 平均值》 概芯、17.根據概念16之方法，其中該發送至少又一個脈衝 包括： 藉由發送該參考時脈信號之正相位之負邊沿來減少抖 動，其中該脈衝之該正邊沿包括該正相位。 概芯、18.根據概念π之方法，其中該發送至少又一個脈衝 包括： 藉由發送該參考時脈信號之經反相之負相位之正邊沿來 減；>、工作循環失真，其中該脈衝之該正相位包括該參考時 脈信號之正相位。 121217.doc •32- 概念19.根據概念16之方法，進一步包括： 以°亥第一頻率之循環之質數間隔發送該至少又-個脈衝 中之脈衝以減少諧波抖動。 概〜20,才艮據概念i 3之方法，其中該信號包括資料時脈信 號。 /義而p本發明至少揭示一種用於執行動態修整之系 統及方法。具體而言，㈣統包括—用於產生參考時脈信 號之時脈。該參考時脈信號包括第-頻率，該第一頻率為 仏號（例如，來自DDRK憶體之資料時脈信號）之第二頻 率之因數。計數器可耦接至該時脈，且可基於該參考時脈 L號之脈衝而產生複數個時脈脈衝。該複數個時脈脈衝可 以自第一頻率減慢之頻率產生以進行低功率操作。相位長 度偵測器可耦接至計數器’且可包括用於偵測所產生之複 數個時脈脈衝令之至少一者之平均長度的修整器鏈。變換 模組可耦接至相位長度偵測器，以便將平均長度變換為信 號之相位延遲。 已出於說明及描述之目的提供對本發明特定實^例之以 上描述。不希望其為詳盡的或將本發明限於所揭示之精確 形式，且顯然，根據以上教示，可能作出許多修改及變 化。選擇並描述該等實施例以最佳地解釋本發明之原理及 其實踐應用，借此使其他熟習此項技術者能夠最佳地使用 本發明及各種實施例’並作出適於所預期之特定用途之各 種修改。希望本發明之範圍由附於此之申請專利範圍及其 等效物界定。 12l217.doc •33· 1336891 【圖式簡單說明】 圓1為根據本發明之—項實施例用於產生時脈信號之波 形之方塊圖。 圖2為說明根據本發明之一項實施例能夠執行動態修整 之系統之方塊圖。 圖3A為根據本發明之一項實施例之相位長度偵測器之示 意圖。 圖3B為根據本發明之一項實施例之相位長度偵測器之示 意圖’該相位長度偵測器假定延遲鏈中之負邊沿及正邊沿 具有近似相等之傳播延遲。 圖4為說明根據本發明之一項實施例用於確定施加至資 料時脈信號之延遲之複數個時脈脈衝的時序圖。 圖5為根據本發明之一項實施例能夠計算相位長度之系 統之圖。 圖6為根據本發明之一項實施例之修整器電路之示意 圖’該修整器電路用於基於由圖3A及3B之相位長度偵測 益電路汁算之相位延遲來修整來自DDR介面之資料時脈信 號。 圖6八私繪選擇時改變之分塊（Blocking Changed In Select)。 圖7為根據本發明之一項實施例用於執行動態修整之電 腦實施之步驟之流程圖。 圖8為根據本發明之一項實施例用於排程事件之週期性 計數器電路之示意圖。 121217.doc •34- 1336891 圖9 A為根據本發明之一項實施例之修整器電路之示意 圖’其中偶數值用於對來自DDR記憶體介面之資料時脈信 號計算並實施相位延遲^ ° 圖9B為根據本發明之一項實施例之用於偶數運算之計數 器之電路圖。 圖9C為根據本發明之一項實施例之用於偶數運算之相位 長度偵測器之電路圖。 圖1 Ο A為根據本發明實施例用於偵測脈衝之邊沿位置之 邊沿位置偵測器之電路圖。 圖10B為根據本發明之一項實施例用於偵測用於偶數修 整運算之相位位置偵測之邊沿位置偵測器的電路圖。 圖1 0C為根據本發明之一項實施例在圖1 〇A及1 〇B之邊沿 位置偵測電路中重複之單元的示意圖。 圖11A為根據本發明之一項實施例64 X 6編碼器之一般 編碼器位元設計之示意圖。 圖11B為根據本發明之一項實施例32 X 5編碼器之一般編 碼器位元設計之示意圖。 圖12展示根據本發明之一項實施例能夠取數字之平均值 之加法器電路。 【主要元件符號說明】 100 信號圖 110 資料信號 120 讀取選通信號 125 三態區 1212l7.doc •35· 1336891
130 窗口信號 135 有效窗口 140 經邏輯AND運算之信號 150 經移位之讀取選通信號 210 時脈 220 週期性計數器 230 相位長度偵測器 240 變換模組 300A ' 300B 相位長度偵測器電路 310 修整器 320 鎖存器列 330 正反器 340 輸入區塊 343 時脈脈衝閘鎖存器 345 多工器 390 XOR閘 395 反相器 410 時脈信號 420 信號 500 流程圖 510 邊沿位置偵測器 520 編碼 530 寄存器 540 加法器電路 121217.doc -36- 1336891
550 變換模組/線性變換單元 555 變換模組/線性變換單元 600 修整器電路 610 延遲鏈 700 流程圖 800 週期性計數器 900A 修整器電路 900B 計數器 900C 相位長度偵測器 910 延遲鏈 915 可選輸入 920 修整器 925 反相器 1000A 、 1000B 邊沿位置偵測器 1000C 相同單元 1100A、1100B 編碼 1200 加法器電路 121217.doc 37-

Claims (1)

  1. 案號：96119166 99年11月4曰修正-替換頁 十、申請專利範圍 •種用於執行動態修整之系統，包括： 時脈，其用於產生一參考時脈信號，其中該參考時 脈偽號包括一第一頻率，該第一頻率為一信號之一第二 頻率之一因數； 什數器’其搞接至該時脈以便基於該參考時脈信號 之脈衝而產生複數個時脈脈衝’其中以自該第一頻率減 慢之一頻率產生該複數個時脈脈衝； 一相位長度偵測器，其耦接至該計數器，該相位長度 债測器包括一用於偵測該複數個時脈脈衝中之至少一者 之一長度的修整器鏈；及 變換模組’其耦接至該相位長度偵測器，以便將該 長度變換為施加至該信號之一相位延遲。 2. 士吻求項1之系統’其中該因數為2，使得該參考時脈信 號之該第一頻率為該信號之該第二頻率之兩倍，使得該 長度等於該信號之一相位之約四分之一。 3. 如請求項1之系統，其中該複數個時脈脈衝包括： 該參考時脈信號之一正相位及正邊沿； 該參考時脈信號之一負相位及正邊沿； 該參考時脈信號之一正相位及負邊沿；及 該參考時脈信號之一負相位及負邊沿。 4. 如請求項1之系統，其中該相位長度偵測器包括： 一鎖存器列，其用於在該複數個時脈脈衝中之一者之 一上升沿開啟且在該複數個時脈脈衝中之--者之一下降 Ι.Ή 2l7.doc 索號：96119166 . 沿關閉； 99年11月4曰修正-替換頁 修整器，其耦接至該鎖存器列，該修整器包括複數 個延遲級，該等延遲級用於在該下降沿傳播通過該鎖存 器列時一點處確定該上升沿通過該修整器之傳播。 5‘如凊求項4之系統，其中該鎖存器列包括複數個交替反 相鎖存器，該複數個交替反相鎖存器耦接至該複數個延 遲級’使得在兩個相鄰鎖存器具有不同輸出值之處確定 該長度。 6·如6月求項1之系統，其中該變換模組包括： · 法器其用於決疋取自該複數個時脈脈衝確定之 複數個長度之一平均值；及 —線性變換模組’其用於執行該變換’將該複數個長 度之該平均值變換為該相位延遲。 月求項1之系統，其令該變換模組執行將該長度變換 資料時脈k號之該信號之該相位延遲的運算。 Θ求項1之系統，其中該變換模組執行將該長度變換 匕括用於確定讀取資料何時有效之一窗口之該信號鲁 之該相位延遲的運算。 9.如請求項1之系統，進一步包括： 一修整器，其用於修整該信號使其具有該相位延遲。 10·種用於執行動態修整之系統，包括： i正π。鏈，其用於接收來自一參考時脈信號之至少 個脈你1中該修整器鍵包括用於確定一脈衝之一上 升/°通過4修整器之埤播的複數個延遲級其中該修整 I：I：I7aIoc S 案號：96119166 〇〇 99年丨1月4日修正-替換頁 器鏈精密地近似於一用於修整一資料時脈信號之修整器 鏈； 鎖存器列，其用於俘獲該複數個延遲級中之延遲級 之狀態，其中在該修整器中當該脈衝之一下降沿傳播通 過"玄鎖存器列時一點處確定該上升沿通過該修整器之傳 播’其中該點對應於該脈衝之一長度； 加法益，其用於決定取自該至少一個脈衝確定之複 數個長度之一平均長度； 一線性變換模組’其用於將該複數個長度之該平均長 度隻換為该資料時脈信號之一相位延遲；及 一修整器，其用於修整該資料時脈信號使其具有該相 位延遲》 如求項1 〇之系統’其中該鎖存器列對該複數個延遲級 之—半進行編號，以俘獲該複數個延遲級之偶數值。 1 2.如β月求項1 〇之系統，其中s玄參考時脈信號之每1 6個循環 產生該至少一個脈衝之脈衝以用於低功率操作，且其中 被取平均值之該至少一個脈衝包括： 該參考時脈信號之一正相位及正邊沿； 該參考時脈信號之一負相位及正邊沿； 該參考時脈信號之一正相位及負邊沿；及 該參考時脈信號之一負相位及負邊沿。 1 3 · —種用於執行動態修整之方法，包括： 將來自一參考時脈信號之一脈衔之一正邊沿發K罕一 鎖存器列，其中該參考時脈信號包括一第一頻率， 12121 7.doc 1336891 一頻率為一信號之一第-頻束之^ 罘一頻率之一因數，且苴中 器列中之每—鎖存器均能夠俘獲—修整器财之一相應 延遲級之一相應狀態； 同時將該正邊沿發送至該修整器鏈； 在該脈衝之-負邊沿上俘獲該鎖存器列中該修整器鍵 中的該等延遲級中之每一者之狀態； 確定當該鎖存器列中之兩個鎖存器之間發生一狀態變 化時該脈衝之一長度；及 確定該信號之對應於該長度之一相位延遲^ 14. 如請求項13之方法，進一步包括： 將該第-頻率設定為該第二頻率之兩倍，使得該相位 延遲為該信號之四分之一相位。 15. 如請求項1 3之方法，進一步包括： 對指示讀取資料何時有效之一窗口信號及來自一記憶 體之一讀取選通信號執行一 AND運算，以確定一取樣時 脈；及 使用由該修整器鍵精密地表示之一修整器來修整該取 樣時脈使其具有該相位延遲。 16. 茱蜣：96119166 . 99年1丨月4曰修正-替換頁 如請求項13之方法，進一步包括： 以自該第一頻率減小之一頻率發送來自該參考時脈信 號之至少又一個脈衝以進行低功率操作，從而確定該至 少又一個脈衝之相應長度；及 取該長度及該等相應長度之平岣值，以確定該相位延 遲之一平均值。 I 7 due S 案號：96119166 j η 如上 、 99年11月4曰修正-替換頁 凊求項16之方法，其中該發送至少又一個脈衝包括： 藉由發送该參考時脈信號之—正相位之一負邊沿來減 夕抖動，其中該脈衝之該正邊沿包括該正相位。 月求項16之方法，其中該發送至少又一個脈衝包括： 藉由發送該參考時脈信號之一經反相之負相位之一正 邊’口來減少工作循環失真’其中該脈衝之一正相位包括 該參考時脈信號之—正相位。 . 19.如請求項16之方法，進一步包括： 以該第-頻率之揭環之質數間隔發送該至少又一個脉 衝中之脈衝以減少諧波抖動。 如清求項丨3之方法，其中兮作妹白紅 具中該仏说包括一資料時脈信號。
    '-12 I7.doc
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