CN112671379B - 一种时钟相位选择电路 - Google Patents

Abstract

本发明提供一种时钟相位选择电路，包括相位选择译码电路和时钟选择模块。相位选择译码电路包括M个脉冲发生单元、M个与门、M个触发单元和第一非门。在使能信号为高电平时，与M路相位依次延迟的候选时钟中相位在通讯场时钟的相位之前且与通讯场时钟的相位最接近的候选时钟对应的触发单元输出高电平，其它触发单元均输出低电平。时钟选择模块将与输出高电平的触发单元对应的1路候选时钟作为输出时钟输出。本发明提供的时钟相位选择电路，选出相位相近的候选时钟的时间仅需要通讯场时钟的几个周期，相比仅使用数字锁相环电路的方法，提高了根据通讯场时钟的相位变化锁定相位相近的候选时钟输出的响应时间。

Description

一种时钟相位选择电路

技术领域

本发明涉及NFC（Near Field Communication，近场通信）技术领域，更具体地说，涉及一种时钟相位选择电路。

背景技术

在NFC方案中，读卡器产生频率为13.56MHz的通讯场。NFC卡片通过读取读卡器发送的通讯场的强弱实现与读卡器通讯，而数据发送的速度也是与通讯场的频率相同步的。这就需要NFC卡片中的时钟与读卡器发送的通讯场的时钟，在频率以及相位上保持一致。

目前常用的方法是，采用数字锁相环来实现所需的时钟与通讯场的时钟频率一致。但数字锁相环对相位的调整是一个非常缓慢的过程，如果通讯场时钟相位产生变化，数字锁相环无法短时间锁定到与通讯场时钟相同的相位。在通讯场相位发生突然变化时，数字锁相环的相位会长时间的产生偏差。

发明内容

有鉴于此，本发明提出一种时钟相位选择电路，欲实现快速响应通讯场时钟相位的变化目的。

为了实现上述目的，现提出的方案如下：

一种时钟相位选择电路，包括：相位选择译码电路和时钟选择模块；

所述相位选择译码电路包括M个脉冲发生单元、M个与门、M个触发单元和第一非门；

第i个脉冲发生单元的输入端用于输入第i路候选时钟，第i个脉冲发生单元的输出端连接第i个与门的一个输入端，第i个与门的另一个输入端连接所述第一非门的输出端，第i个与门的输出端连接第i个触发单元的第一触发端，所述第i个触发单元的使能端用于输入使能信号，所述第i个触发单元的第二触发端连接第i+1个与门的输出端，所述第一非门的输入端用于输入通讯场时钟，各路候选时钟的频率均是通讯场时钟频率的N倍，N为正整数，第i+1路候选时钟相比第i路候选时钟的相位滞后T/M，i=1、2、……、M，T为候选时钟的周期；

时钟选择模块，用于将与输出端中数据置为1的触发单元对应的1路候选时钟作为输出时钟输出；

所述脉冲发生单元，用于在输入信号的上升沿触发下输出一个脉冲信号；

所述触发单元，用于在输入的使能信号为低电平时，输出低电平；在输入的使能信号为高电平时，若仅第一触发端出现脉冲信号则输出高电平并保持，若仅第二触发端出现脉冲信号则输出低电平并保持，若第一触发端和第二触发端均未出现脉冲信号则保持输出不变。

优选的，所述时钟选择模块，包括：

第一延时器、第一或门、第二非门、第一与门以及M个时钟选择子模块；

所述第一延时器的输入端用于输入所述通讯场时钟，所述第一延时器的输出端连接所述第一与门的一个输入端，所述第一与门的另一个输入端用于输入所述使能信号；

每个所述时钟选择子模块均包括第一级寄存器、第二级寄存器、锁存器和与门；

所述第一或门包括M个输入端，所述第一或门的输出端输出的为输出时钟；

第i个所述时钟选择子模块的第一级寄存器的数据输入端连接第i个触发单元的输出端，第i个所述时钟选择子模块的第一级寄存器的输入时钟端连接所述第一与门的输出端，第i个所述时钟选择子模块的第一级寄存器的数据输出端连接第i个所述时钟选择子模块的第二级寄存器的数据输入端；

第i个所述时钟选择子模块的锁存器的数据输入端连接第i个所述时钟选择子模块的第二级寄存器的数据输出端口，第i个所述时钟选择子模块的锁存器的输入时钟端用于输入第i路候选时钟；

第i个所述时钟选择子模块的与门的一个输入端连接第i个所述时钟选择子模块的锁存器的数据输出端，第i个所述时钟选择子模块的与门的另一个输入端用于输入第i路候选时钟，第i个所述时钟选择子模块的与门的输出端连接所述第一或门的第i个输入端；

所述第一或门的输出端通过所述第二非门连接各个所述时钟选择子模块的第二级寄存器的输入时钟端。

优选的，所述第一延时器，用于对输入的所述通讯场时钟延时8纳秒，并将延时后的通讯场时钟传输至所述第一与门。

优选的，所述脉冲发生单元，包括：

第二延时器、第三非门和第二与门；

所述第二延时器的输入端和所述第二与门的一个输入端连接，并作为所述脉冲发生单元的输入端；

所述第二延时器的输出端连接所述第三非门的输入端，所述第三非门的输出端连接所述第二与门的另一个输入端，所述第二与门的输出端作为所述脉冲发生单元的输出端。

优选的，所述脉冲发生单元输出的脉冲信号的脉冲宽度为300皮秒。

优选的，所述触发单元，包括：

第四非门、第五非门、第六非门、第三与门、第二或门、第三或门和第四或门；

所述第三与门的一个输入端作为所述触发单元的第一触发端；

所述第三与门的另一个输入端与所述第四非门的输入端连接，并作为所述触发单元的使能端；

所述第二或门的一个输入端作为所述触发单元的第二触发端；

所述第二或门的另一个输入端与所述第四非门的输出端连接，所述第二或门的输出端连接所述第三或门的一个输入端，所述第三或门的另一个输入端连接所述第五非门的输出端，所述第五非门的输入端连接所述第四或门的输出端；

所述第三与门的输出端与所述第四或门的一个输入端连接，所述第四或门的另一个输入端连接所述第六非门的输出端，所述第六非门的输入端连接所述第三或门的输出端，所述第六非门的输出端作为所述触发单元的输出端。

优选的，所述N为2。

优选的，所述时钟相位选择电路应用于NFC卡片。

与现有技术相比，本发明的技术方案具有以下优点：

上述技术方案提供的一种时钟相位选择电路，包括相位选择译码电路和时钟选择模块。相位选择译码电路包括M个脉冲发生单元、M个与门、M个触发单元和第一非门。在使能信号为高电平时，与M路相位依次延迟的候选时钟中相位在通讯场时钟的相位之前且与通讯场时钟的相位最接近的候选时钟对应的触发单元输出高电平，其它触发单元均输出低电平。时钟选择模块将与输出高电平的触发单元对应的1路候选时钟作为输出时钟输出。本发明提供的时钟相位选择电路，选出相位相近的候选时钟的时间仅需要通讯场时钟的几个周期，相比仅使用数字锁相环电路的方法，提高了根据通讯场时钟的相位变化锁定相位相近的候选时钟输出的响应时间。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明实施例提供的一种时钟相位选择电路的示意图；

图2为本发明实施例提供的一种时钟选择模块的示意图；

图3为本发明实施例提供的一种脉冲发生单元的示意图；

图4为本发明实施例提供的一种触发单元的示意图;

图5为本发明实施例提供的时钟相位选择电路的输入信号和输出信号的示意图;

图6为本发明实施例提供的时钟相位选择电路的内部信号时序示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参见图1，为本实施例提供的一种时钟相位选择电路，包括：相位选择译码电路11 和时钟选择模块12。相位选择译码电路11包括M个脉冲发生单元、M个与门、M个触发单元和 第一非门。Clk_i表示第i路候选时钟，i=1、2、……、M；图1示出的技术方案中M为36，需要说明 的是，M的数值本发明不做限定，本领域技术人员可以根据实际精度要求，进行选择。CR表示 通讯场时钟。各路候选时钟的频率均是通讯场时钟CR的频率的N倍，N为正整数。第i+1路候 选时钟相比第i路候选时钟的相位滞后T/M，T为候选时钟的周期。p_i表示第i个脉冲发生单 元产生的脉冲信号。

表示通讯场时钟的逻辑非。pa_i表示

与p_i进行逻辑与运算后得到 的信号。DEC_i表示第i个触发器的输出端

输出的信号。

第i个脉冲发生单元的输入端用于输入第i路候选时钟。第i个脉冲发生单元的输出端连接第i个与门的一个输入端。第i个与门的另一个输入端连接第一非门的输出端。第i个与门的输出端连接第i个触发单元的第一触发端R。第i个触发单元的使能端EN用于输入使能信号EN。第i个触发单元的第二触发端S连接第i+1个与门的输出端。第一非门的输入端用于输入通讯场时钟CR。需要说明的是，i=M时，第i个触发单元的第二触发端S连接第i+1个与门的输出端，指的是第M个触发单元的第二触发端S连接第1个与门的输出端。

时钟选择模块12，用于将与输出端中数据置为1的触发单元对应的1路候选时钟作为输出时钟CO输出。需要指出的是，第i个触发单元与第i路候选时钟对应，即与第i个触发单元对应的1路候选时钟为第i路候选时钟。

脉冲发生单元，用于在输入信号的上升沿（从低电平向高电平跳变时）触发下输出一个脉冲信号，该脉冲信号为由低电平变到高电平在变回低电平的脉冲信号。由于触发单元电路器件延时与实现的原因，触发单元的第一触发端R和第二触发端S的触发信号至少需要保持150皮秒，才能有效触发该触发单元。在一个具体实施例中该脉冲信号的脉冲宽度为300皮秒，以保证触发单元可以被正常触发。

触发单元，用于在输入的使能信号EN为低电平时，输出低电平；在输入的使能信号 EN为高电平时，若仅第一触发端R出现脉冲信号则输出高电平并保持，若仅第二触发端S出 现脉冲信号则输出低电平并保持，若第一触发端R和第二触发端S均未出现脉冲信号则保持 低电平。也就是说，触发单元在使能信号为“0”时，输出端

将一直输出“0”；在使能信号EN 为“1”时，若第一触发端R出现一个脉冲信号，输出端

将输出“1”并保持；若第二触发端S出 现一个脉冲信号，输出端

将输出“0”并保持；若第一触发端R和第二触发端S均保持为低电 平，则输出端

将保持输出不变；若第一触发端和第二触发端同时出现脉冲信号，则输出端

将变得不稳定。

相位选择译码电路11的作用是，在使能信号EN为“1”（高电平）时，从36路候选时钟Clk_i（1≤i≤36）中找到相位在通讯场时钟CR的相位之前并与通讯场时钟CR最接近的第k路候选时钟；将与第k路候选时钟对应的第k个触发单元的输出数据置为“1”，其余触发单元的输出数据均为“0”（低电平）。在使能信号EN为“0”时，各个触发单元的输出数据将保持之前的值一直不变，即在EN由“1”为“0”时刻之前的数据值。

将36路候选时钟分别接入脉冲发生单元后，得到36路脉冲信号p_i（1≤i≤36）。脉冲信号p_i的起始位置与对应候选时钟Clk_i的上升沿对齐；脉冲信号p_i的脉冲周期与Clk_i的时钟周期T相同；脉冲周期是指一个脉冲到下一个脉冲的时间。候选时钟经过脉冲发生单元以后，在原来的上升沿地方长出一个非常短的高电平脉冲，其他时刻都为低电平，相当于把候选时钟的高电平宽度缩短了，周期不变。

36路脉冲信号p_i（1≤i≤36）分别与输入通讯场时钟CR的逻辑非

进行逻辑与运 算后得到36路信号pa_i；即将所有在通讯场时钟CR的低电平时，产生脉冲的那些路脉冲信号 p_i都将被保留到pa_i中，而所有在通讯场时钟CR的高电平时产生脉冲的那些路脉冲信号p_i所 对应的pa_i将为低电平无脉冲产生。如果p_k-1的脉冲在通讯场时钟CR的上升沿之前产生，而p_k 的脉冲在通讯场时钟CR的上升沿之后产生，那么p_k-1与之前信号（p_k-2等）将保持脉冲信号， 而p_k与之后信号（p_k+1等）将无脉冲产生。

第i个触发单元的的第一触发端输入pa_i，第二触发端输入pa_i+1。在使能信号EN为 “0”时，每个触发单元的输出端

的数据均保持为“0”。在使能信号EN为“1”时，若仅pa_i产生 一个脉冲，会使第i个触发单元的输出端

的数据变为“1”并保持；在使能信号EN为“1”时， 若仅pa_i+1产生一个脉冲，会使第i个触发单元的输出端

的数据变为“0”并保持；在使能信 号EN为“1”时，如果pa_i与pa_i+1均产生脉冲，由于pa_i+1会比pa_i延时T/36产生，所以第i个触发 单元的输出端

的数据会在变为“1”后很快变回“0”并保持在“0”；在使能信号EN为“1”时， 如果pa_i与pa_i+1均无产生脉冲，则第i个触发单元的输出端

的数据会一直保持“0”不变；因 此，仅当pa_i产生脉冲而

无脉冲，第i个触发单元的输出端

的数据才会在变为“1”之后 继续保持为“1”不变；因此，只有一个触发单元的的输出端

的数据会一直为“1”，其它触发 单元的输出端

的数据大部分时间为“0”或者一直保持为“0”。

参见图2，示出了时钟选择模块12的优选实现方式，本实施例中时钟选择模块，包括第一延时器、第一或门、第二非门、第一与门以及36个时钟选择子模块。36路候选时钟Clk_i（i=1、1、……、36），每路候选时钟的周期均为T，每一路候选时钟的相位相比前一路候选时钟相位滞后T/36。

第一延时器的输入端用于输入通讯场时钟CR；第一延时器的输出端连接第一与门的一个输入端；第一与门的另一个输入端用于输入使能信号EN。第一或门包括36个输入端。第一或门的输出端输出的为输出时钟CO。延时器也是标准电路器件，包括数据输入端和数据输出端。延时器的功能是将数据输入端的数据延时一定的时长后输出数据输出端。在一个具体实施例中，第一延时器，用于对输入的通讯场时钟CR延时8纳秒，并将延时后的通讯场时钟CRD传输至第一与门，与使能信号EN进行逻辑与运算，得到延时参考时钟CRG。在使能信号EN为“1”时，延时参考时钟CRG为CR的8纳秒延时时钟，而在使能信号EN为“0”时，延时参考时钟CRG始终保持为“0”。将CR延时8纳秒使得第一级寄存器采集DEC_i时，DEC_i已经稳定。

每个时钟选择子模块均包括第一级寄存器、第二级寄存器、锁存器和与门。寄存器为标准电路器件，包括一个数据输入端D、一个输入时钟端和一个数据输出端Q。本发明中采用的寄存器均为上升沿触发寄存器；上升沿触发寄存器的功能是：在输入时钟的上升沿时，将数据输入端D的数据保存到数据输出端Q，相当于采集数据输入端D的数据到数据输出端Q并保持。

第i个时钟选择子模块的第一级寄存器的数据输入端D，连接第i个触发单元的输 出端

。第i个时钟选择子模块的第一级寄存器的输入时钟端连接第一与门的输出端。第i 个时钟选择子模块的第一级寄存器的数据输出端Q，连接第i个时钟选择子模块的第二级寄 存器的数据输入端D。en_i表示第i个时钟选择子模块的第一级寄存器的数据输出端口的数 据。

第i个时钟选择子模块的锁存器的数据输入端E，连接第i个时钟选择子模块的第二级寄存器的数据输出端。第i个时钟选择子模块的锁存器的输入时钟端用于输入第i路候选时钟。锁存器是标准电路器件，包括数据输入端E、输入时钟端和数据输出端Q。锁存器的功能是：在输入时钟为低电平时，数据输入端E的数据直接输出到数据输出端Q；在输入时钟为高电平时，数据输出端Q的数据保持不变。den_i表示第i个时钟选择子模块的第二级寄存器的数据输出端Q的数据。

第i个时钟选择子模块的与门的一个输入端，连接第i个时钟选择子模块的锁存器 的数据输出端Q。第i个时钟选择子模块的与门的另一个输入端，用于输入第i路候选时钟 Clk_i。第i个时钟选择子模块的与门的输出端，连接第一或门的第i个输入端。第一或门的输 出端口，通过第二非门连接各个时钟选择子模块的第二级寄存器的输入时钟端；即第一或 门的输出端口连接第二非门的输入端，第二非门的输出端分别连接各个第二级寄存器的输 入时钟端。gate_i表示第i个时钟选择子模块的锁存器的数据输出端Q的数据；gclk_i表示第i 个时钟选择子模块的与门的输出端的数据；

表示输出时钟CO经过逻辑非运算后得到的 反向时钟。

第i个时钟选择子模块使用第一与门输出端的延时参考时钟CRG作为第一级寄存 器的输入时钟，采集触发单元输出的DEC_i，得到的en_i；使用输出时钟CO的反向时钟

作为 第二级寄存器的输入时钟，对en_i进行采集，使得采集结果

与将要选出的候选时钟近似 同步。Clk_i作为锁存器的输入时钟，进行锁存得到

。由于在den_i（i=1、2、……36）中，只 有一个值为“1”，其余全部为“0”；而且dec_i与将要选出的候选时钟近似同步，因此锁存结果 也只有一路为“1”。用每一路锁存结果gate_i分别与本路的Clk_i进行与运算；再将各路得到的 结果gclk_i再进行或运算的结果作为CO输出；因为只有一路的锁存结果为“1”，因此只有该 路的候选时钟被选择出来，作为CO输出。

由于相位选择译码电路是由一系列电路组成的，每个电路和连线均有时间延迟， 而经过相位选择译码电路后，相位选择译码电路的输出值DEC₁~DEC₃₆可能会有不同程度的 延时，很难同时得到稳定的结果；有可能出现DEC₁已经由“0”变为“1”，而DEC₂尚未由“1”变为 “0”的情况。因此如果直接使用锁存器锁存DEC₁~~DEC₃₆，由于每个锁存器使用不同候选时钟 作为输入时钟，且DEC₁~DEC₃₆也不能保证同时变化，所以有可能会产生采集值gate₁~gate₃₆ 中有多个同时为“1”或者全部都是“0”的不被允许情况。针对该技术问题，本发明中第i个时 钟选择子模块利用第一级寄存器采集DEC₁~DEC₃₆，在输入使能信号EN为“1”时，在CRG的上升 沿采集DEC₁~DEC₃₆得到en₁~en₃₆，而在使能信号EN为“0”时，CRG将一直保持为低电平，因此 en₁~en₃₆将一直保持；接下来，en₁~en₃₆是与CRG的上升沿同步的，如果直接使用候选时钟的 上升沿采集，由于相位无法保证，同样会产生不稳定态的问题；本发明使用第二级寄存器， 且第二级寄存器的输入时钟使用反向时钟

，即使用输出时钟CO的下降沿作为第二级寄 存器的触发，对en₁~en₃₆进行采集。由于候选时钟的频率是

的整数倍，因此在CR的每个上 升沿选中的候选时钟基本上与前一次不会发生很大变化，很可能不变，或者相邻的一路；即 选中的那一路候选时钟与输出时钟CO的相位差距很小，因此使用

的下降沿采集en₁~ en₃₆，一方面可以避开不稳定的变化，采集到en₁~en₃₆的稳定值，另一方面，得到的en₁~en₃₆输 出变化的位置不会在即将选中的候选时钟上升沿附近。

参见图3所示，为本实施例提供的一种脉冲发生单元，该脉冲发生单元包括第二延 时器、第三非门和第二与门。第二延时器的输入端和第二与门的一个输入端连接，并作为该 脉冲发生单元的输入端。第二延时器的输出端连接第三非门的输入端。第三非门的输出端 连接第二与门的另一个输入端。第二与门的输出端作为该脉冲发生单元的输出端。脉冲发 生单元的输入信号I经过第二延时器的处理，得到信号d；将信号d进行逻辑非运算得到信号

；将信号

与脉冲发生单元的输入信号I进行逻辑与运算，得到脉冲发生单元的输出信号 O。第二延时器的延时时间决定了脉冲发生单元输出的脉冲信号的脉冲宽度。

参见图4所示，为本实施例提供的一种触发单元，该触发单元包括第四非门、第五 非门、第六非门、第三与门、第二或门、第三或门和第四或门。第三与门的一个输入端作为该 触发单元的第一触发端R。第三与门的另一个输入端与第四非门的输入端连接，并作为该触 发单元的使能端EN。第二或门的一个输入端作为该触发单元的第二触发端S。第二或门的另 一个输入端与第四非门的输出端连接。第二或门的输出端连接第三或门的一个输入端。第 三或门的另一个输入端连接第五非门的输出端。第五非门的输入端连接第四或门的输出 端。第三与门的输出端与第四或门的一个输入端连接。第四或门的另一个输入端连接第六 非门的输出端。第六非门的输入端连接第三或门的输出端。第六非门的输出端作为触发单 元的输出端

。

将触发单元的第一触发端R输入的信号与使能信号EN进行逻辑与运算得到信号 d1；将触发单元的使能信号EN进行逻辑非运算得到信号d0；将信号d0与第二触发端S输入的 信号进行逻辑或运算得到信号d2；将信号d1与输出端

的信号进行逻辑或运算得到信号 d3；将信号d3进行逻辑非运算得信号Q；将信号d2与信号Q进行逻辑或运算得到信号d4；将信 号d4进行逻辑非运算得到输输出端

的信号。当使能信号EN为“0”时，取反后的d0为“1”，则 无论第一触发端R的信号为任何值，d1一直为“0”，且无论第二触发端S的信号为任何值，d2 一直为“1”，这将使得输出端

的信号始终为“0”；当EN为“1”时，d0为“0”，d1将与第一触发 端R的信号一致，d2将与第二触发端S的信号一致；若第一触发端R与第二触发端S的信号一 直保持低电平，则输出端

的信号一直保持EN为“0”时的取值“0”；若第一触发端R产生一个 脉冲，则将输出端

的信号变为“1”；若第二触发端S产生一个脉冲，则将输出端

的信号变 为“0”；若第一触发端R与第二触发端S同时产生脉冲，输出端

的信号将变为不稳定的值， 但本发明实际不会出现第一触发端R与第二触发端S同时产生脉冲的情况；由于触发单元电 路实现特性的原因，要求第一触发端R和第二触发端S的高电平脉冲宽度需要保持150皮秒 以上。

本发明提供的时钟相位选择电路可以应用于NFC卡片。在一些具体实施例中，N取值为2，即生成的各个候选时钟的频率为通讯场时钟的两倍。

参看图5所示，为本实施例提供的时钟相位选择电路的输入信号和输出信号的示意图。此时钟相位选择电路输入时钟为：36路候选时钟Clk₁~Clk₃₆，时钟周期均为T。Clk₂的相位比Clk₁推后T/36的时间; Clk₃的相位比Clk₂推后T/36的时间，以此类推，Clk₁的相位比Clk₃₆推后T/36的时间。通讯场时钟的周期为2T。此时钟相位选择电路选择上升沿（相位）在CR上升沿之前并与CR的上升沿最接近的候选时钟作为输出时钟CO。参见图5，如果CR的上升沿在Clk₃₆的上升沿与Clk₁上升沿之间，则将Clk₃₆作为输出时钟CO输出。

参看图6所示，为本实施例提供的时钟相位选择电路的内部信号时序示意图。候选 时钟Clk₁~Clk₃₆经过脉冲发生单元后得到周期的脉冲信号p₁~p₃₆。脉冲信号p₁~p₃₆的上升沿 分别与对应Clk₁~Clk₃₆的上升沿对齐。p₁~p₃₆分别与

进行逻辑与运算后得到pa₁~pa₃₆，这 相当于，在CR低电平时的发生的脉冲信号P_i传输到了相应的pa_i，而在CR为高电平时，pa₁~ pa₃₆都始终保持低电平。脉冲信号pa₃₅使DEC₃₅变为高电平，而随后而来脉冲信号pa₃₆很快将 DEC₃₅变回低电平，因此DEC₃₅只保持了短暂的高电平时间，同样DEC₀也会产生同样短暂的高 电平时间。而信号DEC₃₆在被脉冲信号pa₃₆触发变为高电平后，由于随后的p₁没有产生脉冲信 号，导致pa₃₆长时间保持高电平，直到下一次脉冲信号p₁到来后，才变为低电平。参考延时信 号CRG为CR延时8纳秒后的信号，并在使能信号EN为“0”时也为“0”；在参考延时信号CRG上升 沿时，pa₃₆的值为“1”，因此en₃₆将变为“1”并保持；而由于其它DEC_i值均为“0”，因此所对应的 en_i都将保持为“0”。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本说明书中各个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可，且本说明书中各实施例中记载的特征可以相互替换或者组合。

对本发明所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (7)

1.一种时钟相位选择电路，其特征在于，包括：相位选择译码电路和时钟选择模块；

所述相位选择译码电路包括M个脉冲发生单元、M个与门、M个触发单元和第一非门；

第i个脉冲发生单元的输入端用于输入第i路候选时钟，第i个脉冲发生单元的输出端连接第i个与门的一个输入端，第i个与门的另一个输入端连接所述第一非门的输出端，第i个与门的输出端连接第i个触发单元的第一触发端，所述第i个触发单元的使能端用于输入使能信号，所述第i个触发单元的第二触发端连接第i+1个与门的输出端，所述第一非门的输入端用于输入通讯场时钟，各路候选时钟的频率均是通讯场时钟频率的N倍，N为正整数，第i+1路候选时钟相比第i路候选时钟的相位滞后T/M，i=1、2、……、M，T为候选时钟的周期；

时钟选择模块，用于将与输出端中数据置为1的触发单元对应的1路候选时钟作为输出时钟输出；

所述脉冲发生单元，用于在输入信号的上升沿触发下输出一个脉冲信号；

所述触发单元，用于在输入的使能信号为低电平时，输出低电平；在输入的使能信号为高电平时，若仅第一触发端出现脉冲信号则输出高电平并保持，若仅第二触发端出现脉冲信号则输出低电平并保持，若第一触发端和第二触发端均未出现脉冲信号则保持输出不变；

所述时钟选择模块，包括：

第一延时器、第一或门、第二非门、第一与门以及M个时钟选择子模块；

所述第一延时器的输入端用于输入所述通讯场时钟，所述第一延时器的输出端连接所述第一与门的一个输入端，所述第一与门的另一个输入端用于输入所述使能信号；

每个所述时钟选择子模块均包括第一级寄存器、第二级寄存器、锁存器和与门；

所述第一或门包括M个输入端，所述第一或门的输出端输出的为输出时钟；

第i个所述时钟选择子模块的第一级寄存器的数据输入端连接第i个触发单元的输出端，第i个所述时钟选择子模块的第一级寄存器的输入时钟端连接所述第一与门的输出端，第i个所述时钟选择子模块的第一级寄存器的数据输出端连接第i个所述时钟选择子模块的第二级寄存器的数据输入端；

第i个所述时钟选择子模块的锁存器的数据输入端连接第i个所述时钟选择子模块的第二级寄存器的数据输出端口，第i个所述时钟选择子模块的锁存器的输入时钟端用于输入第i路候选时钟；

第i个所述时钟选择子模块的与门的一个输入端连接第i个所述时钟选择子模块的锁存器的数据输出端，第i个所述时钟选择子模块的与门的另一个输入端用于输入第i路候选时钟，第i个所述时钟选择子模块的与门的输出端连接所述第一或门的第i个输入端；

所述第一或门的输出端通过所述第二非门连接各个所述时钟选择子模块的第二级寄存器的输入时钟端。

2.根据权利要求1所述的时钟相位选择电路，其特征在于，所述第一延时器，用于对输入的所述通讯场时钟延时8纳秒，并将延时后的通讯场时钟传输至所述第一与门。

3.根据权利要求1所述的时钟相位选择电路，其特征在于，所述脉冲发生单元，包括：

第二延时器、第三非门和第二与门；

所述第二延时器的输入端和所述第二与门的一个输入端连接，并作为所述脉冲发生单元的输入端；

所述第二延时器的输出端连接所述第三非门的输入端，所述第三非门的输出端连接所述第二与门的另一个输入端，所述第二与门的输出端作为所述脉冲发生单元的输出端。

4.根据权利要求1所述的时钟相位选择电路，其特征在于，所述脉冲发生单元输出的脉冲信号的脉冲宽度为300皮秒。

5.根据权利要求1所述的时钟相位选择电路，其特征在于，所述触发单元，包括：

第四非门、第五非门、第六非门、第三与门、第二或门、第三或门和第四或门；

所述第三与门的一个输入端作为所述触发单元的第一触发端；

所述第三与门的另一个输入端与所述第四非门的输入端连接，并作为所述触发单元的使能端；

所述第二或门的一个输入端作为所述触发单元的第二触发端；

所述第二或门的另一个输入端与所述第四非门的输出端连接，所述第二或门的输出端连接所述第三或门的一个输入端，所述第三或门的另一个输入端连接所述第五非门的输出端，所述第五非门的输入端连接所述第四或门的输出端；

所述第三与门的输出端与所述第四或门的一个输入端连接，所述第四或门的另一个输入端连接所述第六非门的输出端，所述第六非门的输入端连接所述第三或门的输出端，所述第六非门的输出端作为所述触发单元的输出端。

6.根据权利要求1所述的时钟相位选择电路，其特征在于，所述N为2。

7.根据权利要求1所述的时钟相位选择电路，其特征在于，所述时钟相位选择电路应用于NFC卡片。

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