FR2792105A1 - Systeme de modules de memoire pour commander l'entree et la sortie de donnees en connectant des modules de memoire selectionnes a une ligne de donnees - Google Patents

Systeme de modules de memoire pour commander l'entree et la sortie de donnees en connectant des modules de memoire selectionnes a une ligne de donnees Download PDF

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Abstract

Un système de modules de mémoire pour connecter uniquement des modules de mémoire (111, 112, 113) sélectionnés à une ligne de données (131) pour commander l'entrée et la sortie de données comporte une multiplicité de modules de mémoire (111, 112, 113) pour délivrer en sortie des données à une ligne de bus de données (131), et, dans celui-ci, seuls les modules de mémoire (111, 112, 113) délivrant en sortie des données sont électriquement connectés à la ligne de bus de données (131) en réponse à l'activation d'un signal de commande de connexion prédéterminé (/ FSE1, / FSE2, / FSE3), celui-ci ayant une largeur d'activation correspondant à une longueur de salve des données de sortie. Seuls des modules de mémoire (111, 112, 113) sélectionnés sont connectés à la ligne de données (131) durant la longueur de salve de données, de telle sorte que la charge par broche de données soit minimisée, de façon à améliorer par conséquent la vitesse d'écriture et de lecture de données.

Description

La présente invention concerne un système avec des modules de mémoire pour
commander l'entrée et la sortie de données, et, plus particulièrement, un système comportant une multiplicité de modules de mémoire pour commander l'entrée et la sortie de données de et vers une ligne de données commune en connectant des modules de mémoire
sélectionnés à la ligne de données commune.
Un dispositif de mémoire à semiconducteurs tel qu'une mémoire vive dynamique (DRAM) peut être utilisé comme
mémoire principale dans un système tel qu'un ordinateur.
Une mémoire utilisant des dispositifs de mémoire à semi-
conducteurs comporte généralement des modules de mémoire, tels que des modules de mémoire à doubles rangées de connexions (dual in-line memory modules ou DIMM) et des
modules de mémoire à une rangée de connexion (single in-
line memory modules ou SIMM). Il peut être nécessaire qu'une mémoire comprenne une pluralité de modules de mémoire pour le fonctionnement d'un système. Dans un tel système, chacun des modules de mémoire utilise une ligne de données commune. Par exemple, si l'on suppose qu'une mémoire principale a une capacité de 32 méga-octets et est constituée de modules de mémoire à doubles rangées de connexions ayant chacun une capacité de 8 méga-octets et constitués de 16 M (1 M x 16) mémoires vives dynamiques, la mémoire principale de 32 méga-octets nécessite quatre fentes, à savoir quatre modules de mémoire à doubles rangées de connexions. Comme le nombre de lignes de bus de données est de 64 et que le nombre de broches de données par module de mémoire à doubles rangées de connexions est de 64, la mémoire principale de 32 méga-octets nécessite une multiplicité de broches de données. Par conséquent, quatre modules de mémoire à doubles rangées de connexions constituant la mémoire principale de 32 méga-octets
utilisent une ligne de bus de données commune d'un système.
Lorsque la capacité de la mémoire principale est accrue, la
nécessité d'utiliser une ligne de données commune est accrue.
La capacité par broche de données d'un module de mémoire à doubles rangées de connexions est comprise entre et 25 pF. Par conséquent, lorsque la mémoire de 32 méga-octets se compose de quatre modules de mémoire à doubles rangées de connexions de 1 M x 64, la capacité par broche de données devient d'approximativement 80 à 100 pF. Par conséquent, la capacité par broche de données est suffisamment grande pour qu'une augmentation de la charge d'un dispositif d'attaque de sortie augmente la consommation d'énergie, et que la vitesse pour écrire et
lire des données soit réduite de façon remarquable.
Un objet de la présente invention est de procurer un module de mémoire avec une capacité de charge minimisée par broche de données afin d'améliorer la vitesse d'écriture et
de lecture des données, ainsi que le module de mémoire.
Pour atteindre les objets ci-dessus, ainsi que d'autres, selon un aspect de la présente invention, on propose un système de modules de mémoire pour commander la sortie de données vers une ligne de bus de données, le système comprenant une multiplicité de modules de mémoire dont chacun comprend un circuit de génération de signal de commande pour générer un signal de commande de connexion ayant une largeur d'activation correspondant à une longueur de salve des données de sortie, dans lequel le circuit de génération de signal de commande comporte une unité de commande de lecture pour activer l'entrée de données durant la sortie de données d'une longueur de salve prédéterminée dans un mode de lecture afin de générer un signal de commande de lecture, l'unité de commande de lecture recevant une information de temps d'attente d'échantillonnage d'adresse de colonne, un signal d'ordre de lecture et une information de longueur de salve de données de lecture, et une multiplicité d'unités de commutation pour connecter électriquement des bornes de sortie des modules de mémoire à la ligne de bus de données en réponse à l'activation du signal de commande de connexion. Dans le système de modules de mémoire selon la présente invention, les modules de mémoire pour recevoir des données de sortie sont électriquement connectés à la ligne de bus de données en réponse à l'activation des signaux de commande de connexion. Le circuit de génération de signal de commande comprend de plus une unité de génération d'information d'écriture. L'unité de génération d'information d'écriture reçoit un signal d'ordre d'écriture et une information de longueur de salve de données d'écriture, elle est activée dans un mode d'écriture durant l'entrée de données d'une longueur de salve prédéterminée afin de générer un signal de commande d'écriture. Dans un système de modules de mémoire pour commander l'entrée et la sortie de données selon la présente invention, des modules de mémoire sélectionnés sont connectés à une ligne de données durant une longueur de salve de données au cours de laquelle des données sont entrées et sorties. Par conséquent, la charge est minimisée pour chaque broche de données, ce qui fait que la vitesse
d'écriture et de lecture des données est améliorée.
Les objets et avantages ci-dessus de la présente invention, ainsi que d'autres, apparaîtront de façon plus évidente en décrivant en détail une forme de réalisation préférée de celle-ci, en se référant aux dessins joints, dans lesquels: la figure 1 est un schéma général montrant de façon schématique un système comportant une multiplicité de modules de mémoire selon une première forme de réalisation de la présente invention; la figure 2 est un schéma général de l'un des circuits de génération de signal de commande de la figure 1; la figure 3 est un schéma de circuit de l'unité de commande de lecture de la figure 2; la figure 4 est un schéma de circuit de l'unité de génération de signal de commande de la figure 2; les figures 5 à 7 sont des diagrammes du minutage de signaux de commande et de données dans les figures 3 et 4 dans un mode de lecture, ayant des temps d'attente d'échantillonnage d'adresse de colonne de 1,5, 2 et 2,5, respectivement; la figure 8 est un schéma de circuit du compteur de salves de la figure 2; la figure 9 est un schéma de circuit du compteur préliminaire de la figure 8; la figure 10 est un schéma de circuit détaillé de l'un des compteurs principaux de la figure 8; la figure 11 est un schéma de circuit de l'unité de commande d'écriture de la figure 2; la figure 12 est un chronogramme de signaux de commande et de données associés au compteur de salves de la figure 2; la figure 13 est un chronogramme des signaux externes de modules de mémoire dans un mode de lecture d'un mode de débit de données double dans un système selon la présente invention; la figure 14 est un chronogramme de signaux externes de module de mémoire dans un mode d'écriture d'un mode de débit de données double dans un système selon la présente invention; et la figure 15 est un schéma général montrant de façon schématique un système comportant une multiplicité de modules de mémoire selon une deuxième forme de réalisation
de la présente invention.
Si l'on se réfère à la figure 1, une première forme de réalisation d'un système de modules de mémoire selon la présente invention comporte une multiplicité de modules de mémoire. A des fins pratiques, trois modules de mémoire, à savoir des premier à troisième modules de mémoire 111, 112 et 113, sont représentés. Les premier à troisième modules de mémoire 111, 112 et 113 sont sélectionnés de telle sorte que des données de sortie soient transférées vers une ligne de bus de données commune 131 par l'intermédiaire d'unités
de commutation 121, 122 et 123.
Chacune des unités de commutation comprend des commutateurs, par l'intermédiaire desquels des données sont délivrées en sortie d'un module de mémoire correspondant. Egalement, les données délivrées en sortie par l'intermédiaire des commutateurs sont transférées au bus de ligne de données 131. Chacune des unités de commutation 121, 122 et 123 est mise en service lorsque des données sont entrées et sorties vers et depuis le module de mémoire correspondant. Toutefois, lorsqu'aucune donnée n'est entrée ni sortie vers ou depuis le module de mémoire correspondant, chacune des unités de commutation 121, 122 et 123 est mise hors service. Par exemple, si l'on suppose que le premier module de mémoire 111 est sélectionné, pour entrer ou sortir des données vers ou depuis le premier module de mémoire 111, un premier signal de commande de connexion /FSE1 est activé à un "bas", logique, de telle de sorte que la première unité de commutation 121 soit mise en service. Par conséquent, les données de sortie du premier module de mémoire 111 sont transférées à la ligne de bus de données 131 par l'intermédiaire de la première unité de commutation 121. A ce moment, des deuxième et troisième signaux de commande de connexion /FSE2 et /FSE3 sont désactivés à un "haut" logique par une tension d'alimentation externe VDD appliquée par l'intermédiaire de résistances R2 et R3, respectivement. Les résistances R2 et R3 peuvent être extérieures aux modules de mémoire 112 et 113. De façon détaillée, les résistances Ri à R3 ont des valeurs de résistance relativement élevées. Par conséquent, les niveaux de tension des premier à troisième signaux de commande de connexion /FSE1, /FSE2 et /FSE3 sont déterminés par les premier à troisième modules de mémoire 111, 112 et 113, respectivement. Cependant, lorsque les signaux destinés à déterminer les niveaux de tension des signaux de commande de connexion /FSE1, /FSE2 et /FSE3 dans les modules de mémoire respectifs sont à l'état flottant, les niveaux de tension des premier à troisième signaux de commande de connexion /FSE1, /FSE2 et /FSE3 deviennent une tension d'alimentation externe VDD, à savoir un "haut" logique, appliquée par l'intermédiaire des résistances Ri à R3 connectées aux modules des mémoire respectifs. Autrement dit, lorsque le premier module de mémoire 111 est sélectionné, les deuxième et troisième signaux de commande
de connexion /FSE2 et /FSE3 deviennent un "haut" logique.
Les deuxième et troisième signaux de commande de connexion /FSE2 et /FSE3 désactivés au niveau "haut" mettent alors hors service les deuxième et troisième unités de commutation 122, 123. Par conséquent, la charge des broches de données des deuxième et troisième modules de mémoire 112 et 113 est séparée de la ligne de bus de données 131. En d'autres termes, les modules de mémoire autres que le module de mémoire sélectionné sont séparés de la ligne de données 131, de façon à réduire par conséquent la charge de
la ligne de bus de données 131.
De préférence, chacun des premier à troisième signaux de commande de connexion /FSE1, /FSE2 et /FSE3 est généré
par les modules de mémoire correspondants 111, 112 et 113.
Des circuits de génération de signal de commande 111a, 112a et 113a qui sont inclus dans les modules de mémoire correspondants 111, 112 et 113 génèrent les premier à troisième signaux de commande de connexion /FSE1, /FSE2 et /FSE3, respectivement. Egalement, les intervalles d'activation des premier à troisième signaux de commande de connexion /FSE1, /FSE2 et /FSE3 sont de préférence déterminés par des longueurs de salve de données d'entrée ou de sortie. Egalement, les premier à troisième signaux de commande de connexion /FSE1, /FSE2 et /FSE3 peuvent être délivrés par une unité de commande (non représentée) qui transfère les données d'entrée depuis l'extérieur des
modules de mémoire.
La figure 2 est un schéma général illustrant une forme de réalisation préférée d'un circuit de génération de signal de commande selon la présente invention. Comme décrit ci-dessus, les circuits de génération de signal de commande 111a, 112a et 113a ayant chacun la même configuration que celle de la figure 2 sont inclus dans les modules de mémoire 111, 112 et 113, respectivement. A des fins pratiques, les premier à troisième signaux de commande
de connexion /FSE1, /FSE2 et /FSE3 sont indiqués par /FSEi.
Si l'on se réfère à la figure 2, le circuit de génération de signal de commande comprend une unité de commande de lecture 201, une unité de génération de signal de commande 203, une unité de commande d'écriture 205 et un compteur de salves 207. L'unité de commande de lecture 201 reçoit des signaux de temps d'attente d'échantillonnage d'adresse de colonne (column address strobe ou CAS) CL1,5 à CL2, un signal d'ordre de lecture PCR et un signal d'échantillonnage de lecture PTRSTDSB et génère un signal de commande de lecture/FSEBRD. Les signaux de temps d'attente d'échantillonnage d'adresse de colonne CL1, 5 et CL2 comprennent une information de temps d'attente /CAS, et le signal d'ordre de lecture PCR introduit un ordre de lecture pour un mode de lecture. Le signal d'échantillonnage de lecture PTRSTDSB comprend une information concernant une longueur de salve de données de lecture, par exemple une information concernant des signaux de salve BL2, BL4 et BL8 entrés sur l'unité de commande d'écriture 205. Egalement, le signal de commande de lecture FSEBRD est activé en réponse à la longueur de salve des données de lecture dans le mode de lecture. L'unité de commande de lecture 201 sera décrite en détail en se
référant à la figure 3.
L'unité de génération de signal de commande 203 délivre le signal de commande de connexion /FSEi en réponse au signal de commande de lecture /FSEB_RD et à un signal de commande d'écriture /FSEB WR. Le signal de commande d'écriture /FSEBWR délivré par l'unité de commande d'écriture 205 est activé pendant un intervalle correspondant à une longueur de salve de données entrées dans un mode d'écriture. Par conséquent, le signal de commande de connexion /FSEi est activé en réponse au signal de commande de lecture /FSEBRD dans le mode de lecture, et est également activé en réponse au signal de commande d'écriture /FSEBWR dans le mode d'écriture. L'unité de génération de signal de commande 203 sera décrite en détail
en se référant à la figure 4.
L'unité de commande d'écriture 205 reçoit des signaux de salve BL2, BL4 et BL8 et des premier et deuxième signaux d'ordre d'écriture PWA et PWR, et génère un signal de commande d'écriture /FSEBWR et un signal de commande de compteur PFSE. Ici, les signaux de salve BL2, BL4 et BL8 comprennent une information concernant les longueurs de salve de données dans un mode d'écriture. Le premier signal d'ordre d'écriture PWA est une impulsion indiquant qu'un module de mémoire entre dans un mode d'écriture, en réponse à un ordre d'écriture. Le deuxième signal d'ordre d'écriture PWR indique qu'un module de mémoire est dans un
mode d'écriture.
Le signal de commande d'écriture /FSEBWR qui est activé durant un intervalle correspondant à la longueur de salve de données pendant laquelle des données sont entrées dans le mode d'écriture est délivré à l'unité de génération de signal de commande 203. Egalement, le signal de commande de compteur PFSE qui est délivré au compteur de salves 207 est activé en réponse à un signal d'horloge inversé CLKBT qui est généré en premier après la génération du signal d'ordre d'écriture, et désactivé après la réception d'un nombre prédéterminé de données. Le signal d'horloge inversé CLKBT est un signal inversé d'un signal d'horloge externe CLK (non représentée). L'unité de commande d'écriture 205
sera décrite en détail en se référant à la figure 11.
Le compteur de salves 207 est validé en réponse à l'activation du signal de commande de compteur PFSE. Le compteur de salves 207 reçoit un premier signal d'ordre d'écriture PWA et un signal d'échantillonnage de données PDS, et compte le nombre de données entrées. Egalement, un signal de comptage FSECNTi (o i = 0 à 2) indiquant le nombre de données entrées est délivré à l'unité de commande d'écriture 205. Le signal d'échantillonnage de données PDS indiquant une entrée de données est formé par un signal d'échantillonnage de données externe d'un module de mémoire. Le signal d'échantillonnage de données PDS indique une entrée ou une sortie de l'une des données par une transition dans un débit de données double (double data rate ou DDR). Le système de modules de mémoire selon la présente invention sera décrit dans le mode de débit de données double. Le nombre de données d'entrée peut être indiqué par une combinaison des signaux de comptage FSECNTi, o i = 0 à 2. Le compteur de salves 207 sera
décrit en détail en se référant à la figure 8.
Un circuit de génération de signal de commande qui génère le signal de commande de connexion /FSEi peut être réalisé avec l'unité de commande de lecture 201 et l'unité de génération de signal de commande 203 de la figure 2 dans un mode de lecture. Une unité de génération d'information d'écriture 209 pour activer le signal de commande d'écriture /FSEB WR pendant un intervalle correspondant à la longueur de salve des données d'entrée peut être réalisée dans un mode d'écriture avec l'unité de commande d'écriture 205 et le compteur de salves 207. Par consequent, le circuit de génération de signal de commande pour générer le signal de commande de connexion /FSEi peut être réalisé dans le mode d'écriture avec l'unité de génération d'information d'écriture 209 et l'unité de
génération de signal de commande 203 de la figure 2.
La figure 3 est un schéma de circuit d'une forme de réalisation préférée de l'unité de commande de lecture 201 de la figure 2. Si l'on se réfère à la figure 3, l'unité de commande de lecture 201 comprend une première unité de réponse de temps d'attente 301, une deuxième unité de réponse de temps d'attente 303, une première unité de transfert 309, une première unité de verrou 307, une deuxième unité de transfert 305 et une deuxième unité de
verrou 311.
La première unité de réponse de temps d'attente 301 est validée en réponse à un temps d'attente d'échantillonnage d'adresse de colonne plus court qu'un temps d'attente prédéterminé. Selon une forme de réalisation prédéterminée de la présente invention, la première unité de réponse de temps d'attente 301 est validée lorsque le temps d'attente d'échantillonnage d'adresse de colonne est de 1,5. La première unité de réponse de temps d'attente 301 comprend une porte logique 301a et un transistor d'attaque 301b. La porte logique 301a est validée par l'activation de CL1,5 indiquant le temps d'attente d'échantillonnage d'adresse de colonne de 1,5, et répond à un signal d'ordre de lecture PCR. Le signal d'ordre de lecture PCR est activé en réponse à un premier signal d'horloge à partir de la génération d'un ordre de lecture, et est maintenu dans l'état activé durant une période d'une horloge. Le transistor d'attaque 301b est déclenché par un signal de sortie 301n de la porte logique 301a. Par conséquent, le transistor 301b délivre en sortie un signal de sortie à la première unité de verrou 307 en réponse à l'activation du signal d'ordre de lecture PCR. De préférence, la porte logique 301a est une porte
NON-ET, et le transistor 301b est un transistor métal-
oxyde-semiconducteur à canal P. Lorsque le temps d'attente d'échantillonnage d'adresse de colonne est de 2 ou davantage, la deuxième unité de réponse de temps d'attente 303 est validée. Un signal de sortie N304 de la deuxième unité de réponse de temps d'attente 303 maintient un état logique "haut" par activation d'un signal d'échantillonnage de lecture PTRSTDSB. La deuxième unité de réponse de temps d'attente 303 comprend des portes logiques 303a et 303b. La porte logique 303a est validée par l'activation de CL2, indiquant le temps d'attente d'échantillonnage d'adresse de colonne
de 2, et répond au signal d'ordre de lecture PCR.
Egalement, la porte logique 303b est validée par le signal de sortie 303n de la porte logique 303a, et répond au signal d'échantillonnage de lecture PTRSTDSB. De préférence, les portes logiques 303a et 303b sont des portes NON-ET. La deuxième unité de transfert 305 transfère le signal de sortie N304 de la deuxième unité de réponse de temps d'attente 303 en réponse à un premier signal
d'horloge CLKSM.
La première unité de verrou 307 verrouille soit le signal de sortie de la première unité de réponse de temps d'attente 301, soit le signal de sortie N304 de la deuxième unité de réponse de temps d'attente 303 transféré par la deuxième unité de transfert 305. La première unité de transfert 309 transfère les signaux verrouillés par la première unité de verrou 307 en réponse à un deuxième signal d'horloge CLKFM. La deuxième unité de verrou 311 verrouille un signal N306 transféré par la première unité de transfert 309, et délivre en sortie le signal verrouillé
à titre de signal de commande de lecture /FSEB RD.
Ici, les premier et deuxième signaux d'horloge CLKSM et CLKFM sont des signaux d'impulsion générés en réponse aux transitions montante et descendante du signal d'horloge externe CLK. Les premier et deuxième signaux d'horloge CLKSM et CLKFM, qui commandent le minutage de sortie des données, ont un minutage par rapport au signal d'horloge
externe CLK qui est comme montré dans les figures 5 à 7.
La figure 4 est un schéma de circuit illustrant une forme de réalisation préférée de l'unité de génération de signal de commande 203 de la figure 2. Si l'on se réfère à la figure 4, l'unité de génération de signal de commande
203 comporte une porte NON-ET 401, un transistor métal-
oxyde-semiconducteur à canal P 403 et un transistor métal-
oxyde-semiconducteur à canal N 405. La porte NON-ET 401 reçoit un signal inverse du signal de commande de lecture /FSEBRD, un signal inverse du signal de commande d'écriture /FSEBWR et le premier signal d'ordre d'écriture PWA. Autrement dit, la porte NON-ET 401 est validée par le premier signal d'ordre d'écriture PWA, et joue le rôle de porte logique réagissant au signal de commande de lecture
/FSEBRD ou au signal de commande d'écriture /FSEBWR.
Le transistor métal-oxyde-semiconducteur à canal N 405 est déclenché par un signal de sortie de la porte NON-ET
401. Par conséquent, le transistor métal-oxyde-
semiconducteur à canal N 405 agit de façon à délivrer en sortie un signal de commande de connexion en réponse au signal de commande de lecture /FSEB RD ou au signal de
commande d'écriture /FSEBWR.
Le transistor métal-oxyde-semiconducteur à canal P 403 comporte des bornes de source et de grille qui sont connectées en commun. Une borne de drain du transistor métal-oxyde-semiconducteur à canal P 403 et une borne du drain du transistor métal-oxyde-semiconducteur à canal N 405 sont connectées en commun de façon à générer le signal
de commande de connexion /FSEi.
Dans un état de pré-charge, le signal de commande de lecture /FSEB RD et le signal de commande d'écriture /FSEB WR sont tous deux à un "haut" logique et le premier signal d'ordre d'écriture PWA est à un "bas" logique. Par conséquent, le signal de sortie de la porte NON-ET 401 devient bas et le transistor métal-oxyde-semiconducteur à canal N 405 est bloqué. Le signal de commande de connexion /FSEi devient un "haut" logique en réponse à une tension d'alimentation externe VDD appliquée par l'intermédiaire
d'une résistance à l'extérieur d'un module de mémoire.
Une forme de réalisation d'un circuit de génération de signal de commande pour générer un signal de commande de connexion peut être réalisée avec l'unité de commande de lecture 201 en figure 3 et l'unité de génération de signal
de commande 203 en figure 4 dans un mode de lecture.
Les figures 5 à 7 sont des diagrammes de minutage de signaux de commande et de signaux de données dans les figures 3 et 4 dans un mode de lecture dans lequel les temps d'attente d'échantillonnage d'adresse de colonne sont de 1,5, de 2 et de 2,5, respectivement. En supposant qu'une longueur de salve de données soit de 4, et que les modules de mémoire fonctionnent dans un mode de débit de données double, le fonctionnement de l'unité de commande de lecture 201 lorsque le temps d'attente d'échantillonnage d'adresse de colonne est de 1,5 va être décrit en se référant aux
figures 3, 4 et 5.
Si l'on se réfère à la figure 5, un état logique du signal de temps d'attente d'échantillonnage d'adresse de colonne CL1,5 est haut, et un état logique du signal de temps d'attente d'échantillonnage d'adresse de colonne CL2 est bas. L'activation du signal /LECTURE à l'état bas indique la génération d'un ordre de lecture. Le signal d'ordre de lecture PCR est activé pendant une période d'horloge en réponse à un front montant de la première impulsion d'horloge CLK1 après la génération de l'ordre de lecture. Par conséquent, le signal de sortie N306 de la première unité de réponse de temps d'attente 301 devient un "haut" logique en réponse au signal d'ordre de lecture PCR, et est verrouillé au niveau haut par la première unité de verrou 307. Autrement dit, lorsque l'ordre de lecture est généré, le signal de sortie N306 de la première unité de réponse de temps d'attente 301 est verrouillé au niveau haut par la première unité de verrou 307, quel que soit le
niveau du signal d'horloge.
Le signal d'échantillonnage de lecture PTRSTDSB est activé à un "bas" logique en réponse à l'activation du signal d'ordre de lecture, et est activé à un "haut" logique après une période de temps correspondant à la longueur de salve de données. Le signal de sortie N304 de la deuxième unité de réponse de temps d'attente 303 est transféré à la première unité de verrou 307 par la deuxième unité de transfert 305 mise en service en réponse au premier signal d'horloge CLKSM. Par conséquent, lorsque le signal d'échantillonnage de lecture PTRSTDSB est activé à un "bas" logique, le signal d'entrée sur la borne N306 de la première unité de verrou 307 est maintenu à un "haut" logique même lorsque le signal d'ordre de lecture PCR est
désactivé à un "bas" logique.
Les données verrouillées par la première unité de verrou 307 sont transférées à la deuxième unité de verrou 311 par la première unité de transfert 309 mise en service en réponse au deuxième signal d'horloge CLKFM. Le signal de sortie de la deuxième unité de verrou 311 est connecté à une borne de sortie du signal de commande de lecture /FSEBRD. Par conséquent, le signal de commande de lecture /FSEBRD est activé à un "bas" logique en réponse à la génération de l'ordre de lecture, et est ensuite désactivé à un niveau haut au cours d'une période de temps correspondant à la longueur de salve. Autrement dit, une période de temps de l'activation du signal de commande de lecture /FSEBRD correspond à celle de la longueur d'impulsion. Dans un mode de lecture, le premier signal d'ordre d'écriture PWA est maintenu à un "bas" logique, et le signal de commande d'écriture /FSEBWR est maintenu à un "haut" logique. Par conséquent, dans le mode de lecture, l'activation du signal de commande de connexion /FSEi dépend de l'activation du signal de commande de lecture
/FSEBRD.
Dans une forme de réalisation préférée de la présente invention, lorsque le temps d'attente d'échantillonnage d'adresse de colonne est de 1,5, le signal d'entrée N306 de la première unité de verrou 307 est activé sansconsidération du signal d'horloge, et l'activation est maintenue par le signal d'échantillonnage de lecture PTRSTDSB. Lorsque le signal de commande de lecture /FSEBRD est activé en réponse au premier signal d'horloge CLK SM, le signal de commande de connexion /FSEi n'est pas activé jusqu'à ce qu'une première salve de données soit lue, malgré le temps d'attente d'échantillonnage d'adresse de colonne de 1,5. Le fonctionnement de l'unité de commande de lecture 201 avec le temps d'attente d'échantillonnage d'adresse de colonne de 2 va à présent être décrit, en se référant aux figures 3, 4 et 6. Un état logique du signal de temps d'attente d'échantillonnage d'adresse de colonne CL2 est haut, et un état logique du signal de temps d'attente d'échantillonnage d'adresse de colonne CL1,5 est bas. Par conséquent, le signal de sortie N306 de la première unité de réponse de temps d'attente 301 ne répond pas au signal
d'ordre de lecture PCR.
Le signal de sortie N304 de la deuxième unité de réponse de temps d'attente 303 est activé au niveau haut en réponse à une activation du signal d'ordre de lecture PCR, et est transféré à la première unité de temps d'attente 307 en réponse à une activation du premier signal d'horloge CLKSM. L'état logique du signal d'entrée N306 de la première unité de verrou 307 est maintenu au niveau haut en réponse à des activations tout à la fois du signal d'échantillonnage de lecture PTRSTDSB et du premier signal
d'horloge CLKSM.
Par conséquent, le signal de commande de lecture /FSEBRD, de façon similaire au cas du temps d'attente d'échantillonnage d'adresse de colonne de 1,5, est activé au niveau bas en réponse à une génération de l'ordre de lecture, et est désactivé au niveau haut après une période correspondant à la longueur de salve. Autrement dit, le signal de commande de lecture /FSEBRD est activé pendant
un intervalle correspondant à la longueur de salve.
Le fonctionnement de l'unité de commande de lecture 201 lorsque le temps d'attente d'échantillonnage d'adresse de colonne est de 2 ou plus, c'est à dire lorsque les états logiques des signaux de temps d'attente d'échantillonnage d'adresse de colonne CL1,5 et CL2 sont bas, va à présent être décrit en se référant aux figures 3, 4 et 7. Le signal de sortie N304 de la deuxième unité de réponse de temps d'attente 303 devient haut après que le signal d'échantillonnage de lecture PTRSTDSB a été activé au niveau bas. Le signal de sortie N304 de la deuxième unité de réponse de temps d'attente 303 est transféré à la première unité de verrou 307 en réponse à l'activation du premier signal d'horloge CLK SM. Lorsque le signal d'échantillonnage de lecture PTRSTDSB est désactivé au niveau haut, le signal d'entrée N306 de la première unité de verrou 307 devient bas. Par conséquent, le signal de commande de lecture /FSEBRD est activé ou désactivé par le signal d'échantillonnage de lecture PTRSTDSB, contrairement au cas dans lequel le temps d'attente d'échantillonnage
d'adresse de colonne est de 1,5 ou de 2.
Comme décrit ci-dessus, le circuit de génération de signal de commande selon une forme de réalisation préférée de la présente invention génère un signal de commande de connexion activé en réponse à la longueur de salve de données durant laquelle des données sont lues à partir d'un module de mémoire dans un mode de lecture. Egalement, seul le module de mémoire sélectionné par le signal de commande de connexion est connecté à une ligne de données durant la longueur de salve de données pendant laquelle des données
sont délivrées en sortie.
La figure 8 est un schéma de circuit illustrant une forme de réalisation du compteur de salves 207 de la figure 2. En figure 8, un compteur de salves susceptible de compter huit salves de données est représenté. Le compteur de salves 207 montré en figure 8 comprend un compteur
préliminaire 807 et deux compteurs principaux 803 et 805.
Le compteur préliminaire 807 et les compteurs principaux 803 et 805 sont remis à zéro par l'activation d'un signal de commande de compteur PFSE. Autrement dit, lorsqu'un ordre d'écriture est généré de telle sorte que le signal de commande de compteur PFSE soit activé au niveau haut, le compteur préliminaire 807 et les compteurs principaux 803 et 805 sont remis à zéro. Les signaux de sortie du compteur préliminaire 807 et des compteurs principaux 803 et 805, à savoir les premier à troisième signaux de comptage FSECNT0
à 2 sont remis à zéro au niveau bas.
Comme décrit ci-dessus, un signal d'échantillonnage de données PDS indique des entrées de données externes durant les transitions montante et descendante dans un mode de débit de données double. La structure et le fonctionnement du compteur de salves 207 dans un mode de débit de données
double vont à présent être décrits.
Dans une forme de réalisation de la présente invention, des données sont entrées durant les fronts montants et descendants du signal d'échantillonnage de données PDS, et les données sont entrées de façon continue lorsqu'une transition de phase du signal d'échantillonnage de données PDS est répétée. Le premier signal de comptage FSECNT0 effectue la transition de phase à chaque front descendant du signal d'échantillonnage de données d'entrée. Egalement, lorsque les reports CARRYB des compteurs principaux 803 et 805 sont activés à un niveau bas, les deuxième et troisième signaux de comptage FSECNT1 et 2 répètent la transition de
phase lors d'une entrée de données sur deux.
Si l'on se réfère à la figure 8, le report CARRYB du compteur principal 805 est activé au niveau bas lorsque le premier signal de comptage FSECNT0 est activé au niveau haut. Le report CARRYB du compteur principal 803 est activé au niveau bas lorsque les premier et deuxième signaux de
comptage FSECNT0 et 1 sont hauts.
Le compteur préliminaire 807 et les compteurs principaux 803 et 805 de la figure 8 vont à présent être
décrits en se référant aux figures 9 et 10, respectivement.
La figure 9 est un schéma de circuit détaillé illustrant une forme de réalisation du compteur préliminaire 807 de la figure 8. Si l'on se réfère à la figure 9, le compteur préliminaire 807 comprend des première et deuxième unités de transfert 901 et 905, des première et deuxième unités de verrou 903 et 907, et une porte NON-OU 909. La porte NON-OU 909 effectue une opération OU sur un signal de remise à zéro FSESET et un signal inversé PDSB du signal d'échantillonnage de données PDS et inverse les signaux ayant subi une opération OU. Le signal de remise à zéro
FSESET est connecté au signal de commande de compteur PFSE.
Par conséquent, lorsque le signal de remise à zéro FSESET est invalidé au niveau bas, le compteur préliminaire 807 est validé de façon à répondre à la transition de phase du signal inversé PDSB. Autrement dit, lorsqu'une phase du signal inversé PDSB subit une transition d'un niveau haut à un niveau bas, la première unité de transfert 901 est mise en service. Lorsque la phase du signal inversé PDSB subit une transition d'un niveau bas à un niveau haut, la deuxième unité de transfert 905 est mise en service. A chaque fois que le signal inversé PDSB est désactivé, le premier signal de comptage FSECNT0 répète la transition de phase. La figure 10 est un schéma de circuit détaillé illustrant une forme de réalisation des compteurs principaux 803 et 805 de la figure 8. Les compteurs principaux 803 et 805 peuvent avoir une structure identique à celle représentée en figure 10. A des fins pratiques, les signaux de sortie des compteurs principaux 803 et 805, à savoir les deuxième et troisième signaux de comptage FSECNT1 et 2, sont indiqués par un signal de comptage
FSECNTi.
Un compteur principal a une structure et un fonctionnement similaires à ceux du compteur préliminaire 807 de la figure 9. Toutefois, une porte NON-OU 1009 avec trois bornes d'entrée est utilisée, et un signal de remise à zéro FSESET, un signal inversé PDSB et un report CARRYB leur sont délivrés. Par conséquent, lorsque le signal de remise à zéro FSESET et le report CARRYB sont à un niveau bas, le compteur principal est validé en réponse à une transition de phase du signal inversé PDSB. Autrement dit, lorsque le signal de remise à zéro FSESET et le report CARRYB sont à un niveau bas, le signal de compteur FSECNTi répète la transition de phase à chaque fois que le signal
inversé PDSB est désactivé.
La figure 11 est un schéma de circuit détaillé illustrant une forme de réalisation de l'unité de commande d'écriture 205 de la figure 2. Si l'on se réfère à la figure 11, l'unité de commande d'écriture 205 comprend une unité de réponse de comptage 1101, une unité de verrou 1103 et une unité de génération de signal de commande de compteur 1105. L'unité de réponse de comptage 1101 indique une salve de données de données d'entrée. Autrement dit, une phase d'un signal de sortie N1102 subit une transition
lorsqu'un nombre prédéterminé de données est entré.
Lorsque le premier signal d'ordre d'écriture PWA est activé au niveau haut, l'unité de verrou 1103 est validée de façon à répondre au signal de sortie N1102 de l'unité de réponse de comptage 1101. Lorsque le deuxième signal d'ordre d'écriture PWR passe à un niveau haut, un signal de sortie N1104 de l'unité de verrou 1103 est verrouillé à un niveau haut. A ce moment, un signal de commande d'écriture /FSEB WR connecté à une borne de sortie inversant le signal de sortie N1104 de l'unité de verrou 1103 est activé à un niveau bas. Lorsque le premier signal d'ordre d'écriture PWA passe à un niveau bas, le signal de sortie N1104 de
l'unité de verrou 1103 est maintenu à un niveau haut.
Lorsque le deuxième signal d'ordre d'écriture PWR est à un niveau haut et que le nombre de données prédéterminé est entré, de telle sorte que le signal de sortie N1102 de l'unité de réponse de comptage 1101 subisse une transition à un niveau bas, le signal de sortie N1104 de l'unité de verrou 1103 passe à un niveau bas, et le signal de commande
d'écriture /FSEBWR est désactivé à un niveau haut.
L'unité de génération de signal de commande de compteur 1105 comprend des première et deuxième unités de transfert 1105a et 1105c et des premier et deuxième verrous 1105b et 1105d. La première unité de transfert 1105a transfère le signal de sortie N1104 de l'unité de verrou 1103 en réponse
à un front descendant d'un signal d'horloge inversé CLKBT.
La première unité de verrou 1105b verrouille un signal transféré par la première unité de transfert 1105a. La deuxième unité de transfert 1105c transfère un signal de sortie du premier verrou 1105b en réponse à un front montant du signal d'horloge inversé CLKBT. Egalement, le deuxième verrou 1105d verrouille un signal transféré par la deuxième unité de transfert 1105c, et génère un signal de commande de compteur PFSE. Ici, le signal d'horloge inversé CLKBT est un signal inversé d'un signal d'horloge externe CLK. La figure 12 est un chronogramme de signaux associés au compteur de salves illustré dans les figures 2 et 8 à 11 dans un mode d'écriture. La figure 12 montre le cas d'une salve de données de 8 dans un mode de débit de données double. Le fonctionnement de l'unité de commande d'écriture 205, du compteur de salves 207, du compteur préliminaire 807 et des compteurs principaux 803 et 805 du compteur de
salves 807 va être décrit en se référant à la figure 12.
La salve de données est de 8, ce qui signifie que le signal de salve BL8 est à un niveau haut et que les signaux de salve BL2 et BL4 sont à un niveau bas. Le mode de débit de données double indique que des données sont entrées à chaque transition de phase du signal d'échantillonnage de données PDS. Lorsque le premier signal d'ordre d'écriture PWA passe à un niveau haut (tl), le signal de sortie N1104 de l'unité de verrou 1103 est verrouillé à un niveau haut, et le signal de commande d'écriture /FSEB WR est activé à un niveau bas. Lorsque le deuxième signal d'ordre d'écriture PWR est activé à un niveau haut et que
l'activation et la désactivation du signal d'échantillon-
nage de données PDS sont effectuées quatre fois, à savoir lorsque huit données sont entrées, les premier et deuxième signaux de comptage FSECNT0 et 1 passent tous deux à un niveau bas, et le troisième signal de comptage FSECNT2 passe à un niveau haut. A ce moment, la phase du signal de sortie N1102 de l'unité de réponse de comptage 1101 subit une transition d'un niveau bas à un niveau haut, et le signal de sortie N1104 de l'unité de verrou 1103 passe à un niveau bas. Le signal de commande d'écriture /FSEB WR est désactivé à un niveau haut. Le signal de commande de compteur PFSE est désactivé à un niveau bas en réponse à un front montant du signal d'horloge inversé CLKBT. Le compteur préliminaire 807 et les compteurs principaux 803 et 805 sont remis à zéro, ce qui fait que les premier à troisième signaux de comptage FSECNT0 à 2 passent à un
niveau bas.
Si l'on se réfère à nouveau à la figure 4, un signal de commande de connexion /FSEi est activé et désactivé en réponse au signal de commande d'écriture /FSEB WR dans un mode d'écriture. Durant le mode d'écriture, le signal de commande de lecture /FSEBRD est désactivé à un niveau haut. La figure 13 est un chronogramme de signaux externes de modules de mémoire lors de la lecture de données dans un mode de débit de données double dans un système selon la présente invention. Si l'on se réfère à la figure 13, le temps d'attente d'échantillonnage d'adresse de colonne est de 2, et la longueur de salve est de 4. Lorsqu'un intervalle de préambule prédéterminé, à savoir un cycle d'horloge, s'écoule après qu'un ordre de lecture a été entré, c'est à dire qu'un signal /LECTURE a été activé, un signal d'échantillonnage de données externe /DS est activé à un niveau bas. Le signal de commande de connexion /FSEi est également validé à un niveau bas, ce qui fait que les unités de commutation 121, 122 et 123 (voir figure 1) connectées aux modules de mémoire activés sont mises en service. Tout d'abord, des données sont délivrées en sortie des modules de mémoire, après quoi les données de sortie
sont transférées à la ligne de données 131 (voir figure 1).
Lorsqu'un intervalle de postambule, à savoir une demi-
horloge, s'est écoulé après que les dernières données d'une salve de données ont été délivrées en sortie, le signal d'échantillonnage de données externe /DS passe à un état d'impédance élevé. A ce moment, le signal de commande de connexion /FSEi à un niveau bas est invalidé à un niveau haut, de façon à mettre par conséquent hors service les
unités de commutation 121, 122 et 123.
La figure 14 est un chronogramme de signaux externes de modules de mémoire dans un mode d'écriture d'un mode de débit de données double dans un système selon la présente
invention. En figure 14, la longueur de salve est de 4.
Dans un quart de cycle d'horloge après l'entrée d'un ordre d'écriture, à savoir après qu'un signal /ECRITURE a été activé, le signal de commande de connexion /FSEi est validé à un niveau bas. Les modules de mémoire activés reçoivent des données correspondant à la longueur de salve depuis une unité de commande (non représentée) par l'intermédiaire de la ligne de bus de données 131 (voir figure 1). Lorsqu'un temps de maintien de données s'est écoulé après que les dernières données ont été reçues, le signal de commande de connexion /FSEi à un niveau bas est invalidé à un niveau haut de façon à mettre hors service les unités de
commutation correspondantes 121, 122 et 123.
Comme décrit ci-dessus, un circuit de génération de signal de commande selon une forme de réalisation préférée de la présente invention génère un signal de commande de connexion activé durant un intervalle correspondant à la longueur de salve pendant laquelle des données sont écrites dans un mode d'écriture. Seul le module de mémoire sélectionné par le signal de commande de connexion est connecté à une ligne de données durant la longueur de salve
de données pendant laquelle des données sont entrées.
La figure 15 est un schéma général illustrant une deuxième forme de réalisation du système de modules de mémoire selon la présente invention. La structure et le fonctionnement du système de modules de mémoire selon la deuxième forme de réalisation sont similaires à ceux de la première forme de réalisation. Des unités de commutation 1511b, 1512b et 1513b correspondant aux unités de commutation 121, 122 et 123 de la figure 1 sont installées dans des modules de mémoire 1511, 1512 et 1513,
respectivement.
Comme représenté en figure 15, une multiplicité de mémoires vives dynamiques synchrones (DRAM synchrones ou
SDRAM) sont installées dans chacun des modules de mémoire.
Egalement, une multiplicité d'unités de commutation correspondant chacune à chacune des mémoires vives dynamiques synchrones sont installées dans chacun des modules de mémoire. Des signaux de commande de connexion
/FSEll, /FSE21 et /FSE31 commandant les unités de commu-
tation sont générées par les mémoires vives dynamiques syn-
chrones incluses dans les modules de mémoire. A des fins pratiques, les signaux de commande de connexion /FSE11, /FSE21 et /FSE31 sont représentés pour la commande des unités de commutation 1511b, 1512b et 1513b, respectivement, chacune d'entre elles étant connectée à une première mémoire vive dynamique synchrone dans un module de mémoire. En figure , bien que cela ne soit pas représenté, des unités de commutation connectées à d'autres mémoires vives dynamiques synchrones existent, et des signaux de commande de connexion pour commander les unités de commutation sont générés à partir des mémoires vives dynamiques synchrones correspondantes. Une unité de commutation peut de préférence comprendre autant de commutateurs que de bornes de sortie pour délivrer en sortie des données venant d'une mémoire vive dynamique synchrone correspondant à l'unité de commutation. Les données délivrées en sortie par l'intermédiaire des multiples commutateurs sont transférées à une ligne de bus de données 1531. La structure et le fonctionnement des circuits de génération de signal de commande 1511a, 1512a et 1513a de la deuxième forme de réalisation de la figure 15 sont identiques à ceux des circuits de génération de signal de commande 111a, 112a et
113a de la première forme de réalisation des figures 2 à 14.
Après avoir décrit des formes de réalisation préférées d'un système de modules de mémoire selon la présente invention, on note que des modifications et des variations peuvent être apportées par des personnes ayant une bonne connaissance de la technique à la lumière des enseignements ci-dessus. Par exemple, les commutateurs qui sont disposés à l'extérieur de la mémoire vive dynamique synchrone peuvent être disposés dans la mémoire vive dynamique synchrone. Egalement, d'autres dispositifs de circuit de mémoire intégrés tels que des mémoires vives dynamiques (DRAM) ou des mémoires vives synchrones (SRAM) peuvent être utilisés à la place des mémoires vives dynamiques synchrones. Dans un mode de débit de données double, le circuit de compteur de la première forme de réalisation de la présente invention compte huit données en utilisant un
compteur préliminaire et deux compteurs principaux.
Toutefois, le nombre de compteurs principaux peut être
accru de façon à accroître le nombre de données comptées.
Egalement, dans un système de modules de mémoire selon la présente invention, seuls des modules de mémoire sélectionnés sont connectés à une ligne de données durant les périodes de temps d'une longueur de salve d'impulsion pendant laquelle des données sont entrées et délivrées en sortie, de telle sorte que la charge par broche de données soit minimisée et que la vitesse d'écriture et de lecture
de données soit améliorée.

Claims (35)

REVENDICATIONS
1. Système de modules de mémoire pour commander la sortie de données vers une ligne de bus de données (131; 1531), le système étant caractérisé en ce qu'il comprend: une multiplicité de modules de mémoire (111, 112, 113; 1511, 1512, 1513), dont chacun comprend un circuit de génération de signal de commande (111a, 112a, 113a; 1511a, 1512a, 1513a) pour générer un signal de commande de connexion (/FSE1, /FSE2, /FSE3; /FSE11, /FSE21, /FSE31) ayant une largeur d'activation correspondant à une longueur de salve de données de sortie, le circuit de génération de signal de commande (111a, 112a, 113a; 1511a, 1512a, 1513a) comportant une unité de commande de lecture (201) pour activer des données d'entrée durant la sortie de données d'une longueur de salve prédéterminée dans un mode de lecture afin de générer un signal de commande de lecture (/FSEBRD), l'unité de commande de lecture (201) recevant une information de temps d'attente d'échantillonnage d'adresse de colonne (CL1,5, CL2), un signal d'ordre de lecture (PCR) et une information de longueur de salve (BL2, BL4, BL8) de données de lecture; et une multiplicité d'unités de commutation (121, 122, 123; 1511b, 1512b, 1513b) pour connecter électriquement des bornes de sortie des modules de mémoire (111, 112, 113; 1511, 1512, 1513) à la ligne de bus de données (131; 1531) en réponse à l'activation du signal de commande de
connexion (/FSE1, /FSE2, /FSE3; /FSEll, /FSE21, /FSE31).
2. Système de modules de mémoire selon la revendication 1, caractérisé en ce que l'unité de commande de lecture (201) comprend: une première unité de réponse de temps d'attente (301) destinée à être validée dans un premier temps d'attente d'échantillonnage d'adresse de colonne (CL1, 5); une deuxième unité de réponse de temps d'attente (303) destinée à être validée dans un deuxième temps d'attente d'échantillonnage d'adresse de colonne (CL2); une première unité de verrou (307) pour verrouiller l'un parmi un signal de sortie (N306) de la première unité de réponse de temps d'attente (301) et d'un signal de sortie (N304) de la deuxième unité de réponse de temps d'attente (303); et une première unité de transfert (309) pour transférer un signal verrouillé par la première unité de verrou (307) afin de générer le signal de commande de lecture (/FSEBRD) en réponse à un premier signal d'horloge interne (CLKFM) qui est synchronisé avec un premier signal d'horloge externe.
3. Système de modules de mémoire selon la revendication 2, caractérisé en ce que le premier temps d'attente d'échantillonnage d'adresse de colonne (CL1,5) est de 1,5, et en ce que le deuxième temps d'attente d'échantillonnage
d'adresse de colonne (CL2) est de 2.
4. Système de modules de mémoire selon la revendication 2, caractérisé en ce que la première unité de réponse de temps d'attente (301) comprend: une porte logique (301a) répondant à l'activation du premier temps d'attente d'échantillonnage d'adresse de colonne (CL1,5) et à un signal d'ordre de lecture (PCR); et un transistor d'attaque (301b) pour délivrer en sortie un signal de sortie à la première unité de verrou (307) en réponse à un signal de sortie (301n) de la porte logique (301a).
5. Système de modules de mémoire selon la revendication 2, caractérisé en ce que la deuxième unité de réponse de temps d'attente (303) comprend une porte logique (303b) répondant à un signal d'échantillonnage de lecture prédéterminé (PTRSTDSB) qui est activé durant une période
correspondant à la longueur de salve de données.
6. Système de modules de mémoire selon la revendication 2, caractérisé en ce que les modules de mémoire (111, 112, 113; 1511, 1512, 1513) sont synchronisés avec un deuxième signal d'horloge externe, et en ce que l'unité de commande de lecture (201) comprend de plus: une deuxième unité de transfert (305) pour transférer le signal de sortie (N304) de la deuxième unité de réponse de temps d'attente (303) en réponse à un deuxième signal d'horloge interne (CLKSM) synchronisé avec le deuxième signal d'horloge externe; et une deuxième unité de verrou (311) pour verrouiller un signal transféré par la première unité de transfert (309) de façon à générer le signal de commande de lecture
(/FSEBRD).
7. Système de modules de mémoire selon la revendication 2, caractérisé en ce que le signal de commande de connexion (/FSEB1, /FSEB2, /FSEB3; /FSEBll, /FSEB21, /FSEB31) est activé par un signal d'échantillonnage de lecture (PTRSTDSB) comprenant le premier temps d'attente d'échantillonnage d'adresse de données (CL1,5) et
l'information de longueur de salve (BL2, BL4, BL8).
8. Système de modules de mémoire selon la revendication 3, caractérisé en ce que le signal de commande de connexion (/FSEB1, /FSEB2, /FSEB3; /FSEBll, /FSEB21, /FSEB31) est activé en réponse à l'activation d'un signal d'échantillonnage de lecture (PTRSTDSB) comprenant l'information de longueur de salve (BL2, BL4, BL8) dans le cas d'un troisième temps d'attente d'échantillonnage d'adresse de colonne qui est supérieur au premier (CL1, 5) et au deuxième (CL2) temps d'attente d'échantillonnage
d'adresse de colonne.
9. Système de modules de mémoire selon la revendication 1, caractérisé en ce que le circuit de génération de signal de commande (111a, 112a, 113a; 1511a, 1512a, 1513a) comprend de plus une unité de génération de signal de commande (203) pour générer le signal de commande de connexion (/FSEi) en réponse à l'activation du signal de commande de lecture (/FSEBRD) délivré en sortie de l'unité
de commande de lecture (201).
10. Système de modules de mémoire selon la revendication 9, caractérisé en ce que l'unité de génération de signal de commande (203) comprend: une porte logique (401) réagissant au signal de commande de lecture (/FSEBRD); et un transistor d'attaque (405) pour activer le signal de commande de connexion (/FSEi) en fonction de l'activation du signal de commande de lecture (/FSEBRD), le transistor d'attaque (405) étant déclenché par un signal de sortie de
la porte logique (401).
11. Système de modules de mémoire caractérisé en ce qu'il comprend: une multiplicité de modules de mémoire (111, 112, 113; 1511, 1512, 1513), dont chacun reçoit en entrée et délivre en sortie des données depuis et vers une ligne de bus de données (131; 1531); et au moins une unité de commutation (121, 122, 123; 1511b, 1512b, 1513b) pour connecter électriquement uniquement le module de mémoire (111, 112, 113; 1511, 1512, 1513) qui reçoit en entrée et délivre en sortie des données depuis et vers la ligne de bus de données (131; 1531) en réponse à l'activation d'un signal de commande de connexion prédéterminé (/FSE1, /FSE2, /FSE3; /FSEll, /FSE21, /FSE31), le signal de commande de connexion (/FSE1, /FSE2, /FSE3; /FSEll, /FSE21, /FSE31) ayant une largeur d'activation correspondant à une longueur de salve de
données d'entrée et de sortie.
12. Système de modules de mémoire pour commander la sortie de données vers une ligne de bus de données (131; 1531), caractérisé en ce qu'il comprend: une multiplicité de modules de mémoire (111, 112, 113; 1511, 1512, 1513); et une multiplicité d'unités de commutation (121, 122, 123; 1511b, 1512b, 1513b) pour connecter électriquement uniquement le module de mémoire (111, 112, 113; 1511, 1512, 1513) délivrant en sortie des données vers la ligne de bus de données (131; 1531) en réponse à l'activation d'un signal de commande de connexion (/FSE1, /FSE2, /FSE3; /FSE11, /FSE21, /FSE31), le signal de commande de connexion (/FSE1, /FSE2, /FSE3; /FSE11, /FSE21, /FSE31) étant généré dans le module de mémoire (111, 112, 113; 1511, 1512, 1513) délivrant en sortie des données et ayant une largeur d'activation correspondant à une longueur de salve des
données de sortie.
13. Système de modules de mémoire selon la revendication 12, caractérisé en ce que le signal de commande de connexion (/FSE1, /FSE2, /FSE3; /FSE11, /FSE21, /FSE31), en relation avec des premier et deuxième temps d'attente d'échantillonnage d'adresse de colonne (CL1,5, CL2), est activé en réponse à un temps d'attente d'échantillonnage d'adresse de colonne (CL1,5, CL2) et à un signal d'ordre de lecture (PCR), et en ce que l'activation est maintenue par un signal d'échantillonnage de lecture (PTRSTDSB) comprenant l'information de longueur de salve (BL2, BL4, BL8), et en ce que le signal de commande de connexion (/FSE1, /FSE2, /FSE3; /FSE11, /FSE21, /FSE31), en relation avec un troisième temps d'attente d'échantillonnage d'adresse de colonne plus long que les premier (CL1, 5) et deuxième (CL2) temps d'attente d'échantillonnage d'adresse de colonne, est activé en réponse à l'activation du signal d'échantillonnage de
lecture (PTRSTDSB).
14. Système de modules de mémoire pour commander l'entrée de données à partir d'une ligne de bus de données (131; 1531), caractérisé en ce qu'il comprend: une multiplicité de modules de mémoire (111, 112, 113; 1511, 1512, 1513), dont chacun comprend un circuit de génération de signal de commande (111a, 112a, 113a; 1511a, 1512a, 1513a) pour générer un signal de commande de connexion (/FSE1, /FSE2, /FSE3; /FSE11, /FSE21, /FSE31) ayant une largeur d'activation correspondant à une longueur de salve de données d'entrée, le circuit de génération de signal de commande (Illa, 112a, 113a; 1511a, 1512a, 1513a) comprenant une unité de génération d'information d'écriture (209) pour recevoir un signal d'ordre d'écriture (PWA, PWR) et une information de longueur de salve (BL2, BL4, BL8) de données d'écriture, l'unité de génération d'information d'écriture (209) étant activée dans un mode d'écriture durant l'entrée de données d'une longueur de salve prédéterminée afin de générer un signal de commande d'écriture (/FSEBWR); et une multiplicité de commutateurs (121, 122, 123; 1511b, 1512b, 1513b) pour connecter électriquement des bornes d'entrée des modules de mémoire (111, 112, 113; 1511, 1512, 1513) à la ligne de bus de données (131; 1531) en réponse à l'activation du signal de commande de
connexion (/FSE1, /FSE2, /FSE3; /FSE11, /FSE21, /FSE31).
15. Système de modules de mémoire selon la revendication 14, caractérisé en ce que l'unité de génération d'information d'écriture (209) comprend: une unité de commande d'écriture (205) pour recevoir le signal d'ordre d'écriture (PWA, PWR) et pour délivrer le signal de commande d'écriture (/FSEBWR) et un signal de commande de compteur (PFSE); et un compteur de salves (207) pour compter le nombre de données d'entrée externes afin de délivrer les données comptées à l'unité de commande d'écriture (205), le compteur de salves (207) étant validé en réponse à
l'activation du signal de commande de compteur (PFSE).
16. Système de modules de mémoire selon la revendication 15, caractérisé en ce que l'unité de commande d'écriture (205) comprend: une unité de réponse de comptage (1101) pour générer un signal de sortie (N1102) en réponse à l'entrée de données d'une longueur de salve prédéterminée en réponse à un signal de sortie (FSECNT0, FSECNT1, FSECNT2) du compteur de salves (207); une unité de verrou (1103) destinée à être validée en réponse au signal d'ordre d'écriture (PWA, PWR), à verrouiller le signal de sortie (N1102) de l'unité de réponse de comptage (1101), et à délivrer le signal de commande d'écriture (/FSEB WR); et une unité de génération de signal de commande de compteur (1105) destinée à être validée en réponse au signal d'ordre d'écriture (PWA, PWR) et à entrer le signal de commande d'écriture (/FSEBWR) afin de délivrer le
signal de commande de compteur (PFSE).
17. Système de modules de mémoire selon la revendication 16, caractérisé en ce que les modules de mémoire (111, 112, 113; 1511, 1512, 1513) sont synchronisés avec un signal d'horloge externe, et en ce que l'unité de verrou (1103) comprend: une première porte logique destinée à être validée par un premier signal d'ordre d'écriture (PWA) afin de générer le signal de commande d'écriture (/FSEB_ WR); et une deuxième porte logique destinée à être validée par un deuxième signal d'ordre d'écriture (PWR) et à répondre à un signal de sortie (N1102) de l'unité de réponse de comptage (1101); et en ce que les données de la longueur de salve sont entrées, après quoi le signal de commande d'écriture (/FSEB WR) est désactivé par le signal de sortie (N1102) de
l'unité de réponse de comptage (1101).
18. Système de modules de mémoire selon la revendication 16, caractérisé en ce que l'unité de génération de signal de commande de compteur (1105) comprend: une première unité de transfert (1105a) pour transférer un signal de sortie (N1104) de l'unité de verrou (1103) en réponse à une première transition du signal d'horloge externe; un premier verrou (1105b) pour verrouiller un signal transféré par la première unité de transfert (1105a); une deuxième unité de transfert (1105c) pour transférer le signal verrouillé par le premier verrou (1105b) en réponse à une deuxième transition du signal d'horloge externe; et un deuxième verrou (1105d) pour verrouiller le signal transféré par la première unité de transfert (1105a) afin de générer le signal de commande de compteur (PFSE); et en ce qu'une direction de la première transition est
opposée à celle de la deuxième transition.
19. Système de modules de mémoire selon la revendication 14, caractérisé en ce que le circuit de génération de signal de commande (111a, 112a, 113a; 1511a, 1512a, 1513a) comprend de plus une unité de génération de signal de commande (203) destinée à être activée en réponse au signal d'ordre d'écriture (PWA, PWR), et en ce que l'activation est maintenue par le signal de commande
d'écriture (/FSEBWR).
20. Système de modules de mémoire selon la revendication 19, caractérisé en ce que l'unité de génération de signal de commande (203) comprend: une porte logique (401) répondant au signal d'information d'écriture (/FSEBWR); et un transistor d'attaque (405) pour activer le signal de commande de connexion (/FSEi) en réponse à l'activation du signal de commande d'écriture (/FSEBWR), le transistor d'attaque (405) étant déclenché par un signal de sortie de
la porte logique (401).
21. Dispositif de mémoire à semiconducteurs caractérisé en ce qu'il comprend: une multiplicité de dispositifs de circuit de mémoire intégrés comprenant un circuit de génération de signal de commande (111a, 112a, 113a; 1511a, 1512a, 1513a) pour générer un signal de commande de connexion (/FSE1, /FSE2, /FSE3; /FSE11, /FSE21, /FSE31) ayant une largeur d'activation correspondant à une longueur de salve de données de sortie, le circuit de génération de signal de commande (111a, 112a, 113a; 1511a, 1512a, 1513a) comprenant une unité de commande de lecture (201) pour activer des données d'entrée durant la sortie de données d'une longueur de salve prédéterminée dans un mode de lecture afin de générer un signal de commande de lecture (/FSEBRD), l'unité de commande de lecture (201) recevant une information de temps d'attente d'échantillonnage d'adresse de colonne (CL1,5, CL2), un signal d'ordre de lecture (PCR) et une information de longueur de salve (BL2, BL4, BL8) de données devant être lues; et au moins une unité de commutation (121, 122, 123; 1511b, 1512b, 1513b) pour connecter des bornes de sortie des dispositifs de circuit de mémoire intégrés o des données sont délivrées en sortie et une ligne de données (131; 1531) en réponse à l'activation du signal de commande de connexion (/FSE1, /FSE2, /FSE3; /FSE11,
/FSE21, /FSE31).
22. Dispositif de mémoire à semiconducteurs selon la revendication 21, caractérisé en ce que l'unité de commande de lecture (201) comprend: une première unité de réponse de temps d'attente (301) destinée à être validée dans un premier temps d'attente d'échantillonnage d'adresse de colonne (CL1,5); une deuxième unité de réponse de temps d'attente (303) destinée à être validée dans un deuxième temps d'attente d'échantillonnage d'adresse de colonne (CL2); une première unité de verrou (307) pour verrouiller l'un d'un signal de sortie (N306) de la première unité de réponse de temps d'attente (301) et d'un signal de sortie (N304) de la deuxième unité de réponse de temps d'attente (303); et une première unité de transfert (309) pour transférer un signal verrouillé par la première unité de verrou (307) afin de générer le signal de commande de lecture (/FSEBRD) en réponse à un premier signal d'horloge interne (CLKFM) qui est synchronisé avec un premier signal d'horloge externe.
23. Dispositif de mémoire à semiconducteurs selon la revendication 22, caractérisé en ce que le premier temps d'attente d'échantillonnage d'adresse de colonne (CL1,5) est de 1,5, et en ce que le deuxième temps d'attente d'échantillonnage d'adresse de colonne (CL2) est de 2.
24. Dispositif de mémoire à semiconducteurs selon la revendication 22, caractérisé en ce que la première unité de réponse de temps d'attente (301) comprend: une porte logique (301a) répondant à l'activation du premier temps d'attente d'échantillonnage d'adresse de colonne (CL1,5) et à un signal d'ordre de lecture prédéterminé (PCR); et un transistor d'attaque (301b) pour délivrer en sortie un signal de sortie (N306) à la première unité de verrou (307) en réponse à un signal de sortie (301n) de la porte
logique (301a).
25. Dispositif de mémoire à semiconducteurs selon la revendication 22, caractérisé en ce que la deuxième unité de réponse de temps d'attente (303) comprend une porte logique (303b) répondant à un signal d'échantillonnage de lecture prédéterminé (PTRSTDSB), l'activation du signal d'échantillonnage de lecture (PTRSTDSB) étant maintenue durant une période correspondant à une longueur de salve de
données minimales.
26. Dispositif de mémoire à semiconducteurs selon la revendication 22, caractérisé en ce que le dispositif de mémoire à semiconducteurs est synchronisé avec un deuxième signal d'horloge externe, et en ce que l'unité de commande de lecture (201) comprend de plus: une deuxième unité de transfert (305) pour transférer le signal de sortie (N304) de la deuxième unité de réponse de temps d'attente (303) à la première unité de verrou (307) en réponse à un deuxième signal d'horloge interne (CLKSM) synchronisé avec le deuxième signal d'horloge externe; et une deuxième unité de verrou (311) pour verrouiller un signal transféré par la première unité de transfert (309) de façon à générer le signal de commande de lecture
(/FSEBRD).
27. Dispositif de mémoire à semiconducteurs selon la revendication 22, caractérisé en ce que l'activation du signal de commande de lecture (/FSEBRD) est maintenue par un signal d'échantillonnage de lecture (PTRSTDSB) comprenant le premier temps d'attente d'échantillonnage d'adresse de colonne (CL1,5) et l'information de longueur
de salve (BL2, BL4, BL8).
28. Dispositif de mémoire à semiconducteurs selon la revendication 27, caractérisé en ce que le signal de commande de lecture (/FSEB_RD), en relation avec un troisième temps d'attente d'échantillonnage d'adresse de colonne supérieur au premier (CL1,5) et au deuxième (CL2) temps d'attente d'échantillonnage d'adresse de colonne, est
activé en réponse à l'activation du signal d'échantil-
lonnage de lecture (PTRSTDSB) comprenant l'information de
longueur de salve (BL2, BL4, BL8).
29. Dispositif de mémoire à semiconducteurs caractérisé en ce qu'il comprend: une multiplicité de circuits de mémoire intégrés comprenant au moins un circuit de génération de signal de commande (111a, 112a, 113a; 1511a, 1512a, 1513a) pour générer un signal de commnande de connexion (/FSE1, /FSE2, /FSE3; /FSEll, /FSE21, /FSE31) ayant une largeur d'activation correspondant à une longueur de salve de données d'entrée, le circuit de génération de signal de commande (111a, 112a, 113a; 1511a, 1512a, 1513a) comprenant une unité de génération d'information d'écriture (209) pour recevoir une information de longueur de salve (BL2, BL4, BL8) d'ordre d'écriture et de données d'écriture, le circuit de génération de signal de commande (111a, 112a, 113a; 1511a, 1512a, 1513a) étant activé durant l'entrée de données d'une longueur de salve prédéterminée dans un mode d'écriture afin de générer un signal de commande d'écriture (/FSEBWR); et au moins une unité de commutation (121, 122, 123; 1511b, 1512b, 1513b) pour connecter des bornes d'entrée des circuits de mémoire intégrés o des données sont entrées et une ligne de bus de données (131; 1531) en réponse à l'activation du signal de commande de connexion (/FSE1, /FSE2, /FSE3;
/FSEll, /FSE21, /FSE31).
30. Dispositif de mémoire à semiconducteurs selon la revendication 29, caractérisé en ce que l'unité de génération d'information d'écriture (209) comprend: une unité de commande d'écriture (205) pour recevoir le signal d'ordre d'écriture (PWA, PWR) afin de délivrer le signal de commande d'écriture (/FSEBWR) et un signal de commande de compteur (PFSE); et un compteur de salves (207) pour compter le nombre de données d'entrée externes afin de délivrer les données comptées à l'unité de commande d'écriture (205), le compteur de salves (207) étant validé en réponse à
l'activation du signal de commande de compteur (PFSE).
31. Dispositif de mémoire à semiconducteurs selon la revendication 30, caractérisé en ce que l'unité de commande d'écriture (205) comprend: une unité de réponse de comptage (1101) pour générer un signal de sortie (N1102) réagissant à l'entrée de données ayant une longueur de salve prédéterminée en réponse à un signal de sortie (FSECNT0, FSECNT1, FSECNT2) du compteur de salves (207); une unité de verrou (1103) destinée à être validée en réponse au signal d'ordre d'écriture (PWA, PWR) pour verrouiller le signal de sortie (N1102) de l'unité de réponse de comptage (1101), et à délivrer le signal de commande d'écriture (/FSEBWR); et une unité de génération de signal de commande de compteur (1105) destinée à être validée en réponse au signal d'ordre d'écriture (PWA, PWR) et à entrer le signal de commande d'écriture (/FSEBWR) afin de délivrer le
signal de commande de compteur (PFSE).
32. Dispositif de mémoire à semiconducteurs selon la revendication 31, caractérisé en ce que le dispositif de mémoire à semiconducteurs est synchronisé avec un signal d'horloge externe, et en ce que l'unité de verrou (1103) comprend: une première porte logique destinée à être validée par un premier signal d'ordre d'écriture (PWA) afin de générer le signal de commande d'écriture (/FSEBWR); et une deuxième porte logique destinée à être validée par un deuxième signal d'ordre d'écriture (PWR) afin de réagir à un signal de sortie (N1102) de l'unité de réponse de comptage (1101); et en ce que le signal de commande d'écriture (/FSEB WR) est désactivé par le signal de sortie (N1102) de l'unité de réponse de comptage (1101) après l'entrée de données ayant
une longueur de salve prédéterminée.
33. Dispositif de mémoire à semiconducteurs selon la revendication 31, caractérisé en ce que l'unité de génération de signal de commande de compteur (1105) comprend: une première unité de transfert (1105a) pour transférer un signal de sortie (N1104) de l'unité de verrou (1103) en réponse à une première transition du signal d'horloge externe; un premier verrou (1105b) pour verrouiller un signal transféré par la première unité de transfert (1105a); une deuxième unité de transfert (1105c) pour transférer un signal verrouillé par le premier verrou (1105b) en réponse à une deuxième transition du signal d'horloge externe; et un deuxième verrou (1105d) pour verrouiller un signal transféré par la deuxième unité de transfert (1105c) afin de générer le signal de commande de compteur (PFSE); et en ce qu'une direction de la première transition est
opposée à celle de la deuxième transition.
34. Dispositif de mémoire à semiconducteurs selon la revendication 29, caractérisé en ce que le circuit de génération de signal de commande (111a, 112a, 113a; 1511a, 1512a, 1513a) comprend de plus une unité de génération de signal de commande (203) pour générer le signal de commande de connexion (/FSE1, /FSE2, /FSE3; /FSEll, /FSE21, /FSE31) activé en réponse au signal d'ordre d'écriture (PWA, PWR) et pour maintenir l'activation en fonction du signal de
commande d'écriture (/FSEBWR).
35. Dispositif de mémoire à semiconducteurs selon la revendication 34, caractérisé en ce que l'unité de génération de signal de commande (203) comprend: une porte logique (401) réagissant au signal d'information d'écriture (/FSEBWR); et un transistor d'attaque (405) pour activer le signal de commande de connexion (/FSEi) en fonction de l'activation du signal de commande d'écriture (/FSEBWR), le transistor d'attaque (405) étant déclenché par un signal de sortie de
la porte logique (401).
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