JPS61145629A - 画像メモリのアクセス方式 - Google Patents
画像メモリのアクセス方式Info
- Publication number
- JPS61145629A JPS61145629A JP26808084A JP26808084A JPS61145629A JP S61145629 A JPS61145629 A JP S61145629A JP 26808084 A JP26808084 A JP 26808084A JP 26808084 A JP26808084 A JP 26808084A JP S61145629 A JPS61145629 A JP S61145629A
- Authority
- JP
- Japan
- Prior art keywords
- image
- memory
- address
- image memory
- data bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、画像メモリのアクセス方式に関し、特に複
数のメモリモジュールからなる画像メモリから間引きし
てアクセスする画像メモリのアクセス方式に関するもの
である。
数のメモリモジュールからなる画像メモリから間引きし
てアクセスする画像メモリのアクセス方式に関するもの
である。
画像を表示するのにデジタル画像表示装置が一般に用い
られている。この画像表示装置は、画像をラスクスキャ
ン型CRTに表示するためのリフレッシュメモリを持っ
ている。このリフレッシュメモリの画像メモリは、複数
のメモリモジュールから構成されている。
られている。この画像表示装置は、画像をラスクスキャ
ン型CRTに表示するためのリフレッシュメモリを持っ
ている。このリフレッシュメモリの画像メモリは、複数
のメモリモジュールから構成されている。
従来の画像メモリの間引きアクセスは、第6図に示す構
成で行われている。即ち、メモリモジュール1−1乃至
1−5は、アドレス換算回路2−1乃至2−5にそれぞ
れ接続され、アドレス換算回路2−1乃至2−5は、計
算回路3に接続されている。計算回路3は、公知の方法
によって入力される画素アドレスの上位ビットと縮小率
との乗算計算を行い、乗算値によって、モジュール番号
とモジュール内アドレスを縮小率単位別に記録するテー
ブルから常数を導出する。上記したアドレス換算回路2
−1乃至2−5はそれぞれ常数によってアドレス換算を
行い、メモリモジュールをアクセスする。
成で行われている。即ち、メモリモジュール1−1乃至
1−5は、アドレス換算回路2−1乃至2−5にそれぞ
れ接続され、アドレス換算回路2−1乃至2−5は、計
算回路3に接続されている。計算回路3は、公知の方法
によって入力される画素アドレスの上位ビットと縮小率
との乗算計算を行い、乗算値によって、モジュール番号
とモジュール内アドレスを縮小率単位別に記録するテー
ブルから常数を導出する。上記したアドレス換算回路2
−1乃至2−5はそれぞれ常数によってアドレス換算を
行い、メモリモジュールをアクセスする。
一方、画素アドレスの下位ビットは、画像の表示位置と
モジール番号が縮小率単位に記録される7−−フル4ヲ
検索し、該当するメモリモジュールをモジュール選択回
路5によって選択して画像表示装置に出力するのである
。
モジール番号が縮小率単位に記録される7−−フル4ヲ
検索し、該当するメモリモジュールをモジュール選択回
路5によって選択して画像表示装置に出力するのである
。
結果として、奇数の縮小率で間引きが行われることとな
るが、メモリモジュールの任意の位置から水平、垂直方
向にアクセスするのに上記テーブルを作成せねばならず
、結果として回路構成が複雑となると共に、アクセスを
高速度で行う上で支障をきたすと云う問題がある。
るが、メモリモジュールの任意の位置から水平、垂直方
向にアクセスするのに上記テーブルを作成せねばならず
、結果として回路構成が複雑となると共に、アクセスを
高速度で行う上で支障をきたすと云う問題がある。
この発明は、以上のような従−来の状況から、特に簡単
な回路でデータバス線に接続し得る画像メモリのアクセ
ス方式を提供するものである。具体的には、簡単な回路
構成を施して画像縮小に適した画像メモリのアクセス方
式を提供し、以て画像メモリのアクセスの改善を図ろう
とするものである。
な回路でデータバス線に接続し得る画像メモリのアクセ
ス方式を提供するものである。具体的には、簡単な回路
構成を施して画像縮小に適した画像メモリのアクセス方
式を提供し、以て画像メモリのアクセスの改善を図ろう
とするものである。
この発明は、以上のような問題点を解決するために、画
像を縮小する際のアドレスを算出する手段を設け、算出
結果によってメモリモジュールを選択してデータバス線
に接続するマトリックス回路を設けるのである。
像を縮小する際のアドレスを算出する手段を設け、算出
結果によってメモリモジュールを選択してデータバス線
に接続するマトリックス回路を設けるのである。
上記のようなアドレス算出手段は、画像メモリの所要位
置から水平、垂直方向に間引きアクセスが行えるものと
なり、画像縮小を容易に行うことができる。
置から水平、垂直方向に間引きアクセスが行えるものと
なり、画像縮小を容易に行うことができる。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第1図は本発明の一実施例の構成図、第2図は本発明の
マトリックス回路の模式図である。実施例の説明に先立
ってメモリモジュールのアドレスに付いて、第3図によ
って説明をする0画像メモリを構成するメモリモジュー
ル数をn1メモリモジユ一ル番号■と画面上の位置との
関係を一一腸〇d n(X +Y)とする、1/sの縮
小率で、画面上のXo、Yoの位置からオフセットof
f−5だけ離れた位置に対応するメモリモジュールに与
えるアドレスAは水平方向アクセスの場合、 □
A=trunc(Xo/n) + trunc ((
sod nXoe + off ’s)/r+) +Y
oM/n (1)垂直方向アク
セスの場合、 八=trunc(Xo/n) + (mod n
Yo+ off −s)M/n但し、trunc
(X)はXの整数部、n+od nXはX/nの剰余を
示す。
マトリックス回路の模式図である。実施例の説明に先立
ってメモリモジュールのアドレスに付いて、第3図によ
って説明をする0画像メモリを構成するメモリモジュー
ル数をn1メモリモジユ一ル番号■と画面上の位置との
関係を一一腸〇d n(X +Y)とする、1/sの縮
小率で、画面上のXo、Yoの位置からオフセットof
f−5だけ離れた位置に対応するメモリモジュールに与
えるアドレスAは水平方向アクセスの場合、 □
A=trunc(Xo/n) + trunc ((
sod nXoe + off ’s)/r+) +Y
oM/n (1)垂直方向アク
セスの場合、 八=trunc(Xo/n) + (mod n
Yo+ off −s)M/n但し、trunc
(X)はXの整数部、n+od nXはX/nの剰余を
示す。
メモリモジュールmとオ。フセソトの関係は、m =m
od n(Xo十Yo+ off−s)と表される。
od n(Xo十Yo+ off−s)と表される。
以下、実施例を表示装置の画面がM X N (M=N
=256)ビット、n=8とし、画面にメモリモジュー
ルを対応させて表示すると第4図に示すようになる。即
ち、画面とメモリモジュール番号との関係はm=mod
8(X +Y)で表される。若し画面上の(Xo、Y
o’)= (2,2)の位置から水平方向に縮小率S=
1/3でアクセスするとすると、画面をメモリモジュー
ル番号で表示した第4図の丸付き数字のメモリモジュー
ルが選択されることとなる。即ち、メモリモジュール#
4,7には、アドレス64、メモリモジュール#2.5
.0にはアドレス65、メモリモジュール#3.6.1
にはアドレス66を与えることとなる。
=256)ビット、n=8とし、画面にメモリモジュー
ルを対応させて表示すると第4図に示すようになる。即
ち、画面とメモリモジュール番号との関係はm=mod
8(X +Y)で表される。若し画面上の(Xo、Y
o’)= (2,2)の位置から水平方向に縮小率S=
1/3でアクセスするとすると、画面をメモリモジュー
ル番号で表示した第4図の丸付き数字のメモリモジュー
ルが選択されることとなる。即ち、メモリモジュール#
4,7には、アドレス64、メモリモジュール#2.5
.0にはアドレス65、メモリモジュール#3.6.1
にはアドレス66を与えることとなる。
即ち、メモリモジュールmのアドレスAは次頁の第1表
、オフセットoffに対応するメモリモジュール番号間
は第2表にそれぞれ示すようになる。
、オフセットoffに対応するメモリモジュール番号間
は第2表にそれぞれ示すようになる。
一方、(1)式にM、n、Xo、Yo、S値をそれぞれ
代入すると、 A=trunc(2/8)+trunc ((2+3
)/8)+2 X256/8 となる。
代入すると、 A=trunc(2/8)+trunc ((2+3
)/8)+2 X256/8 となる。
前ページの(1)式にオフセント値(off) 0乃
至7をそれぞれ代入すると、第1表の結果と一致する。
至7をそれぞれ代入すると、第1表の結果と一致する。
即ち、画面の任意位置から水平方向に縮小率Sで間引き
を行う場合に(11式が適用できることとなる。
を行う場合に(11式が適用できることとなる。
垂直方向に(Xo、 Yo)・(2,2)からアクセス
する場合は、第5図に示す丸付き数字のメモリモジール
となり、メモリモジュールmとアドレスは第3表のよう
になる。
する場合は、第5図に示す丸付き数字のメモリモジール
となり、メモリモジュールmとアドレスは第3表のよう
になる。
第1表 第2表
第3表
尚、オフセットとメモリモジールは第2表と同一であり
、(2)式が上記した水平方向と同じように適用できる
こととなる。
、(2)式が上記した水平方向と同じように適用できる
こととなる。
上式+1)、 (2)の演算が第1図のアドレス計算回
路10−0乃至1O−(n−1)にてそれぞれ行われる
。上記したメモリモジュールとオフセットの関係(第2
表)を第1図のマトリックス回路に適用する。
路10−0乃至1O−(n−1)にてそれぞれ行われる
。上記したメモリモジュールとオフセットの関係(第2
表)を第1図のマトリックス回路に適用する。
マトリックス回路は第2図に示すように、バレルシフタ
12−1からなる(111部とスイッチマトリックス1
2−2からなる山)部とで構成されている。バレルシフ
タ12−1は、丸印で示すスイッチを有しており、各ス
イッチの制御線は図に示す斜め線に接続されている。
12−1からなる(111部とスイッチマトリックス1
2−2からなる山)部とで構成されている。バレルシフ
タ12−1は、丸印で示すスイッチを有しており、各ス
イッチの制御線は図に示す斜め線に接続されている。
アドレス計算回路にて計算されたIIIod n(X
o +Yo)の値はデコーダ12−3にて解読される。
o +Yo)の値はデコーダ12−3にて解読される。
本例のn=8.X(!、YO(2+2)の場合、解読値
は4でありバレルシフタ12−1の三角位置のスイッチ
が「オン」状態となり、それに伴って、スイッチマトリ
ックス12−2の三角位置のスイッチが「オン」状態と
なってそれぞれメモリモジュールmとデータバス線すが
接続される。データバス線の番号すは、実はoffの値
に等しい。尚、図に示す175、1/7は縮小率を変化
した場合を示す。
は4でありバレルシフタ12−1の三角位置のスイッチ
が「オン」状態となり、それに伴って、スイッチマトリ
ックス12−2の三角位置のスイッチが「オン」状態と
なってそれぞれメモリモジュールmとデータバス線すが
接続される。データバス線の番号すは、実はoffの値
に等しい。尚、図に示す175、1/7は縮小率を変化
した場合を示す。
以上の説明は縮小率1/3の場合でメモリモジュール数
を8として説明を行ったが、縮小率S及びメモリモジュ
ール数は!<nである限り何であっても適用されること
は云うまでもない。
を8として説明を行ったが、縮小率S及びメモリモジュ
ール数は!<nである限り何であっても適用されること
は云うまでもない。
以上の説明から理解されるように、要するにこの発明は
、簡単な回路を用いて、画像メモリの任意位置から水平
、垂直方向に高速度のアクセスが行えるものとなり、画
像を縮小する装置に適応すると性能並びに経済的に効果
を発揮するものとなる。
、簡単な回路を用いて、画像メモリの任意位置から水平
、垂直方向に高速度のアクセスが行えるものとなり、画
像を縮小する装置に適応すると性能並びに経済的に効果
を発揮するものとなる。
第1図は本発明の一実施例の構成図、
第2図は本発明のマトリックス回路の模式図・第3図は
メモリモジュールと画面との対応の説明図、 第4図はメモリモジュール数8.水平方向縮小率1/3
の場合のメモリアクセスの説明図、第5図はメモリモジ
ュール数8.垂直方向縮小率1/3の場合のメモリアク
セスの説明図第6図は従来の画像メモリのアクセス方式
のブロック図である。 図において、10−1乃至10− (n−1)はアドレ
ス計算回路、1−1乃至1−5と11−〇乃至10−
(n−1)はメモリモジュール、12はマトリックス回
路、13はデータバス線をそれぞれ示す。 1! 5 図 重=8 第6図
メモリモジュールと画面との対応の説明図、 第4図はメモリモジュール数8.水平方向縮小率1/3
の場合のメモリアクセスの説明図、第5図はメモリモジ
ュール数8.垂直方向縮小率1/3の場合のメモリアク
セスの説明図第6図は従来の画像メモリのアクセス方式
のブロック図である。 図において、10−1乃至10− (n−1)はアドレ
ス計算回路、1−1乃至1−5と11−〇乃至10−
(n−1)はメモリモジュール、12はマトリックス回
路、13はデータバス線をそれぞれ示す。 1! 5 図 重=8 第6図
Claims (1)
- 複数のメモリモジュールからなる画像メモリを具備しデ
ータバス線を介して画像表示を行う画像処理装置に、前
記画像メモリの水平、垂直方向を所要縮小率にてアクセ
スをする際のアドレスを算出する手段を備えると共に、
前記算出手段の出力によって前記各メモリモジュールを
選択して前記データバス線に接続をするスイッチマトリ
ックス回路を設け、前記画像メモリの所定位置からの間
引きを行い水平、垂直方向のアクセスをするようにした
ことを特徴とする画像メモリのアクセス方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26808084A JPS61145629A (ja) | 1984-12-18 | 1984-12-18 | 画像メモリのアクセス方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26808084A JPS61145629A (ja) | 1984-12-18 | 1984-12-18 | 画像メモリのアクセス方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61145629A true JPS61145629A (ja) | 1986-07-03 |
Family
ID=17453606
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26808084A Pending JPS61145629A (ja) | 1984-12-18 | 1984-12-18 | 画像メモリのアクセス方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61145629A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2348722A (en) * | 1999-04-07 | 2000-10-11 | Samsung Electronics Co Ltd | A memory module system having memory modules connected via switches to a data bus line |
-
1984
- 1984-12-18 JP JP26808084A patent/JPS61145629A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2348722A (en) * | 1999-04-07 | 2000-10-11 | Samsung Electronics Co Ltd | A memory module system having memory modules connected via switches to a data bus line |
US6526473B1 (en) | 1999-04-07 | 2003-02-25 | Samsung Electronics Co., Ltd. | Memory module system for controlling data input and output by connecting selected memory modules to a data line |
GB2348722B (en) * | 1999-04-07 | 2003-12-10 | Samsung Electronics Co Ltd | A memory module system |
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