JP2626232B2 - 画像マルチ表示方式 - Google Patents
画像マルチ表示方式Info
- Publication number
- JP2626232B2 JP2626232B2 JP27991990A JP27991990A JP2626232B2 JP 2626232 B2 JP2626232 B2 JP 2626232B2 JP 27991990 A JP27991990 A JP 27991990A JP 27991990 A JP27991990 A JP 27991990A JP 2626232 B2 JP2626232 B2 JP 2626232B2
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- JP
- Japan
- Prior art keywords
- display
- image
- horizontal
- vertical
- address conversion
- Prior art date
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- Studio Circuits (AREA)
- Processing Of Color Television Signals (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画像表示方式に関し、特に画面に複数の画
像を表示するマルチ表示方式に関する。
像を表示するマルチ表示方式に関する。
第３図に従来の画像表示方式を示す。従来は、表示ク
ロック発生器201からの表示クロックにより、水平表示
アドレスカウンタ202及び垂直表示アドレスカウンタ203
が、それぞれ水平及び垂直表示アドレスを出力し、アド
レスバス切替器204,205を通じて、水平及び垂直表示ア
ドレス変換RAM206,207のアドレスへ入力され、水平及び
垂直アドレス変換RAM206,207の内部データに従って、水
平及び垂直表示アドレスを変換し、その出力を、データ
バス切替器208,209を通じて、それぞれ画像メモリ210の
下位アドレス及び上位アドレスへ入力し、画像メモリ21
0から画像データが読出され、表示装置で表示を行って
いた。
ロック発生器201からの表示クロックにより、水平表示
アドレスカウンタ202及び垂直表示アドレスカウンタ203
が、それぞれ水平及び垂直表示アドレスを出力し、アド
レスバス切替器204,205を通じて、水平及び垂直表示ア
ドレス変換RAM206,207のアドレスへ入力され、水平及び
垂直アドレス変換RAM206,207の内部データに従って、水
平及び垂直表示アドレスを変換し、その出力を、データ
バス切替器208,209を通じて、それぞれ画像メモリ210の
下位アドレス及び上位アドレスへ入力し、画像メモリ21
0から画像データが読出され、表示装置で表示を行って
いた。
表示画像の表示位置、及び拡大，縮小倍率は、水平及
び垂直アドレス変換RAM206,207の内容により決められ、
この内容を書替える場合は、制御部211がアドレスバス
切替決204,205及びデータバス切替器208,209を切替え、
制御部211と水平及び垂直アドレス変換RAM206,207とを
接続して、書替えを行い、表示画像の位置，大きさを変
更していた。
び垂直アドレス変換RAM206,207の内容により決められ、
この内容を書替える場合は、制御部211がアドレスバス
切替決204,205及びデータバス切替器208,209を切替え、
制御部211と水平及び垂直アドレス変換RAM206,207とを
接続して、書替えを行い、表示画像の位置，大きさを変
更していた。
この従来の画像表示方式では、１つの画像メモリに対
して、表示アドレスの変換を行い、１つの画像の表示位
置，大きさ等の変更を行うため、画面に表示される画像
は１つに限られるという問題がある。
して、表示アドレスの変換を行い、１つの画像の表示位
置，大きさ等の変更を行うため、画面に表示される画像
は１つに限られるという問題がある。
本発明の目的は、画面に複数の画像を表示することの
できるマルチ表示方式を提供することにある。
できるマルチ表示方式を提供することにある。
本発明は、入力に表示クロックを受け、水平表示アド
レスを出力する水平アドレスカウンタと、 入力に表示クロックを受け、垂直表示アドレスを出力
する垂直アドレスカウンタと、 アドレス入力に、前記水平表示アドレスをそれぞれ接
続された第１〜第ｎ（ｎは２以上の整数）の水平表示ア
ドレス変換メモリと、 アドレス入力に、前記垂直表示アドレスをそれぞれ接
続された第１〜第ｎの垂直表示アドレス変換メモリと、 前記第１〜第ｎの水平表示アドレス変換メモリのデー
タバス及び前記第１〜第ｎの垂直表示アドレス変換メモ
リのデータバスがそれぞれアドレス入力に接続され、デ
ータバスに画像データを出力する第１〜第ｎの画像メモ
リとを有する画像マルチ表示方式であって、 前記第１〜第ｎの水平表示アドレス変換メモリ並びに
前記第１〜第ｎの垂直アドレス変換メモリの各変換テー
ブルデータに、画像表示タイミングを示す付加ビットを
設け、第ｉ（ｉは１≦ｉ≦ｎの整数）の水平表示アドレ
ス変換メモリの付加ビット及び第ｉの垂直表示アドレス
変換メモリの付加ビットの内容に応じて第ｉの画像メモ
リを読出し、表示画面に前記第１〜第ｎの画像データを
合成し表示することを特徴とする。
レスを出力する水平アドレスカウンタと、 入力に表示クロックを受け、垂直表示アドレスを出力
する垂直アドレスカウンタと、 アドレス入力に、前記水平表示アドレスをそれぞれ接
続された第１〜第ｎ（ｎは２以上の整数）の水平表示ア
ドレス変換メモリと、 アドレス入力に、前記垂直表示アドレスをそれぞれ接
続された第１〜第ｎの垂直表示アドレス変換メモリと、 前記第１〜第ｎの水平表示アドレス変換メモリのデー
タバス及び前記第１〜第ｎの垂直表示アドレス変換メモ
リのデータバスがそれぞれアドレス入力に接続され、デ
ータバスに画像データを出力する第１〜第ｎの画像メモ
リとを有する画像マルチ表示方式であって、 前記第１〜第ｎの水平表示アドレス変換メモリ並びに
前記第１〜第ｎの垂直アドレス変換メモリの各変換テー
ブルデータに、画像表示タイミングを示す付加ビットを
設け、第ｉ（ｉは１≦ｉ≦ｎの整数）の水平表示アドレ
ス変換メモリの付加ビット及び第ｉの垂直表示アドレス
変換メモリの付加ビットの内容に応じて第ｉの画像メモ
リを読出し、表示画面に前記第１〜第ｎの画像データを
合成し表示することを特徴とする。
さらにこの画像マルチ表示方式は、 第１〜第ｎの水平表示アドレス変換メモリの付加ビッ
トと、対応する第１〜第ｎの垂直表示アドレス変換メモ
リの付加ビットとのANDをとる第１〜第ｎのゲートと、 これら各ゲートの出力によりオン・オフ制御され、第
１〜第ｎの画像メモリの出力にそれぞれ接続された第１
〜第ｎのスイッチとをさらに有することを特徴とする。
トと、対応する第１〜第ｎの垂直表示アドレス変換メモ
リの付加ビットとのANDをとる第１〜第ｎのゲートと、 これら各ゲートの出力によりオン・オフ制御され、第
１〜第ｎの画像メモリの出力にそれぞれ接続された第１
〜第ｎのスイッチとをさらに有することを特徴とする。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、第１及び第２の２つの画像のマルチ表示を
行う一実施例のブロック図である。
行う一実施例のブロック図である。
この画像マルチ表示方式は、入力に表示クロックを受
け、水平及び垂直表示アドレスを出力する水平及び垂直
アドレスカウンタ2,3と、アドレス入力に水平表示アド
レスをそれぞれ接続された第１及び第２の水平表示アド
レス変換RAM6,14と、アドレス入力に垂直表示アドレス
をそれぞれ接続された第１及び第２の垂直表示アドレス
変換RAM7,15と、アドレス入力の下位側に、第１及び第
２の水平表示アドレス変換RAM6,14のデータバスを、ア
ドレス入力の上位側に第１及び第２の垂直表示アドレス
変換RAM7,15のデータバスをそれぞれ接続され、データ
バスに画像データを出力する第１及び第２までの画像メ
モリ10,18と、RAM6,7,14,15の内容を書替えるための制
御部20と、水平表示アドレス変換RAM6,14にそれぞれ接
続され、水平表示アドレスカウンタ２からのアドレスバ
スと制御部20からのアドレスバスとを切替える第１及び
第２のアドレスバス切替器4,12と、垂直表示アドレス変
換RAM7,15にそれぞれ接続され、垂直表示アドレスカウ
ンタ３からのアドレスバスと制御部20からのアドレスバ
スとを切替える第１及び第２のアドレスバス切替器5,13
と、水平表示アドレス変換RAM6,14にそれぞれ接続さ
れ、第１及び第２の画像メモリ10,18へのデータバスと
制御部20へのデータバスとを切替える第１及び第２のデ
ータバス切替器8,16と、垂直表示アドレス変換RAM7,15
にそれぞれ接続され、第１及び第２の画像メモリ10,18
へのデータバスと制御部20へのデータバスとを切替える
第１及び第２のデータバス切替器9,17と、水平，垂直表
示アドレス変換RAM6,7の変換テーブルデータに設けられ
た後述の付加ビットのANDをとる第１のANDゲート21と、
水平，垂直表示アドレス変換RAM14,15の変換データテー
ブルに設けられた付加ビットのANDをとる第２のANDゲー
ト22と、これらANDゲート21,22によりオン・オフ制御さ
れる第１及び第２のアナログ・スイッチ11,19とを有し
ている。
け、水平及び垂直表示アドレスを出力する水平及び垂直
アドレスカウンタ2,3と、アドレス入力に水平表示アド
レスをそれぞれ接続された第１及び第２の水平表示アド
レス変換RAM6,14と、アドレス入力に垂直表示アドレス
をそれぞれ接続された第１及び第２の垂直表示アドレス
変換RAM7,15と、アドレス入力の下位側に、第１及び第
２の水平表示アドレス変換RAM6,14のデータバスを、ア
ドレス入力の上位側に第１及び第２の垂直表示アドレス
変換RAM7,15のデータバスをそれぞれ接続され、データ
バスに画像データを出力する第１及び第２までの画像メ
モリ10,18と、RAM6,7,14,15の内容を書替えるための制
御部20と、水平表示アドレス変換RAM6,14にそれぞれ接
続され、水平表示アドレスカウンタ２からのアドレスバ
スと制御部20からのアドレスバスとを切替える第１及び
第２のアドレスバス切替器4,12と、垂直表示アドレス変
換RAM7,15にそれぞれ接続され、垂直表示アドレスカウ
ンタ３からのアドレスバスと制御部20からのアドレスバ
スとを切替える第１及び第２のアドレスバス切替器5,13
と、水平表示アドレス変換RAM6,14にそれぞれ接続さ
れ、第１及び第２の画像メモリ10,18へのデータバスと
制御部20へのデータバスとを切替える第１及び第２のデ
ータバス切替器8,16と、垂直表示アドレス変換RAM7,15
にそれぞれ接続され、第１及び第２の画像メモリ10,18
へのデータバスと制御部20へのデータバスとを切替える
第１及び第２のデータバス切替器9,17と、水平，垂直表
示アドレス変換RAM6,7の変換テーブルデータに設けられ
た後述の付加ビットのANDをとる第１のANDゲート21と、
水平，垂直表示アドレス変換RAM14,15の変換データテー
ブルに設けられた付加ビットのANDをとる第２のANDゲー
ト22と、これらANDゲート21,22によりオン・オフ制御さ
れる第１及び第２のアナログ・スイッチ11,19とを有し
ている。
次に、本実施例の動作を説明する。
表示クロック発生器１からの表示クロックにより、水
平及び垂直表示アドレスカウンタ2,3がそれぞれ水平及
び垂直表示アドレスを出力し、第１の水平，垂直アドレ
スバス切替器4,5及び第２の水平，垂直アドレスバス切
替器12,13を通じて、第１の水平，垂直表示アドレス変
換RAM6,7及び第２の水平，垂直表示アドレス変換RAM14,
15のアドレスへそれぞれ入力され、第１の水平，垂直表
示アドレス変換RAM6,7及び第２の水平，垂直表示アドレ
ス変換RAM14,15の内部データに従って、水平及び垂直表
示アドレスを変換し、それぞれ出力を第１の水平，垂直
データバス切替器8,9及び第２の水平，垂直データバス
切替器16,17を通じて、第１の画像メモリ10の下位アド
レス及び上位アドレスへ、及び第２の画像メモリ18の下
位アドレス及び上位アドレスへそれぞれ入力し、それぞ
れ第１及び第２の画像メモリ10,18から画像データを表
示装置（図示せず）へ出力する。
平及び垂直表示アドレスカウンタ2,3がそれぞれ水平及
び垂直表示アドレスを出力し、第１の水平，垂直アドレ
スバス切替器4,5及び第２の水平，垂直アドレスバス切
替器12,13を通じて、第１の水平，垂直表示アドレス変
換RAM6,7及び第２の水平，垂直表示アドレス変換RAM14,
15のアドレスへそれぞれ入力され、第１の水平，垂直表
示アドレス変換RAM6,7及び第２の水平，垂直表示アドレ
ス変換RAM14,15の内部データに従って、水平及び垂直表
示アドレスを変換し、それぞれ出力を第１の水平，垂直
データバス切替器8,9及び第２の水平，垂直データバス
切替器16,17を通じて、第１の画像メモリ10の下位アド
レス及び上位アドレスへ、及び第２の画像メモリ18の下
位アドレス及び上位アドレスへそれぞれ入力し、それぞ
れ第１及び第２の画像メモリ10,18から画像データを表
示装置（図示せず）へ出力する。
表示装置の解像度を640ドット（水平）×400ライン
（垂直）とすると、水平表示アドレス変換RAM6,14は、6
40ドットまでのカウントを行うため10ビット、垂直表示
アドレス変換RAM7,15は、400ラインまでのカウントを行
うため９ビットそれぞれ必要であるが、本実施例では、
各々の画像の表示タイミングを示す付加ビットをそれぞ
れぞれの水平，垂直表示アドレス変換RAMに設けてい
る。水平及び垂直表示アドレス変換RAMの付加ビットが
ともに１であったときは画像データを表示装置へ出力
し、いずれか０であったとき画像データの出力をしゃ断
するという制御を行う。このため、前述したように第１
及び第２の画像メモリ10,18の画像データ出力に、アナ
ログスイッチ11,19を接続し、出力は共通に接続され表
示装置へ接続される。
（垂直）とすると、水平表示アドレス変換RAM6,14は、6
40ドットまでのカウントを行うため10ビット、垂直表示
アドレス変換RAM7,15は、400ラインまでのカウントを行
うため９ビットそれぞれ必要であるが、本実施例では、
各々の画像の表示タイミングを示す付加ビットをそれぞ
れぞれの水平，垂直表示アドレス変換RAMに設けてい
る。水平及び垂直表示アドレス変換RAMの付加ビットが
ともに１であったときは画像データを表示装置へ出力
し、いずれか０であったとき画像データの出力をしゃ断
するという制御を行う。このため、前述したように第１
及び第２の画像メモリ10,18の画像データ出力に、アナ
ログスイッチ11,19を接続し、出力は共通に接続され表
示装置へ接続される。
第２図（ａ），（ｂ）に上述の制御を行った場合の付
加ビット及び表示画面25を示す。
加ビット及び表示画面25を示す。
第１の水平及び垂直表示アドレス変換RAM6,7の付加ビ
ット，、及び第２の水平及び垂直表示アドレス変換
RAM14,15の付加ビット，に、水平及び垂直方向の表
示を行うタイミングで１、それ以外で０を書込む。第２
図の例では、第１の水平表示アドレス変換RAM6の付加ビ
ットには“00110000"を書込み、第１の垂直表示アド
レス変換RAM7の付加ビットには“00001100"を書込
み、第２の水平表示アドレス変換RAM14の付加ビット
には“00000110"を書込み、第２の垂直表示アドレス変
換RAM15の付加ビットには“00110000"を書込む。
ット，、及び第２の水平及び垂直表示アドレス変換
RAM14,15の付加ビット，に、水平及び垂直方向の表
示を行うタイミングで１、それ以外で０を書込む。第２
図の例では、第１の水平表示アドレス変換RAM6の付加ビ
ットには“00110000"を書込み、第１の垂直表示アド
レス変換RAM7の付加ビットには“00001100"を書込
み、第２の水平表示アドレス変換RAM14の付加ビット
には“00000110"を書込み、第２の垂直表示アドレス変
換RAM15の付加ビットには“00110000"を書込む。
第１の画像メモリ10の画像データは、第１の水平表示
アドレス変換RAM6の付加ビット及び第１の垂直表示ア
ドレス変換RAM7の付加ビットがともに１であるときに
第１のアナログ・スイッチ11がオンされ、表示装置へ出
力され、第１の画像23として表示される。
アドレス変換RAM6の付加ビット及び第１の垂直表示ア
ドレス変換RAM7の付加ビットがともに１であるときに
第１のアナログ・スイッチ11がオンされ、表示装置へ出
力され、第１の画像23として表示される。
第２の画像メモリ18の画像データは、第２の水平表示
アドレス変換RAM14の付加ビット及び第２の垂直表示
アドレス変換RAM15の付加ビットがともに１であると
きに第２のアナログ・スイッチ19がオンされ、表示装置
へ出力され、第２の画像24として表示される。
アドレス変換RAM14の付加ビット及び第２の垂直表示
アドレス変換RAM15の付加ビットがともに１であると
きに第２のアナログ・スイッチ19がオンされ、表示装置
へ出力され、第２の画像24として表示される。
以上のようにして、表示画面25に第１の画像23及び第
２の画像24が同時に表示される。
２の画像24が同時に表示される。
以上説明したように本発明は、複数の画像メモリに接
続されたそれぞれの水平及び垂直表示アドレス変換メモ
リの変換テーブルデータに、画像表示タイミングを示す
付加ビットを設け、画像データの出力タイミングを制御
することにより、複数の画像メモリからの画像データ
を、一つの画面上に、合成し表示することができるとい
う効果がある。
続されたそれぞれの水平及び垂直表示アドレス変換メモ
リの変換テーブルデータに、画像表示タイミングを示す
付加ビットを設け、画像データの出力タイミングを制御
することにより、複数の画像メモリからの画像データ
を、一つの画面上に、合成し表示することができるとい
う効果がある。
第１図は、本発明の一実施例のブロック図、 第２図は、付加ビット及び表示画面の例を示す図、 第３図は、従来の表示方式の一例のブロック図である。 １……表示クロック発生器 ２……水平表示アドレスカウンタ ３……垂直表示アドレスカウンタ 4,5,12,13……アドレスバス切替器 6,14……水平表示アドレス変換RAM 7,15……垂直表示アドレス変換RAM 8,9,16,17……データバス切替器 10,18……画像メモリ 11,19……アナログスイッチ 20……制御部 21,22……ANDゲート 23,24……画像 25……表示画面
Claims (2)
- 【請求項１】入力に表示クロックを受け、水平表示アド
レスを出力する水平アドレスカウンタと、 入力に表示クロックを受け、垂直表示アドレスを出力す
る垂直アドレスカウンタと、 アドレス入力に、前記水平表示アドレスをそれぞれ接続
された第１〜第ｎ（ｎは２以上の整数）の水平表示アド
レス変換メモリと、 アドレス入力に、前記垂直表示アドレスをそれぞれ接続
された第１〜第ｎの垂直表示アドレス変換メモリと、 前記第１〜第ｎの水平表示アドレス変換メモリのデータ
バス及び前記第１〜第ｎの垂直表示アドレス変換メモリ
のデータバスがそれぞれアドレス入力に接続され、デー
タバスに画像データを出力する第１〜第ｎの画像メモリ
とを有する画像マルチ表示方式であって、 前記第１〜第ｎの水平表示アドレス変換メモリ並びに前
記第１〜第ｎの垂直アドレス変換メモリの各変換テーブ
ルデータに、画像表示タイミングを示す付加ビットを設
け、第ｉ（ｉは１≦ｉ≦ｎの整数）の水平表示アドレス
変換メモリの付加ビット及び第ｉの垂直表示アドレス変
換メモリの付加ビットの内容に応じて第ｉの画像メモリ
を読出し、表示画面に前記第１〜第ｎの画像データを合
成し表示することを特徴とする画像マルチ表示方式。 - 【請求項２】第１〜第ｎの水平表示アドレス変換メモリ
の付加ビットと、対応する第１〜第ｎの垂直表示アドレ
ス変換メモリの付加ビットとのANDをとる第１〜第ｎの
ゲートと、 これら各ゲートの出力によりオン・オフ制御され、第１
〜第ｎの画像メモリの出力にそれぞれ接続された第１〜
第ｎのスイッチとをさらに有することを特徴とする請求
項１記載の画像マルチ表示方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27991990A JP2626232B2 (ja) | 1990-10-18 | 1990-10-18 | 画像マルチ表示方式 |
| EP91116212A EP0477843B1 (en) | 1990-09-25 | 1991-09-24 | Image display system |
| DE1991620755 DE69120755T2 (de) | 1990-09-25 | 1991-09-24 | Bildanzeigesystem |
| CA 2052179 CA2052179C (en) | 1990-09-25 | 1991-09-24 | Image display system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27991990A JP2626232B2 (ja) | 1990-10-18 | 1990-10-18 | 画像マルチ表示方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04154382A JPH04154382A (ja) | 1992-05-27 |
| JP2626232B2 true JP2626232B2 (ja) | 1997-07-02 |
Family
ID=17617741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27991990A Expired - Lifetime JP2626232B2 (ja) | 1990-09-25 | 1990-10-18 | 画像マルチ表示方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626232B2 (ja) |
-
1990
- 1990-10-18 JP JP27991990A patent/JP2626232B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04154382A (ja) | 1992-05-27 |
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