JPS6187297A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6187297A JPS6187297A JP59184971A JP18497184A JPS6187297A JP S6187297 A JPS6187297 A JP S6187297A JP 59184971 A JP59184971 A JP 59184971A JP 18497184 A JP18497184 A JP 18497184A JP S6187297 A JPS6187297 A JP S6187297A
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- Japan
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- output
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置（以後メモリと称す）のアド
レスバッファ回路に関するものである。
レスバッファ回路に関するものである。
従来のメモリのアドレスバッファ回路において、Ｔｒａ
ｎｓｉｓｔｏｒ ’Ｉ’ｒ！Ｌｎ８１ａｔＯｒ Ｌｏｇ
ｉｃ （以後ＴＴＴ、ｉと称す）レベルから、絶縁ゲー
ト聾電界効果トランジスタ（以後ＭＯ８？ＥＴと称す）
の論理レベルに変換する回路としてのトランスファゲー
トは、例え４ば相補型ＭＯ８回路を用いた場合、第３図
および第４図に示したような回路が知られている。
ｎｓｉｓｔｏｒ ’Ｉ’ｒ！Ｌｎ８１ａｔＯｒ Ｌｏｇ
ｉｃ （以後ＴＴＴ、ｉと称す）レベルから、絶縁ゲー
ト聾電界効果トランジスタ（以後ＭＯ８？ＥＴと称す）
の論理レベルに変換する回路としてのトランスファゲー
トは、例え４ば相補型ＭＯ８回路を用いた場合、第３図
および第４図に示したような回路が知られている。
この回路において、ＱＰ６ ＋ ＱＰフ ＋ Ｑ Ｐ
ＩはＰｆ＋ネル型ＭＯ５ＵＥＴＳＱＮａ ＋ ＱＮｙ
ｅＱＮａはＮチャネル型ＭＯ１９７ＩＣＴであり、
７．８はインバータである。Ａｉは外部アドレス入力信
号であり、Ａ Ｉ Ａは逆移相の関係にあるアドレスノ
く２７７回路の出力であり、τ１１ は内部チップ選択
信号である。第３図ではトランスファゲート回路てＱＰ
ａ＋ＱＮａで構成されたインバータ回路を用いており、
第４図では外部アドレス入力信号と内部チップ選択信号
ＯＫがゲートに接続されたＮＯＲ回路を用いている。
ＩはＰｆ＋ネル型ＭＯ５ＵＥＴＳＱＮａ ＋ ＱＮｙ
ｅＱＮａはＮチャネル型ＭＯ１９７ＩＣＴであり、
７．８はインバータである。Ａｉは外部アドレス入力信
号であり、Ａ Ｉ Ａは逆移相の関係にあるアドレスノ
く２７７回路の出力であり、τ１１ は内部チップ選択
信号である。第３図ではトランスファゲート回路てＱＰ
ａ＋ＱＮａで構成されたインバータ回路を用いており、
第４図では外部アドレス入力信号と内部チップ選択信号
ＯＫがゲートに接続されたＮＯＲ回路を用いている。
上記構成のアドレスバッファ回路では、ＴＴＬで構成さ
れた半導体装置と接続し、プルアップまたはプルダウン
のための素子を用いずに、メモリを直接駆動する場合、
ＴＴＴ、、から構成される装置の出力電圧レベルが狭い
。このことは゛、高レベル出力電圧、低レベル出力電圧
のいずれの場合も、ＱＰ、とＧＬＮａおよびＱ ’ｙ
ｌＱ Ｐ亀 、Ｑ Ｎ ｙがともに導通状聾となってお
り、出力は各Ｑ’龜 ＋ＱＮ６のオン抵抗の分割比およ
び、Ｑ Ｐｙ ＊ ＱＰ＠＋ Ｑ Ｎ ｙのオン抵抗
の分割比による電圧となる。
れた半導体装置と接続し、プルアップまたはプルダウン
のための素子を用いずに、メモリを直接駆動する場合、
ＴＴＴ、、から構成される装置の出力電圧レベルが狭い
。このことは゛、高レベル出力電圧、低レベル出力電圧
のいずれの場合も、ＱＰ、とＧＬＮａおよびＱ ’ｙ
ｌＱ Ｐ亀 、Ｑ Ｎ ｙがともに導通状聾となってお
り、出力は各Ｑ’龜 ＋ＱＮ６のオン抵抗の分割比およ
び、Ｑ Ｐｙ ＊ ＱＰ＠＋ Ｑ Ｎ ｙのオン抵抗
の分割比による電圧となる。
このとき、電圧電源ＶＤＤ 、ＱＰ６ ＊ＱＭａ
＋接地間およびＶ Ｄ Ｄ 、ＱＰ？ ＋ ＱＰｉ
１ＱＮｙ Ｉ接地間で、定常的に貫通電流が流れて
しまう。この定常的に流れる貫通電流を減らすには、Ｑ
Ｐｓ＋、 ＱＰｙ ＋ＱＰａ １ＱＮ６ １ＱＮ？
の駆動能力を減らさなくてはならない。しかし、このこ
とはトランスファゲート回路での伝播遅延時間が大きく
なってしまい、好ｔＬ＜ない。一般にメモリのアドレス
入力数は、１つのメモリに士数個設けられているために
、全体として上記の定常的に流れる貫通電流が大きな値
となる。さらに最近のメモリの開発動向は、大容口化の
傾向にあい今後さらにアドレス入力数が増加していくと
考えられる。またこのようなメモリを複数個用いること
により、メモリシステムを構成する場合には、さらに大
きな電流を消費するという問題点があった。
＋接地間およびＶ Ｄ Ｄ 、ＱＰ？ ＋ ＱＰｉ
１ＱＮｙ Ｉ接地間で、定常的に貫通電流が流れて
しまう。この定常的に流れる貫通電流を減らすには、Ｑ
Ｐｓ＋、 ＱＰｙ ＋ＱＰａ １ＱＮ６ １ＱＮ？
の駆動能力を減らさなくてはならない。しかし、このこ
とはトランスファゲート回路での伝播遅延時間が大きく
なってしまい、好ｔＬ＜ない。一般にメモリのアドレス
入力数は、１つのメモリに士数個設けられているために
、全体として上記の定常的に流れる貫通電流が大きな値
となる。さらに最近のメモリの開発動向は、大容口化の
傾向にあい今後さらにアドレス入力数が増加していくと
考えられる。またこのようなメモリを複数個用いること
により、メモリシステムを構成する場合には、さらに大
きな電流を消費するという問題点があった。
係る本発明は上記問題点を解決するもので、その目的と
するとζろは、アドレスバッファ回路のトランス７アゲ
ート回路での定常的に流れる電流を減らし、低消費−流
にしたアドレスバッファ回路を備えた半導体記憶装置を
提供することにある〔問題点を解決するための手段〕 本発明の半導体記憶装置は、マ） ＩＪクス状に配置さ
れた記憶セルの情報の読み出し、または前記記憶セルヘ
の′ｒｎ報の書き込みを外部アドレス入力信号およびチ
ップ選択入力信号により行なわれる半導体記憶装置にお
いて、前記外部アドレス入力信号の変化を検出するアド
レス遷移検出回路と、前記アドレス遷移検出回路の検出
信号を受けて内部り９ツク信号を発生する内部信号発生
回路を備え、前記外部アドレス入力信号と、前記内部ク
ロック信号と、前記チップ選択入力信号により発生する
内部チップ選択信号がＮＯＲ回路のゲートに接続し、前
記ＮＯＲ回路の出力が、クロックドゲートの入力に接続
し、前記クロックドゲートの出力が、ラッチ回路に接続
したアドレスバッファ回路を備えてなることを特徴とす
る半導体記憶装置〔作用〕 本発明の上記の構成によれば、アドレス遷移検出回路の
検出信号により発生した内部クロック信号により、アド
レス選択が確定した後に、ＴＴＬとＭＯＳレベルを変換
するトランスファゲート回路を非動作状輻にし、アドレ
ス入力を成る一定期間禁止することにより、禁止されて
いる期間定常的に流れる貫通電流をほぼ零にすることが
でき、アドレスバッファ回路での消費電流を減らすこと
ができる。
するとζろは、アドレスバッファ回路のトランス７アゲ
ート回路での定常的に流れる電流を減らし、低消費−流
にしたアドレスバッファ回路を備えた半導体記憶装置を
提供することにある〔問題点を解決するための手段〕 本発明の半導体記憶装置は、マ） ＩＪクス状に配置さ
れた記憶セルの情報の読み出し、または前記記憶セルヘ
の′ｒｎ報の書き込みを外部アドレス入力信号およびチ
ップ選択入力信号により行なわれる半導体記憶装置にお
いて、前記外部アドレス入力信号の変化を検出するアド
レス遷移検出回路と、前記アドレス遷移検出回路の検出
信号を受けて内部り９ツク信号を発生する内部信号発生
回路を備え、前記外部アドレス入力信号と、前記内部ク
ロック信号と、前記チップ選択入力信号により発生する
内部チップ選択信号がＮＯＲ回路のゲートに接続し、前
記ＮＯＲ回路の出力が、クロックドゲートの入力に接続
し、前記クロックドゲートの出力が、ラッチ回路に接続
したアドレスバッファ回路を備えてなることを特徴とす
る半導体記憶装置〔作用〕 本発明の上記の構成によれば、アドレス遷移検出回路の
検出信号により発生した内部クロック信号により、アド
レス選択が確定した後に、ＴＴＬとＭＯＳレベルを変換
するトランスファゲート回路を非動作状輻にし、アドレ
ス入力を成る一定期間禁止することにより、禁止されて
いる期間定常的に流れる貫通電流をほぼ零にすることが
でき、アドレスバッファ回路での消費電流を減らすこと
ができる。
以下本発明の実施例を示し説明をする。第１図は本発明
に係るアドレスバッファ回路の一例を示す回路図である
。
に係るアドレスバッファ回路の一例を示す回路図である
。
第１図において、’ＬＰ＋−ＱＰｓはＰチャネル型ＭＯ
３？ＥＴ、ＱＮ、〜ＱＮｌｌはＮチャネ゛ル型ＭＯ８？
ＥＴであり、１はアドレス遷移検出回路、２は内部信号
発生回路、５〜６はインバータである。構成は、ＱＰｉ
−ＱＰｉ とＱＮ１〜ＱＮ３からなる３人力ＮＯＲ回路
のゲートに、外部アドレス入力信号Ａ１と、内部チップ
選択信号で１と、内部クロック信号が接続され、ＮＯＲ
回路の出力がＱＰ４ ＋ ＱＰｓ ＋ ＱＮ４
＊ ＱＮＢからナルクロックドゲート九入力され、この
クロックドゲートのクロック信号として、前記アドレス
遷移検出回路の出力が接続されている。前記クロックド
インバータの出力が４と５のインバータからなるラッチ
回路に接続されており、また前記ラッチ回路には、アド
レス遷移検出回路が接続され、検出回路の出力が内部信
号発生回路に接続されている。
３？ＥＴ、ＱＮ、〜ＱＮｌｌはＮチャネ゛ル型ＭＯ８？
ＥＴであり、１はアドレス遷移検出回路、２は内部信号
発生回路、５〜６はインバータである。構成は、ＱＰｉ
−ＱＰｉ とＱＮ１〜ＱＮ３からなる３人力ＮＯＲ回路
のゲートに、外部アドレス入力信号Ａ１と、内部チップ
選択信号で１と、内部クロック信号が接続され、ＮＯＲ
回路の出力がＱＰ４ ＋ ＱＰｓ ＋ ＱＮ４
＊ ＱＮＢからナルクロックドゲート九入力され、この
クロックドゲートのクロック信号として、前記アドレス
遷移検出回路の出力が接続されている。前記クロックド
インバータの出力が４と５のインバータからなるラッチ
回路に接続されており、また前記ラッチ回路には、アド
レス遷移検出回路が接続され、検出回路の出力が内部信
号発生回路に接続されている。
Ａとτは逆移相を関係にあるアドレスバッファの出力で
ある。
ある。
上記構成の回路における動作を第２図の動作波形全参照
して説明する。メモリが選択状ｇ（了］がロー電位）で
あり、内部信号発生回路の出力１０５がロー電位となっ
ているときに、゛アドレスが指定されてＡ１が変化する
と、このとｔＩＮＯＲ回路およびクロックドインバータ
が動作状態でありアドレス入力信号が１０１，１０２，
１０３と伝播していく。１０５に伝播してきたアドレス
内部信号を受けてアドレス遷移検出回路が動作し、検出
回路の出力を受けて内部信号発生回路で第２因に示した
ような成る一定のパルス幅をもったクロックが発生する
。クロック発生回路の出力１０５がロー電位からハイ電
位となると、ＱＰｓがオフしＱＮｓがオンし１０１はロ
ー電位となる。ＱＰ。
して説明する。メモリが選択状ｇ（了］がロー電位）で
あり、内部信号発生回路の出力１０５がロー電位となっ
ているときに、゛アドレスが指定されてＡ１が変化する
と、このとｔＩＮＯＲ回路およびクロックドインバータ
が動作状態でありアドレス入力信号が１０１，１０２，
１０３と伝播していく。１０５に伝播してきたアドレス
内部信号を受けてアドレス遷移検出回路が動作し、検出
回路の出力を受けて内部信号発生回路で第２因に示した
ような成る一定のパルス幅をもったクロックが発生する
。クロック発生回路の出力１０５がロー電位からハイ電
位となると、ＱＰｓがオフしＱＮｓがオンし１０１はロ
ー電位となる。ＱＰ。
がオフすることにより、ｖＤＤと接地間での貫通電流が
流れなくなる。また、同時にＱ Ｐ４ 、ＱＮａもオフ
となる。しかしラッチ回路のために１０２と１０５の７
−ドが高インピーダンスとなることは無く、アドレスの
情報を保持し絖ける。ここでノード１０５でのクロック
信号は、外部アドレス入力信号が次のアドレス指定の信
号を受けつける以前にハイ電位からロー電位になってい
なければならず、また内部のアドレスが指定した後に、
ロー電位からハイ電位とならなければならない。
流れなくなる。また、同時にＱ Ｐ４ 、ＱＮａもオフ
となる。しかしラッチ回路のために１０２と１０５の７
−ドが高インピーダンスとなることは無く、アドレスの
情報を保持し絖ける。ここでノード１０５でのクロック
信号は、外部アドレス入力信号が次のアドレス指定の信
号を受けつける以前にハイ電位からロー電位になってい
なければならず、また内部のアドレスが指定した後に、
ロー電位からハイ電位とならなければならない。
以上述べたように本発明による効果は、ＴＴＬで構成さ
れた半導体装置からメモリを直接駆動する場合、ＴＴＬ
レベルからＭＯ＋３レベルに変換するトランス７アゲー
トでの定常的に流れる電流を減らすことができる。この
ことはアドレス入力数が多く、かつ低消費電流で使用す
るメモリには有効なアドレスバッファ回路を提供するも
のである
れた半導体装置からメモリを直接駆動する場合、ＴＴＬ
レベルからＭＯ＋３レベルに変換するトランス７アゲー
トでの定常的に流れる電流を減らすことができる。この
ことはアドレス入力数が多く、かつ低消費電流で使用す
るメモリには有効なアドレスバッファ回路を提供するも
のである
第１図は、本発明の一実施例を示すアドレスバッファ回
路の回路図、第２図は第１図の回路の動作波形図であり
、第３図、第４図は従来のアドレスバッファ回路の回路
図である。 ＱＰ、〜ＱＰ、はＰチャネル型ＭＱｓＦ］ｌｉＴ。 Ｑ／Ｎ、−ＧＩＮ、はＮチャネル型ＭＯ８ＦＩＣＴ、１
はアドレス遷移検出回路、２は内部信号発生回路、３〜
８はインバータ、で１は内部チップ選択信号、Ａ１は外
部アドレス入力信号、τ、Ａは逆位相にあるアドレスバ
ッファ出力である。 以 上
路の回路図、第２図は第１図の回路の動作波形図であり
、第３図、第４図は従来のアドレスバッファ回路の回路
図である。 ＱＰ、〜ＱＰ、はＰチャネル型ＭＱｓＦ］ｌｉＴ。 Ｑ／Ｎ、−ＧＩＮ、はＮチャネル型ＭＯ８ＦＩＣＴ、１
はアドレス遷移検出回路、２は内部信号発生回路、３〜
８はインバータ、で１は内部チップ選択信号、Ａ１は外
部アドレス入力信号、τ、Ａは逆位相にあるアドレスバ
ッファ出力である。 以 上
Claims (1)
- マトリクス状に配置された記憶セルの情報の読み出し
、または該記憶セルヘの情報の書き込みを外部アドレス
入力信号およびチップ選択入力信号により行なわれる半
導体記憶装置において、該外部アドレス入力信号の変化
を検出するアドレス遷移検出回路と、該アドレス遷移検
出回路の検出信号を受けて内部クロック信号を発生する
内部信号発生回路を備え、該外部アドレス入力信号と、
該内部クロック信号と、該チップ選択入力信号により発
生する内部チップ選択信号がＮＯＲ回路のゲートに接続
し、該ＮＯＲ回路の出力が、クロックドゲートの入力に
接続し、該クロックドゲートの出力が、ラッチ回路に接
続したアドレスバッファ回路を備えてなることを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59184971A JPS6187297A (ja) | 1984-09-04 | 1984-09-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59184971A JPS6187297A (ja) | 1984-09-04 | 1984-09-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6187297A true JPS6187297A (ja) | 1986-05-02 |
Family
ID=16162552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59184971A Pending JPS6187297A (ja) | 1984-09-04 | 1984-09-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6187297A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63168897A (ja) * | 1987-01-06 | 1988-07-12 | Mitsubishi Electric Corp | ダイナミツクラム |
-
1984
- 1984-09-04 JP JP59184971A patent/JPS6187297A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63168897A (ja) * | 1987-01-06 | 1988-07-12 | Mitsubishi Electric Corp | ダイナミツクラム |
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