JPS61288253A - デ−タ転送回路 - Google Patents
デ−タ転送回路Info
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- JPS61288253A JPS61288253A JP12917085A JP12917085A JPS61288253A JP S61288253 A JPS61288253 A JP S61288253A JP 12917085 A JP12917085 A JP 12917085A JP 12917085 A JP12917085 A JP 12917085A JP S61288253 A JPS61288253 A JP S61288253A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、入出力装置と主記憶装置間にデータバッファ
を必要とするデータ転送回路に関するものである。
。
を必要とするデータ転送回路に関するものである。
。
（従来の技術）
第２図は、従来のデータ転送回路の一構成例を示すブロ
ック図である。同図において、１は入出力装置、２は入
出力制御部、３はデータバッファ。
ック図である。同図において、１は入出力装置、２は入
出力制御部、３はデータバッファ。
４はデータバッファ制御部、５はＤ Ｍ Ａ （Ｄｉｒ
ｅｃｔＭｅｍｏｒｙ Ａｃｃｅｓｓ）制御部、６はＣＰ
Ｕ部、７は主記憶装置である。
ｅｃｔＭｅｍｏｒｙ Ａｃｃｅｓｓ）制御部、６はＣＰ
Ｕ部、７は主記憶装置である。
入出力制御部２は入出力装置１の制御を行い、第２図の
ように入出力装置１がシリアル・データ転送の場合には
シリアル／パラレル変換も行う。
ように入出力装置１がシリアル・データ転送の場合には
シリアル／パラレル変換も行う。
データバッファ制御部４は、入出力制御部２とデータバ
ッファ３の間のデータ転送を制御し、データバッファ３
のアドレス制御もあわせて行う。ＤＭＡ制御部５は、デ
ータバッファ３と主記憶装置 ・７との間のデータ転送
を制御する。
ッファ３の間のデータ転送を制御し、データバッファ３
のアドレス制御もあわせて行う。ＤＭＡ制御部５は、デ
ータバッファ３と主記憶装置 ・７との間のデータ転送
を制御する。
次に、第２図を用いて入出力装置１から主記憶装置７ヘ
データ転送を行う場合を考える。
データ転送を行う場合を考える。
まず、ＣＰＵ部６で入出力制御部２へ命令を書き込み、
入出力制御部２と入出力装置１との間のデータ転送を起
動する。この時、入出力装置１の制御は入出力制御信号
線８を介して行われ、シリアルデータがデータ線９を介
して入出力制御部２へ入ってくる。シリアルデータが入
出力制御部２へ入りシリアル→パラレル変換が終了する
と、ブタ転送要求信号線ＩＯをアクティブにして、デー
タバッファ制御部４へ入出力制御部２からデータバッフ
ァ３へのデータ転送を要求する。この要求を受けてデー
タバッファ制御部４はデータライト／リード信号線１１
．バッファリード／ライト信号線１２及びデータバッフ
ァアドレス線１３を制御しながら、入出力制御部２から
データバッファ３ヘデータ線２５を介してデータ転送を
行う。
入出力制御部２と入出力装置１との間のデータ転送を起
動する。この時、入出力装置１の制御は入出力制御信号
線８を介して行われ、シリアルデータがデータ線９を介
して入出力制御部２へ入ってくる。シリアルデータが入
出力制御部２へ入りシリアル→パラレル変換が終了する
と、ブタ転送要求信号線ＩＯをアクティブにして、デー
タバッファ制御部４へ入出力制御部２からデータバッフ
ァ３へのデータ転送を要求する。この要求を受けてデー
タバッファ制御部４はデータライト／リード信号線１１
．バッファリード／ライト信号線１２及びデータバッフ
ァアドレス線１３を制御しながら、入出力制御部２から
データバッファ３ヘデータ線２５を介してデータ転送を
行う。
データバッファ３へのデータ転送が終了すると、データ
バッファ制御部４はＤＭＡ制御部５に対して、データバ
ッファ３から主記憶装置７へのデータ転送要求をＤＭＡ
要求信号線１４を介して出す。
バッファ制御部４はＤＭＡ制御部５に対して、データバ
ッファ３から主記憶装置７へのデータ転送要求をＤＭＡ
要求信号線１４を介して出す。
すると、ＤＭＡ制御部５はＣＰＵ部６にバス要求信号線
１５を介してバス権を要求する。
１５を介してバス権を要求する。
ＣＰＵ部６はバス要求に対してバス権許可信号線１６を
アクティブにして、バス権をＤＭＡ制御部５へ渡す。つ
まり、ＣＰＵ部６は一部バス権を放棄したことになる。
アクティブにして、バス権をＤＭＡ制御部５へ渡す。つ
まり、ＣＰＵ部６は一部バス権を放棄したことになる。
バス権を得たＤＭＡ制御部５はアドレスバス１７を制御
し、あわせてＤＭＡｌ１０リ一ドライト信号１９をデー
タバッファ制御部４に対して出しながら、データバッフ
ァ３から主記憶装置７へのデータ転送を行なう。
し、あわせてＤＭＡｌ１０リ一ドライト信号１９をデー
タバッファ制御部４に対して出しながら、データバッフ
ァ３から主記憶装置７へのデータ転送を行なう。
逆に、主記憶装置７から入出力装置１へのデータ転送を
考えると、まず最初にＤＭＡ制御部５に起動をかけて、
主記憶装置７からデータバッファ３ヘデータを転送し、
次に入出力制御部２に起動をかけてデータバッファ３か
ら入出力装置１にデータ転送を行なう方式であった。
考えると、まず最初にＤＭＡ制御部５に起動をかけて、
主記憶装置７からデータバッファ３ヘデータを転送し、
次に入出力制御部２に起動をかけてデータバッファ３か
ら入出力装置１にデータ転送を行なう方式であった。
（発明が解決しようとする問題点）
しかしながら、上記構成の回路では、入出力装置と主記
憶装置間のデータ転送を行う場合、入出力装置−データ
バッファ間、データバッファＨ主記憶装置間と２回に分
けてデータ転送を行わなければならないので、ハード量
が増え、転送に時間がかかった。またＣＰＵ部はＤＭＡ
転送中、バス権を放棄しなければならず、スループット
の低下という問題点もあった。
憶装置間のデータ転送を行う場合、入出力装置−データ
バッファ間、データバッファＨ主記憶装置間と２回に分
けてデータ転送を行わなければならないので、ハード量
が増え、転送に時間がかかった。またＣＰＵ部はＤＭＡ
転送中、バス権を放棄しなければならず、スループット
の低下という問題点もあった。
本発明は以上述べた、ハード量の増大、データ転送時間
の増大、ＣＰＵスループットの低下という問題点を除去
し、以下の３つの要素に優れたデータ転送回路を提供す
ることを目的とする。
の増大、ＣＰＵスループットの低下という問題点を除去
し、以下の３つの要素に優れたデータ転送回路を提供す
ることを目的とする。
（イ）ハード量の減少（ＤＭＡ制御部の削除）（ロ）デ
ータ転送の高速化 （ハ） スループットの向上 （問題点を解決するための手段） 本発明は、入出力装置と主記憶装置間のデータ転送を、
この間に設けられたデータバッファを介して行うデータ
転送回路を対象とする。
ータ転送の高速化 （ハ） スループットの向上 （問題点を解決するための手段） 本発明は、入出力装置と主記憶装置間のデータ転送を、
この間に設けられたデータバッファを介して行うデータ
転送回路を対象とする。
本発明は、上記データ転送回路において、主記憶装置の
メモリ空間の一部にデータバッファのアドレスを重複さ
せるとともに、主記憶装置の前記アドレスが重複したメ
モリ空間の一部とデータバッファを切り換えて中央処理
装置（ＣＰＵ）に接続させる切換回路を設けて構成され
る。
メモリ空間の一部にデータバッファのアドレスを重複さ
せるとともに、主記憶装置の前記アドレスが重複したメ
モリ空間の一部とデータバッファを切り換えて中央処理
装置（ＣＰＵ）に接続させる切換回路を設けて構成され
る。
（作用）
入出力装置から主記憶装置にデータを転送する場合、ま
ず、入出力装置からデータバッファに゛データが書き込
まれる。次に、この状態で、上記切換回路はＣＰＵとデ
ータバッファとを接続する。
ず、入出力装置からデータバッファに゛データが書き込
まれる。次に、この状態で、上記切換回路はＣＰＵとデ
ータバッファとを接続する。
そして、ＣＰＵは主記憶装置のメモリ空間の一部からあ
たかもデータを読み出すようにアドレスをデータバッフ
ァに供給して、このメモリ空間の一部に対応するデータ
バッファから直接データを読み出す。
たかもデータを読み出すようにアドレスをデータバッフ
ァに供給して、このメモリ空間の一部に対応するデータ
バッファから直接データを読み出す。
他方、主記憶装置から入出力装置にデータを転送する場
合、まず切換回路により、ＣＰＵとデータバッファとを
接続する。次に、ＣＰＵは主記憶装置のメモリ空間の一
部にあたかもデータを書き込むようにデータバッファに
アドレスを供給して。
合、まず切換回路により、ＣＰＵとデータバッファとを
接続する。次に、ＣＰＵは主記憶装置のメモリ空間の一
部にあたかもデータを書き込むようにデータバッファに
アドレスを供給して。
このメモリ空間の一部に対応するデータバッファに直接
データを書き込む。そして、データバッファをＣＰＵか
ら切換回路により切り離してＣＰＵと主記憶装置のメモ
リ空間の一部とを接続した後。
データを書き込む。そして、データバッファをＣＰＵか
ら切換回路により切り離してＣＰＵと主記憶装置のメモ
リ空間の一部とを接続した後。
データがデータバッファから入出力装置へ転送される。
このように、ＣＰＵはデータバッファに対し、直接デー
タを書き込み、読み出しすることができるので、従来の
ようにＤＭＡ制御部を用いることなく、入出力装置と主
記憶装置間のデータ転送を行うことができる。
タを書き込み、読み出しすることができるので、従来の
ようにＤＭＡ制御部を用いることなく、入出力装置と主
記憶装置間のデータ転送を行うことができる。
（実施例）
以下、本発明を一実施例に基づき図面を参照して詳細に
説明する。
説明する。
第１＠はこの発明の一実施例を示すブロック図であって
、１は入出力装置、２は入出力制御部。
、１は入出力装置、２は入出力制御部。
３はデータバッファ、４はデータバッファ制御部、６は
ＣＰＵ部、７は主記憶装置である。また２２〜２３は、
本実施例の重要なところで、２２は主記憶袋５！７の全
メモリ空間の一部分である。２３は全メモリ空間の一部
分２２の空間に位置するＲＡＭ （Ｒａｎ−ｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｒｍｏｒｙ）である。ここでいう２２
はメモリ空間という一種の概念であって、２３はＲＡＭ
という物である。このＲＡＭ２３は主記憶装置ｉ！７の
メリ領域の連続性を保持するために設けである。２４は
切換回路で、メモリ空間２２にデータバッファ３を置く
か又はデータバッファ３を切り離してＲＡＭ２３を置く
かの切り分けを行う回路である。
ＣＰＵ部、７は主記憶装置である。また２２〜２３は、
本実施例の重要なところで、２２は主記憶袋５！７の全
メモリ空間の一部分である。２３は全メモリ空間の一部
分２２の空間に位置するＲＡＭ （Ｒａｎ−ｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｒｍｏｒｙ）である。ここでいう２２
はメモリ空間という一種の概念であって、２３はＲＡＭ
という物である。このＲＡＭ２３は主記憶装置ｉ！７の
メリ領域の連続性を保持するために設けである。２４は
切換回路で、メモリ空間２２にデータバッファ３を置く
か又はデータバッファ３を切り離してＲＡＭ２３を置く
かの切り分けを行う回路である。
第３図はメモリ空間２２ヘデータバツフア３を置いた図
で、第４図はメモリ空間２２へＲＡＭ２３を置いた図で
ある。このように、メモリ空間は切換回路２４により、
データバッファ又はＲＡＭ２３のいずれか一方の機能を
有するので、以下の説明ではこのメモリ空間２２を共有
メモリアドレス空間という。
で、第４図はメモリ空間２２へＲＡＭ２３を置いた図で
ある。このように、メモリ空間は切換回路２４により、
データバッファ又はＲＡＭ２３のいずれか一方の機能を
有するので、以下の説明ではこのメモリ空間２２を共有
メモリアドレス空間という。
２８はアドレスバス１７上であって、ＣＰＵ部６及び主
記憶装置７とデータバッファ３との間に設けられたバッ
ファアドレスゲートである。２９はデータバス１７上で
あって、ＣＰＵ部６及び主記憶装置７とデータバッファ
３との間に設けられたバッファデータゲートである。３
０はアドレスバス１７上であって、ＣＰＵ部６及び主記
憶装置７とＲＡＭ２３との間に設けられたＲＡＭアドレ
スゲートである。
記憶装置７とデータバッファ３との間に設けられたバッ
ファアドレスゲートである。２９はデータバス１７上で
あって、ＣＰＵ部６及び主記憶装置７とデータバッファ
３との間に設けられたバッファデータゲートである。３
０はアドレスバス１７上であって、ＣＰＵ部６及び主記
憶装置７とＲＡＭ２３との間に設けられたＲＡＭアドレ
スゲートである。
３１はデータバス１８上であって＋ ＣＰＵ部６及び主
記憶装置７とＲＡＭ２３との間に設けられたＲＡＭデー
タゲートである。
記憶装置７とＲＡＭ２３との間に設けられたＲＡＭデー
タゲートである。
次に、第１図の動作について説明する。
はじめに、共有メモリアドレス空ｒＩｒＩ２２ヘデータ
バッファ３またはＲＡＭ２３を割り当てる動作について
説明する。切換回路２４は、バッファ切換信号２１が出
ると、バッファセレクト信号２６とＲＡＭ０ＦＦ信号２
７を出す。バッファセレクト信号２６は、バッファアド
レスゲート２８及びバッファデータゲート２９を開き、
データバッファ制御部４から出るデータバッファアドレ
ス線１３の出力をハイ・インピーダンスにする。つまり
データバッファ３をＣＰＵ部６が、直接リード／ライト
できるようになる。またＲＡＭ ＯＦＦ信号２７は、Ｒ
ＡＭアドレスゲート３０及びＲＡＭデータゲート３１を
閉じＲＡＭ２３をアドレスバス１７．データバス１８か
ら切り離す。すなわち、この状態が第３図に示す状態で
ある。
バッファ３またはＲＡＭ２３を割り当てる動作について
説明する。切換回路２４は、バッファ切換信号２１が出
ると、バッファセレクト信号２６とＲＡＭ０ＦＦ信号２
７を出す。バッファセレクト信号２６は、バッファアド
レスゲート２８及びバッファデータゲート２９を開き、
データバッファ制御部４から出るデータバッファアドレ
ス線１３の出力をハイ・インピーダンスにする。つまり
データバッファ３をＣＰＵ部６が、直接リード／ライト
できるようになる。またＲＡＭ ＯＦＦ信号２７は、Ｒ
ＡＭアドレスゲート３０及びＲＡＭデータゲート３１を
閉じＲＡＭ２３をアドレスバス１７．データバス１８か
ら切り離す。すなわち、この状態が第３図に示す状態で
ある。
逆に、バッファ切換信号２１が出ていない時、切換回路
２４は、バッファセレクト信号２６とＲＡＭ０ＦＦ信号
２７を出さず、データバッファ３はアドレスバス１７、
データバス１８と切り離され、ＲＡＭ２３が接続された
状態となる。すなわち、これが第４図に示す状態である
。
２４は、バッファセレクト信号２６とＲＡＭ０ＦＦ信号
２７を出さず、データバッファ３はアドレスバス１７、
データバス１８と切り離され、ＲＡＭ２３が接続された
状態となる。すなわち、これが第４図に示す状態である
。
メモリリード／ライト信号についても同様で、バッファ
切換信号２Ｉが出ているか、出ていないかによって、切
換回路２４は、バッファリード／ライト信号１２を出す
か、ＲＡＭリード／ライト信号３３を出すかを決定する
。但し、切換回路２４は、メモリリード／ライト信号３
２が出た時のアドレスをデコードして、そのアドレスが
共有メモリアドレス空間２２の時、すなわち、ＣＰＵ部
６が、データバッファ３あるいは、ＲＡＭ２３をリード
／ライトしようとした時のみリード／ライト信号を出す
ようにする。
切換信号２Ｉが出ているか、出ていないかによって、切
換回路２４は、バッファリード／ライト信号１２を出す
か、ＲＡＭリード／ライト信号３３を出すかを決定する
。但し、切換回路２４は、メモリリード／ライト信号３
２が出た時のアドレスをデコードして、そのアドレスが
共有メモリアドレス空間２２の時、すなわち、ＣＰＵ部
６が、データバッファ３あるいは、ＲＡＭ２３をリード
／ライトしようとした時のみリード／ライト信号を出す
ようにする。
次に、第１図に示すブロック図の動作を、以下の３つの
場合について説明する。
場合について説明する。
（イ）データ転送を行わない場合
（ロ）入出力装置１から主記憶装置７ヘデータ転送を行
う場合 （ハ）主記憶装置７から入出力装置１ヘデータ転送を行
う場合 まず、データ転送を行わない場合は共有メモリアドレス
空間２２にＲＡＭ２３を割り当てる。つまり、第４図の
状態で全メモリ空間を通常の主記憶装置としてあつかう
ことができる。
う場合 （ハ）主記憶装置７から入出力装置１ヘデータ転送を行
う場合 まず、データ転送を行わない場合は共有メモリアドレス
空間２２にＲＡＭ２３を割り当てる。つまり、第４図の
状態で全メモリ空間を通常の主記憶装置としてあつかう
ことができる。
入出力装置１から主記憶装置７ヘデータ転送する場合は
、まず最初に入出力装置１からデータバッファ３ヘデー
タ転送を行うわけであるが、ここまでは従来技術と何ら
変わりはないので説明は省略する。データバッファ３へ
のデータ転送が終了すると、データバッファ制御部４か
ら転送終了信号２０を出して、ＣＰＵ部６へ転送が終了
したことを知らせる。ＣＰＵ部６は転送終了を知ると、
切換回路２４にバッファ切換信号２１を出して、共有メ
モリアドレス空間２２ヘデータバツフア３を割りあてる
。つまり第３図のような状態にする。この状態であれば
、ＣＰＵ部６はデータバッファ３をあたかも通常の主記
憶装置であるかのように直接メモリリード／ライトがで
きる。
、まず最初に入出力装置１からデータバッファ３ヘデー
タ転送を行うわけであるが、ここまでは従来技術と何ら
変わりはないので説明は省略する。データバッファ３へ
のデータ転送が終了すると、データバッファ制御部４か
ら転送終了信号２０を出して、ＣＰＵ部６へ転送が終了
したことを知らせる。ＣＰＵ部６は転送終了を知ると、
切換回路２４にバッファ切換信号２１を出して、共有メ
モリアドレス空間２２ヘデータバツフア３を割りあてる
。つまり第３図のような状態にする。この状態であれば
、ＣＰＵ部６はデータバッファ３をあたかも通常の主記
憶装置であるかのように直接メモリリード／ライトがで
きる。
次に主記憶装置７から入出力装置１ヘデータ転送する場
合は、まずＣＰＵ部６から切換回路２４へ命令を出して
、共有メモリアドレス空間２２ヘデータバツフア３を割
り当てる。つまり第３図のような状態にする。そして、
入出力装置１へ送りたいデータをＣＰｔＪ部６がこのデ
ータバッファ３へ書き込む。書き込みが終了すると、再
びＣＰＵ部６から切換回路２４に命令を出して、共有メ
モリアドレス空間２２へＲＡＭ２３を割りあてる。つま
り第４図のような状態にする。このような状態になれば
、ＣＰＵ部６から入出力制御部２ヘデータパス１８を介
したコマンドによるデータ転送開始の起動をかけること
で、従来の技術と同様にデータバッファ３から入出力装
Ｗ１ヘデータが転送されるわけである。
合は、まずＣＰＵ部６から切換回路２４へ命令を出して
、共有メモリアドレス空間２２ヘデータバツフア３を割
り当てる。つまり第３図のような状態にする。そして、
入出力装置１へ送りたいデータをＣＰｔＪ部６がこのデ
ータバッファ３へ書き込む。書き込みが終了すると、再
びＣＰＵ部６から切換回路２４に命令を出して、共有メ
モリアドレス空間２２へＲＡＭ２３を割りあてる。つま
り第４図のような状態にする。このような状態になれば
、ＣＰＵ部６から入出力制御部２ヘデータパス１８を介
したコマンドによるデータ転送開始の起動をかけること
で、従来の技術と同様にデータバッファ３から入出力装
Ｗ１ヘデータが転送されるわけである。
（発明の効果）
以上、詳細に説明したように、本発明によれば、主記憶
装置のメモリ空間の一部をデータバッファと共有し、且
つこのメモリ空間の切換を行う回路を設けたことで、デ
ータバッファー主記憶装置間のＤＭＡ転送を不要とし、
ＣＰＵが直接データバッファに対してリード／ライトで
きるようにしたので、データ転送時間の短縮、ハード量
の減少、特にＤＭＡ制御部の削除及びＣＰＵスループッ
トの効果が期待できる。
装置のメモリ空間の一部をデータバッファと共有し、且
つこのメモリ空間の切換を行う回路を設けたことで、デ
ータバッファー主記憶装置間のＤＭＡ転送を不要とし、
ＣＰＵが直接データバッファに対してリード／ライトで
きるようにしたので、データ転送時間の短縮、ハード量
の減少、特にＤＭＡ制御部の削除及びＣＰＵスループッ
トの効果が期待できる。
第１図は本発明の一実施例のブロック図、第２図は従来
のデータ転送回路のブロック図、第３図は主記憶装置７
にデータバッファ３を割り当てた様子を示す図、及び第
４図は主記憶装置７とデータバッファ３とを切り離した
様子を示す図である。 １−一一人出力装置、 ２−一一人出力制御部、
３−ｍ−データバッファ。 ４−ｍ−データバッファ制御部、５−−−ＤＭＡ制御部
、６一−−ＣＰＵ部、 ７−−−主記憶装置、８
−−一人出力装置制御信号線、 ９−−−シリアルデータ線。 １０−−−データ転送要求信号線、 １１−−−データリード／ライト信号線、１２−ｍ−バ
ッファリード／ライト信号線、１３−ｍ−データバッフ
ァアドレス線、１４−−− Ｄ Ｍ Ａ要求信号線、１
５−ｍ−バス権要求信号線、１６−−−ｔ＜ス権許可信
号線、Ｉ７−−−アドレスバス、１８−−−データバス
。 １９−−− Ｄ Ｍ Ａリード／ライト信号、２０−ｍ
−転送終了信号、 ２１−一一パソファ切換信号、
２２−ｍ−共有メモリアドレス空間、２３−−− ＲＡ
Ｍ。 ２４−−一切換回路、 ２５−ｍ−データ線、
２６−−−バソフアセレクト信号、 ２７一−−ＲＡＭ０ Ｆ Ｆ信号、 ２８−ｍ−バッファアドレスゲート、 ２９−一一パソファデータゲート。 ３０−−− ＲＡ Ｍアドレスゲート。 ３１−−−ＲＡＭデータゲート、 ３２−ｍ−メモリリードライト信号、 ３３−一−ＲＡ Ｍリード／ライト信号。
のデータ転送回路のブロック図、第３図は主記憶装置７
にデータバッファ３を割り当てた様子を示す図、及び第
４図は主記憶装置７とデータバッファ３とを切り離した
様子を示す図である。 １−一一人出力装置、 ２−一一人出力制御部、
３−ｍ−データバッファ。 ４−ｍ−データバッファ制御部、５−−−ＤＭＡ制御部
、６一−−ＣＰＵ部、 ７−−−主記憶装置、８
−−一人出力装置制御信号線、 ９−−−シリアルデータ線。 １０−−−データ転送要求信号線、 １１−−−データリード／ライト信号線、１２−ｍ−バ
ッファリード／ライト信号線、１３−ｍ−データバッフ
ァアドレス線、１４−−− Ｄ Ｍ Ａ要求信号線、１
５−ｍ−バス権要求信号線、１６−−−ｔ＜ス権許可信
号線、Ｉ７−−−アドレスバス、１８−−−データバス
。 １９−−− Ｄ Ｍ Ａリード／ライト信号、２０−ｍ
−転送終了信号、 ２１−一一パソファ切換信号、
２２−ｍ−共有メモリアドレス空間、２３−−− ＲＡ
Ｍ。 ２４−−一切換回路、 ２５−ｍ−データ線、
２６−−−バソフアセレクト信号、 ２７一−−ＲＡＭ０ Ｆ Ｆ信号、 ２８−ｍ−バッファアドレスゲート、 ２９−一一パソファデータゲート。 ３０−−− ＲＡ Ｍアドレスゲート。 ３１−−−ＲＡＭデータゲート、 ３２−ｍ−メモリリードライト信号、 ３３−一−ＲＡ Ｍリード／ライト信号。
Claims (1)
- 【特許請求の範囲】 入出力装置と主記憶装置間のデータ転送を、この間に設
けられたデータバッファを介して行うデータ転送回路に
おいて、 主記憶装置のメモリ空間の一部にデータバッファのアド
レスを重複させるとともに、主記憶装置の前記アドレス
が重複したメモリ空間の一部とデータバッファを切り換
えて中央処理装置に接続させる切換回路を設けたことを
特徴とするデータ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12917085A JPS61288253A (ja) | 1985-06-15 | 1985-06-15 | デ−タ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12917085A JPS61288253A (ja) | 1985-06-15 | 1985-06-15 | デ−タ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61288253A true JPS61288253A (ja) | 1986-12-18 |
Family
ID=15002870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12917085A Pending JPS61288253A (ja) | 1985-06-15 | 1985-06-15 | デ−タ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61288253A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003523013A (ja) * | 2000-02-10 | 2003-07-29 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | システムブート時間中にシステムメモリでない記憶リソースを用いるためのメモリアクセスコントローラを含むコンピュータシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169240A (ja) * | 1982-03-31 | 1983-10-05 | Toshiba Corp | 音声出力処理方式 |
| JPS5999522A (ja) * | 1982-11-30 | 1984-06-08 | Canon Inc | 入出力制御方式 |
-
1985
- 1985-06-15 JP JP12917085A patent/JPS61288253A/ja active Pending
Patent Citations (2)
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