JPH02255931A

JPH02255931A - 共有メモリシステム

Info

Publication number: JPH02255931A
Application number: JP1845289A
Authority: JP
Inventors: Tamayuki Tani; 谷　珠之
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-01-27
Filing date: 1989-01-27
Publication date: 1990-10-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、例えば複数のＣＰＩＪが同じデータを用い
て処理動作を行う場合に適用できる共有メモリシステム
に関するものである。

（従来の技術）従来の断種のシステムとして、第２図に示されるように
共有メモリ１５を全てのＣＰＵ１１．１２．・・・１３
がバス５０１．５０２．５０３　、・・・を介して５０
４からアクセスするようなシステムが知られている。こ
のシステムでは、各ＣＰｔ１ｌｌ、　１２．・・・１３
の共有メモリ１４へのアクセスが競合した場合の調整を
行うため、バス５０４にバス競合制御部１４が接続され
ている。

このようなシステムでは、共有メモリ１５へのアクセス
が競合するとバス競合制御部１４により指定されたＣＰ
Ｕのみがバス５０４を専有してメモリアクセスを行い、
他のＣＰＵは待ち（ＷＡＩ丁）状態となるため、効率が
悪いという問題点があった。

そこで、第３図に示されるように夫々のＣＰＵ（図示せ
ず）に対応させて、デュアルポートＲＡＭ２１゜２２、
２３．・・・を設けるとともに、このデュアルポートＲ
ＡＭ２１．２２．２３．・・・の記憶内容を同一化させ
るよう制御するＣＰＵ２５及びレファレンス用のメモリ
２４を設けたシステムが開発された。同図において、６
０１、６０３．６０５．６０７はデータバスを示し、６
０２゜６０４、６０６．６０８はアドレスバスを示す。

このシステムでは、例えば、デュアルポートＲＡ）ｆ２
１ヘバス６０１、６０２によりデータの書込みが行われ
た場合、ＣＰｔＪ２５はメモリ２４内のデータとの比較
でこれを検出し、伯のデュアルポートＲＡＨ２２，２３
の同一アドレスへ同一データを書込んで、各ＣＰｔ１が
用いるデータの同一化を図っている。

かかるシステムによると、アクセスの競合による待ち状
態をなくすことができるから効率はよいのであるが、各
デュアルポートＲＡ）１２１．２２．２３゜・・・の内
容を同一化するために以下のように時間を要する。例え
ば、ＣＰｔＪ２５がメモリアクセスするに要する時間を
４００ｎＳとし、メモリ容量を１１１ｙｔｅとすると、１つのデュアルポートＲＡ）ｆからデータを読出す時間
４００　ｎ　Ｓ　Ｘ　１０２４ＢＶｔｅ＝　４１０　μ
Ｓメモリ２４からレファレンスのデータを読出す時間４
００ｎＳｘ１０２４Ｂｙｔｅ＝　４ｔＯμｓ残り２つの
デュアルポートＲＡＭにデータを書込む時間（４００ｘ
　２　）　ｎＳ−８００ｎｓ以上を合計して約１ｍｓと
なる。これは１つのデュアルポートＲＡ）ｌについてで
あるから、３つのデュアルポートｌ？Ａ）ｔを想定する
と約３ｎＳとなり、更新デイレイが生じる。

（発明が解決しようとする課題〉上記のように従来の共有メモリシステムでは、１つの共
有メモリを？！数のＣＰＵがアクセスするか、複数のデ
ュアルポートＲＡＨのデータを管理用のＣＰｔＪを用い
て同一化するようにリードライトするかの手法を採って
いたので、前者の手法ではアクセスが競合した場合に待
状態となり効率が悪く、また、後者の手法では管理用の
ＣＰＵがメモリアクセスを行って複数のデュアルポート
ＲＡＭの記憶内容を一致させるために更新デイレイが著
しく生じるという問題点があった。

本発明はこのような従来の共有メモリシステムの問題点
を解決せんとしてなされたもので、その目的は、共有メ
モリの内容を使用する装置が効率よく動作でき、また、
更新デイレイを少なくし得る共有メモリシステムを提供
することである。

［発明の構成］（課題を解決するための手段）本発明では、複数のバスを介して同時にアクセス可能な
複数のメモリと、この複数のメモリで書込みが生じた場合の前記複数のメ
モリ毎のアドレスデータをＦＩＦＯ方式で記憶する記憶
手段と、この記憶手段の出力と前記複数のメモリのアドレス端子
とを結合する第１の信号経路と、前記複数のメモリのデ
ータ端子を結合する第２の信号経路と、前記記憶手段の記憶制御を行うとともに、この記憶手段
から出力されるアドレスデータを前記第１の信号経路を
介して前記各メモリへ与える一方、このアドレスデータ
によって書込みが行われたメモリからデータ読出しを行
って得られたデータを前記第２の信号経路を介して他の
メモリへ与えて書込みを行うデータ転送手段とを備えさ
せて共有メモリシステムを構成した。

（作用）上記構成によると、共有メモリを使用する装置は夫々に
別のメモリを使用できるから効率が低下することなく、
また、書込みがなされる毎にアドレスデータが夫々のメ
モリ毎にＦＩＦＯ方式で記憶されてゆき、この記憶され
たアドレスデータが出力されるときにこのアドレスデー
タにより書込みが行われたメモリから読出しを行ってこ
のデータを他のメモリに書込んでしまうので、更新デイ
レイを少なくできる。

（実施例）以下、図面を参照して本発明の一実施例を説明する。第
１図は本発明の一実施例のブロック図である。この実施
例では、３つのＣＰＵが同一デー夕により動作するシス
テムを想定しているため、３個のデュアルポートＲＡ）
ＩＩ、　２．３が備えられている。これらデュアルポー
トＲＡＨ１，２，３の第１のボートには図示せぬＣＰｕ
から延びるデータバス１００゜２００、３００、アドレ
スバス１０１．２０１．３０１　、メモリリード信号線
１０２．２０２．３０２　、メモリライト信号線１０３
．２０３．３０３　、チップセレクト信号線１０４゜２
０４、３０４が接続されている。またデュアルポートＲ
ＡＨＩ、　２．３の第２のポートのデータ端子はデータ
ライン４０７により相互に接続され、アドレス端子はア
ドレスライン４０８により相互に接続されている。、、
／ｊ、　５．６はデュアルポートＲＡＨＩ、　２．３の
夫々にデータの書込みが生じたときのアドレスデータを
格納するＦＩＦＯメモリであり、夫々、アドレスバス１
０１．２０１．３０１からアドレスデータを与えられる
。また、ＦＩＦＯメモリ４．５．６にはアドレスデータ
とともにメモリライト信号とチップセレクト信号との論
理積によるアンドゲート１０５．２０５．３０５の出力
も記憶する。１０はＦＩＦＯメモリ４．５．６の読出し
を制御する続出回路で信号線４０９．４１０．４１１を
介してＦＩＦＯメモリ、ｉ、　５．６へリード信号を与
える。ＦＩＦＯメモリｄ、　５．８より出力されるアド
レスデータは夫々トライステートバッファ７、８．９を
介してアドレスライン４０８へ送出される。ＦＩＦＯメ
モリ４．５．６に記憶されたアンドゲート１０５．２０
５゜３０５の出力によりトライステートバッファ７の開
閉が制御されるとともに対になっている自らのデュアル
ポートＲＡＭＩ、　２．３の第２のポートのメモリリー
ド信号とオアゲート１０６を介してチップセレクト信号
とが与えられ、他のデュアルポートＲＡＨ１。

２．３の第２のボートのメモリライト信号とチップセレ
クト信号とがオアゲート１０７．２０７．３０７を介し
て与えられる。このような構成となっているため、ＦＩ
ＦＯメモリ４．５．６の１つからアドレスデータが読出
回路１０により出力された場合には、該当のトライステ
ートバッフ７が開かれて全てのデュアルポートＲＡ）１
１．２．３へ上記アドレスが与えられ、このｎＦＯメモ
リと対になっているデュアルポートＲＡ）！のみが読出
し状態とされ、他のデュアルポートＲＡＭは書込み状態
とされる。続出回路１０は信号線４０９．４１０．４１
１へサイクリックでリード信号を所定の時間毎にゴカし
てゆく。

次に、上記の共有メモリシステムの動作を説明する。例
えばデュアルポートＲＡＭＩにつながるＣＰＵがｉ　ｏ
ｏｏ番地へ「５５」というデータを書込んだとする。す
ると、アンドゲート１０５の出力がＨレベルとなりＦＩ
ＦＯメモリ４の初段に「１０００番地」というアドレス
データ及びアンドゲート１０５の出力であるＨレベルが
記憶される。ＦＩＦＯ４，５，６の段数がＮ段であると
仮定すると、読出回路４から信号線４０９を介して（Ｎ
＋１）個目のリード信号が与えられると、ＦＩＦＯメモ
リ４から「１０００番地」が出力されるとともに、アン
ドゲート１０５の出力であるＨレベルが出力される。こ
れにより、トライステートバッフ７７が開かれ、アドレ
スライン４０８へ１ｏｏｏ番地が出力され、デュアルポ
ートＲＡ）１１へ信号線４０１を介してメモリリード信
号が、また、オアゲート１０６を介してチップセレクト
信号が与えられるため、１０００番地の「５５」が読出
されデータライン４０７へ送出される。一方デュアルボ
ートＲＡ）１２へは、オアゲート２０７、信号１＠４０
ｄを介してメモリライト信号が、オアゲート２０６を介
してチップセレクト信号が与えられ、デュアルポートＲ
ＡＭ３へはオアゲート３０７、信号線４０６を介してメ
モリライト信号が、オアゲート３０Ｂを介してチップセ
レクト信号が与えられるから、夫々の１０００番地にデ
ータライン４０７上の「５５」が書込まれ、３つのデュ
アルポートＲＡＨ１，２，３の記憶内容が一致すること
になる。他のデュアルポートＲＡ）ｌにデータが書込ま
れた場合にも同様の動作が行われる。

このように本実施例では、メモリに対してリードライト
を連続し、アドレスライン４０８上のアドレスデータを
変えずに、メモリアクセスするため、２回のメモリアク
セスに比しても時間を短縮できるとともに、従来のよう
にレファレンス用のデータとの比較のため各アドレスを
読出すような処理も不要で、データの更新デイレイを著
しく少なくできる。

［発明の効果］以上説明したように本発明によれば、メモリを複数個設
けたので、アクセスの競合による効率の低下をなくする
ことができるとともに、メモリ書込みが生じたときのア
ドレスデータを記憶しておいて、これを用いて、該当の
メモリには、メモリリードを行い、読出したデータを他
のメモリに書込むため、データの同一化のために要する
時間を短縮して更新デイレイを少なくできる効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図、第３
図は従来の共有メモリシステムのブロック図である。１、２．３・・・デュアルポートＲＡＨ、４，５，６・
・・ＦＩＦＯメモリ、７．８．９・・・トライステート
バッフ？、１０・・・読出回路、１０１．２０１．３０
１・・・データバス、１０２、２０２．３０２・・・ア
ドレスバス、１０５，２０５．３０５・・・アンドゲー
ト、１０６．１０７．２０６．２０７．３０６．３０７
・・・オアゲート、４０７・・・データライン、４０８
・・・アドレスライン。代理人　弁理士　　本　１）　崇第２

Claims

【特許請求の範囲】複数のバスを介して同時にアクセス可能な複数のメモリ
と、この複数のメモリで書込みが生じた場合の前記複数のメ
モリ毎のアドレスデータをＦＩＦＯ方式で記憶する記憶
手段と、この記憶手段の出力と前記複数のメモリのアドレス端子
とを結合する第１の信号経路と、前記複数のメモリのデータ端子を結合する第２の信号経
路と、前記記憶手段の記憶制御を行うとともに、この記憶手段
から出力されるアドレスデータを前記第１の信号経路を
介して前記各メモリへ与える一方、このアドレスデータ
によって書込みが行われたメモリからデータ読出しを行
って得られたデータを前記第２の信号経路を介して他の
メモリへ与えて書込みを行うデータ転送手段とを備える
ことを特徴とする共有メモリシステム。