JP2003523013A - システムブート時間中にシステムメモリでない記憶リソースを用いるためのメモリアクセスコントローラを含むコンピュータシステム - Google Patents

システムブート時間中にシステムメモリでない記憶リソースを用いるためのメモリアクセスコントローラを含むコンピュータシステム

Info

Publication number
JP2003523013A
JP2003523013A JP2001558828A JP2001558828A JP2003523013A JP 2003523013 A JP2003523013 A JP 2003523013A JP 2001558828 A JP2001558828 A JP 2001558828A JP 2001558828 A JP2001558828 A JP 2001558828A JP 2003523013 A JP2003523013 A JP 2003523013A
Authority
JP
Japan
Prior art keywords
memory
during
microprocessor
controller
computer system
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2001558828A
Other languages
English (en)
Other versions
JP2003523013A5 (ja
Inventor
グリック，デイル・イー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JP2003523013A publication Critical patent/JP2003523013A/ja
Publication of JP2003523013A5 publication Critical patent/JP2003523013A5/ja
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/40—Transformation of program code
    • G06F8/54—Link editing before load time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping

Abstract

(57)【要約】 システムブート時間中にシステムメモリでない記憶リソースを用いるためのメモリアクセスコントローラを含むコンピュータシステム。コンピュータシステムは、マイクロプロセッサと、システムメモリと、１つ以上のバスを通じてマイクロプロセッサに結合された複数の周辺機器とを含む。システムコントローラおよび周辺バスコントローラがバスを制御する。多くの周辺機器コントローラがバッファメモリを含み、これは通常システム動作中に周辺機器コントローラにより用いられて、コンピュータシステムと周辺機器との間でデータをバッファリングする。コンピュータシステムはさらに、メモリアクセスコントローラと構成記憶ユニットとを含む。構成記憶ユニットは構成制御情報を記憶し、これは制御ロジックにバッファメモリを構成させる。メモリアクセスコントローラは、システム初期設定中に、周辺機器と対応付けられたバッファメモリへのアクセスを制御し、バッファメモリをスタックＲＡＭまたは作業用ＲＡＭとして用いることを可能にする。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】
１．技術分野 この発明はコンピュータシステムに関し、より特定的には、システムブートコ
ード実行中におけるメモリリソースの利用に関する。
【０００２】 ２．背景技術 一般的に現在のコンピュータシステムは、マイクロプロセッサ、システムメモ
リおよび複数の周辺機器、たとえばビデオグラフィックスアダプタ、ネットワー
クコントローラ、モデム、ゲームコントローラおよびシリアル通信コントローラ
を含む。一般的にメモリおよび周辺機器は、１つ以上のシステムバスを通じてマ
イクロプロセッサに結合される。パーソナルコンピュータ（ＰＣ）では、これら
バスはブリッジロジックで制御され、これは通例２つの異なる集積回路（ＩＣ）
、すなわちシステムコントローラと周辺バスコントローラとに分けられる。ＰＣ
システムにおいて、システムコントローラは通例ノースブリッジと呼ばれ、これ
はシステムバスインターフェイス、メモリコントローラ、ペリフェラルコンポー
ネントインターコネクト（ＰＣＩ）バスコントローラ、およびアクセラレーテッ
ドグラフィックスポート（ＡＧＰ）などの機器を含む。ＰＣシステムにおいて周
辺バスコントローラは通例サウスブリッジと呼ばれ、これはＰＣＩからインダス
トリースタンダードアーキテクチャ（ＩＳＡ）へのブリッジ、エンハンストイン
テグレーティッドデバイスエレクトロニクス（ＥＩＤＥ）コントローラ、および
ユニバーサルシリアルバス（ＵＳＢ）コントローラなどの機器を含む。
【０００３】 パワーアップシーケンス中またはシステムのリセット後にマイクロプロセッサ
は必ず初期設定コードを実行するが、これは一般的に外部読出専用メモリ（ＲＯ
Ｍ）に記憶される。このコードは基本入出力システム（ＢＩＯＳ）コードと呼ば
れる。ＢＩＯＳは、システムハードウェアの初期設定およびテストなどのシステ
ムレベルの動作をその役目とする。このコードの部分はパワーオンセルフテスト
（ＰＯＳＴ）として知られる。ＢＩＯＳはまた、ブートストラップルーチンでシ
ステムソフトウェアをロードしかつこれを実行する役割を有する。これに加え、
ＢＩＯＳはシステムデフォルト、すなわちセットアップ時のハードウェア状態を
管理し、ＢＩＯＳランタイムサービスの使用を通じて、システムソフトウェアが
通常のシステム動作中にシステムリソースを管理するのを援助する。
【０００４】 現在のコンピュータシステムに関する１つの問題は、ＰＯＳＴルーチンがメイ
ンシステムメモリを初期設定およびテストするまでは、マイクロプロセッサはス
タックメモリまたは作業用メモリとして比較的少数のレジスタしか使用できない
ことである。コンピュータシステムの複雑さが増大し続ける中で、ＢＩＯＳコー
ドがより多くのことを行なうよう求められているため、このようにメモリが足り
ないとＢＩＯＳコードを書込むことはますます困難になる。したがって、ＰＯＳ
Ｔの実行中に、いくらかのメモリ空間にアクセスできるのが望ましい。
【０００５】
【発明の開示】
上で概略を述べた問題は、システムブート時間中にシステムメモリでない記憶
リソースを用いるためのメモリアクセスコントローラを含むコンピュータシステ
ムによって、大部分解決することができる。
【０００６】 一実施例では、このコンピュータシステムは、ノースブリッジなどのシステム
コントローラを介してシステムメモリに結合されたマイクロプロセッサを含む。
サウスブリッジなどの周辺バスコントローラが第１の周辺バスを通じてシステム
コントローラに結合され得る。１つ以上の周辺機器が第１の周辺バスを通じてシ
ステムコントローラに結合され得る。これに加えて、１つ以上の周辺機器が第２
の周辺バスを通じて周辺バスコントローラに結合され得る。ブートコードを記憶
するためのＢＩＯＳ ＲＯＭなどのメモリユニットが、周辺バスコントローラを
介してマイクロプロセッサに作動的に結合されてブートコードを記憶することに
より、システムは初期設定の手順を行なうことができる。コンピュータシステム
は、システム初期設定中に周辺機器の１つと対応付けられたバッファメモリへの
アクセスを制御するためのメモリアクセスコントローラを含み、こうしてバッフ
ァメモリをスタックまたは作業用ランダムアクセスメモリ（ＲＡＭ）として用い
ることを有利に可能にする。
【０００７】 特定の一実現例では、ローカルエリアネットワーク（ＬＡＮ）コントローラと
対応付けられ、先入れ先出し（ＦＩＦＯ）方式によって構成されたバッファメモ
リを、システム初期設定中にスタックＲＡＭまたは作業用ＲＡＭとして有利に利
用できる。
【０００８】 他の実施例では、他の周辺機器と対応付けられたバッファメモリをシステム初
期設定中に利用できる。たとえば一実施例において、ディスクコントローラと対
応付けられたキャッシュメモリなどの記憶装置を、スタックＲＡＭまたは作業用
ＲＡＭとして構成および利用することができる。
【０００９】 この発明の他の目的および利点は、以下の詳細な説明を読むことにより、およ
び添付の図面を参照することにより明らかとなるであろう。
【００１０】 この発明はさまざまな変形および代替形を受入れることができるが、その特定
の実施例を図面で例として示し、ここで詳細に説明する。しかしながら、図面お
よびこれに対する詳細な説明は、開示された特定の形にこの発明を限定すること
を意図しておらず、逆に、この発明は、冒頭の特許請求の範囲で規定したこの発
明の精神および範囲内に属するすべての変形例、均等物および代替例を包含する
ものであると理解すべきである。
【００１１】
【発明の実施の形態】
まず図１を参照し、コンピュータシステム５０の一実施例の図が示される。コ
ンピュータシステムはマイクロプロセッサ１００を含み、これはシステムバス１
０２を通じてシステムコントローラすなわちノースブリッジ１０４に結合される
。ノースブリッジ１０４はメモリコントローラ１１４を含み、これはメモリバス
１０６を通じてシステムメモリ１０８に結合される。ノースブリッジ１０４はま
たＡＧＰユニット１１８を含み、これはＡＧＰバス１１０を通じてグラフィック
スアダプタ１１２に結合される。ノースブリッジ１０４はまた、ＰＣＩバスコン
トローラ１２０を通じてＰＣＩバス１３０にインターフェイスし、かつこれを制
御する。
【００１２】 マイクロプロセッサ１００は、たとえば、Pentium（Ｒ）またはAthlon（Ｒ）
マイクロプロセッサなどのｘ８６マイクロプロセッサを例示するものである。し
かしながら、この発明に従うシステムでは他の種類のマイクロプロセッサを採用
してもよい。
【００１３】 周辺バスコントローラすなわちサウスブリッジ１４０は、ＰＣＩバス１３０を
通じてノースブリッジ１０４に結合される。サウスブリッジ１４０はまた、ＩＳ
Ａバス１４４を通じて、さまざまな周辺装置１４８およびＢＩＯＳ ＲＯＭ１４
６に結合される。
【００１４】 システム電力が投入される、またはシステムがリセットされると、マイクロプ
ロセッサ１００はＢＩＯＳ ＲＯＭ１４６内に記憶された初期設定コードを実行
する。マイクロプロセッサ１００が初期設定、すなわちＰＯＳＴコードを実行す
る際には、マイクロプロセッサ１００はまだシステムメモリ１０８を使用するこ
とができない。さらに下で論じるように、ＰＯＳＴコードの実行中には、マイク
ロプロセッサ１００は周辺機器と対応付けられたバッファメモリにＰＯＳＴコー
ド実行中にアクセスできる。
【００１５】 図２を参照すると、サウスブリッジ１４０の一実施例が例示される。サウスブ
リッジ１４０は多くの統合化された機器を有することができ、これら機器には、
ＰＣＩバス１３０に結合されたＰＣＩ−ＩＳＡブリッジ１５４が含まれ、これは
ＰＣＩバス１３０とＩＳＡバス１４４との間の同期をとるブリッジロジックを含
む。サウスブリッジはさらにＩＳＡバスコントローラを含み、これはＩＳＡバス
１４４に結合されかつこれを制御する。サウスブリッジはまた、ＰＣＩバス１３
０の他の周辺コントローラ、たとえばＵＳＢコントローラ１５６、ＥＩＤＥコン
トローラ１５８およびＬＡＮコントローラ１７０を含む。
【００１６】 ＬＡＮコントローラ１７０はバッファメモリ（たとえばバッファメモリ２００
）を含む。システムが通常の動作モードにあるときには、バッファメモリ２００
はＬＡＮコントローラ１７０によって用いられて、コンピュータシステム５０と
、ＬＡＮコントローラ１７０に結合されたネットワーク機器１７１との間でデー
タをバッファリングする。通常の動作モードでは、バッファメモリ２００はＦＩ
ＦＯメモリとして構成される。ＰＯＳＴコード実行中には、コンピュータシステ
ム５０は初期設定モードで動作し、マイクロプロセッサ１００はバッファメモリ
２００をスタックＲＡＭまたは作業用ＲＡＭとして用いる。
【００１７】 ＰＯＳＴコードは、バッファメモリ２００における位置を特定するロード命令
および記憶命令を含み得る。さらに下で説明するように、ＰＯＳＴコード実行中
には、構成記憶ユニット１８０が初期設定モードでの動作のために構成される。
メモリアクセスコントローラ１４０によって、マイクロプロセッサ１００の実行
する初期設定命令に応答してバッファメモリ２００における特定のアドレスにア
クセスすることが可能となる。
【００１８】 マイクロプロセッサ１００がＰＯＳＴコードの実行を終えると、マイクロプロ
セッサ１００はロード命令および記憶命令などの命令を実行し、これら命令は、
ＬＡＮコントローラ１７０などの周辺機器の構成記憶ユニット１８０に新たな構
成値を記憶させる。新たな構成値は、メモリアクセスコントローラ１４０がバッ
ファメモリ（たとえばバッファメモリ２００）を再構成して周辺機器がこれを使
用できるようにする。バッファメモリ２００の再構成に関するさらなる詳細を、
下で図３の添付の説明に関連して与える。
【００１９】 次に図３を参照して、図２の統合化されたＬＡＮコントローラ１７０の例示の
実施例がより詳細に示される。単純さおよび明確さのために、図２に示したもの
に対応する回路構成要素には同じ番号を付す。ＰＣＩバス１３０はＰＣＩインタ
ーフェイス１７２を介してＬＡＮコントローラ１７０に結合される。バッファメ
モリ２００は、ＰＣＩインタフェース１７２と通信インターフェイス１７４との
両方に結合される。バッファメモリ２００は、送信ＦＩＦＯ２０４と受信ＦＩＦ
Ｏ２０２との両方を内部に含む。ＰＣＩインターフェイス１７２はまた、メモリ
アクセスコントローラ１４０と構成記憶ユニット１８０とに結合される。メモリ
アクセスコントローラ１４０はＦＩＦＯ制御１７６とバッファ管理ユニット１７
８とに結合される。バッファメモリ２００の動作は、構成記憶ユニット１８０と
、メモリアクセスコントローラ１４０と、ＦＩＦＯ制御１７６と、バッファ管理
ユニット１７８とを組合せたものにより制御される。
【００２０】 構成記憶ユニット１８０はバッファ構成情報を含み、これを用いて、メモリア
クセスコントローラ１４０およびＦＩＦＯ制御１７６は、バッファメモリ２００
がＲＡＭとして動作するのか、またはＦＩＦＯメモリとして動作するのかを決定
する。構成記憶ユニット１８０は、アドレス指定可能な記憶位置である。一実施
例では、構成記憶ユニット１８０はアドレス指定可能なレジスタであり得る。リ
セット時には、構成記憶ユニット１８０はデフォルト値を含み、これらデフォル
ト値は初期設定動作モード中にわたり維持される。これらデフォルト値によって
、制御ロジックは、マイクロプロセッサ１００によりソフトウェアでアクセス可
能な特定のアドレスを有するＲＡＭとしてバッファメモリ２００を構成する。一
実施例では、バッファメモリ２００のメモリ位置にはシステムメモリアドレス空
間内でマッピングされた特定のアドレスが割当てられる。これに従い、マイクロ
プロセッサ１００が命令を実行してその結果特定のアドレスに対する読出サイク
ルまたは書込サイクルが生じると、読出サイクルまたは書込サイクルは図１のシ
ステムメモリコントローラ１１４によってＰＣＩバス１３０上で運ばれる。図３
のメモリアクセスコントローラ１９０は、バッファメモリ２００での特定の位置
に対応する特定のアドレスに応答してアドレスをラッチし、読出サイクルまたは
書込サイクルをバッファメモリ２００上で実行できるようにする。
【００２１】 ＰＯＳＴコードの完了で図１のシステムメモリ１０８が使用可能となる。ＢＩ
ＯＳは、マイクロプロセッサ１００により実行されるとバッファメモリ２００を
ＦＩＦＯメモリとして使用できるようにこれを再構成する命令を含む。マイクロ
プロセッサ１００はロード命令および記憶命令などのコマンドを発行し、これら
は新たな値を構成記憶ユニット１８０に記憶させる。新たな構成値によって、制
御ロジックは、バッファメモリ２００を送信ＦＩＦＯ２０４および受信ＦＩＦＯ
２０２へと再構成し、通常の動作モード中にＬＡＮコントローラ１７０がこれを
使用できるようにする。
【００２２】 他の実施例では、これに代わる周辺機器と対応付けられたメモリを上述のメモ
リアクセスコントローラと対応付け、機器のバッファメモリ内の特定の位置を初
期設定モード中にアクセス可能にすることができる。
【００２３】 次に図４を参照して、コンピュータシステム５０の代替実施例が例示され、こ
こでディスクコントローラ１３２などの周辺コントローラはバッファメモリ（た
とえばバッファメモリ２５０）を含む。ディスクコントローラ１３２は、バスブ
リッジ１０４および周辺バス１６０を通じて、マイクロプロセッサ１００に結合
される。ディスクドライブ１３３がディスクコントローラ１３２に結合される。
メモリアクセスコントローラ１９０は周辺バス１６０を通じてマイクロプロセッ
サ１００に結合される。構成記憶ユニット１８５はメモリアクセスコントローラ
１９０に結合される。
【００２４】 通常の動作モード中には、バッファメモリ２５０はバスブリッジ１０４とディ
スクドライブ１３３との間でデータをバッファリングするのに用いられる。初期
設定モード中には、バッファメモリ２５０はマイクロプロセッサ１００によりス
タックＲＡＭまたは作業用ＲＡＭとして用いられる。
【００２５】 上の開示が完全に理解されれば、当業者には数々の変更および変形例が明らか
となるであろう。冒頭の特許請求の範囲は、このような変更および変形例のすべ
てを包含すると解釈されることを意図する。
【００２６】
【産業上の利用可能性】
この発明はコンピュータシステムに適用可能である。
【図面の簡単な説明】
【図１】 コンピュータシステムの一実施例のブロック図である。
【図２】 図１に示すサウスブリッジの一実施例のブロック図である。
【図３】 図２に示す統合化されたＬＡＮコントローラの一実施例のブロッ
ク図である。
【図４】 図１に示すコンピュータシステムの代替実施例のブロック図であ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 グリック，デイル・イー アメリカ合衆国、78733 テキサス州、オ ースティン、アストリア・ドライブ、 11715 Ｆターム(参考） 5B005 JJ12 MM11 MM21 5B060 AA13 AC07 AC18 BB09

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 コンピュータシステムであって、 マイクロプロセッサと、 前記マイクロプロセッサに結合されてブートコードを記憶するための第１のメ
    モリユニットとを含み、前記マイクロプロセッサは、システムのリセット時に前
    記ブートコードを実行するよう構成され、さらに 周辺機器と対応付けられ、通常動作モード中にデータをバッファリングするた
    めの第２のメモリユニットと、 初期設定動作モードを示す構成制御情報を記憶するための構成記憶ユニットと
    、 前記第２のメモリユニットおよび前記構成記憶ユニットに結合されたメモリア
    クセスコントローラとを含み、前記メモリアクセスコントローラは、前記初期設
    定動作モード中に、前記マイクロプロセッサにより実行される命令に応答して前
    記第２のメモリユニット内における選択された位置へのアクセスを制御するよう
    構成される、コンピュータシステム。
  2. 【請求項２】 前記命令は、前記第２のメモリにおける前記選択された位置
    を特定する、請求項１に記載のシステム。
  3. 【請求項３】 前記選択された位置は、前記初期設定動作モード中に前記コ
    ンピュータシステムの、ソフトウェアでアクセス可能なメモリアドレス空間内で
    マッピングされる、請求項２に記載のシステム。
  4. 【請求項４】 前記選択された位置は、前記通常動作モード中に、ソフトウ
    ェアでアクセス可能なメモリアドレス空間内にない、請求項３に記載のシステム
    。
  5. 【請求項５】 前記第１のメモリユニットはＢＩＯＳ読出専用メモリ（ＲＯ
    Ｍ）である、請求項１に記載のシステム。
  6. 【請求項６】 前記第２のメモリは、前記初期設定モード中に汎用ＲＡＭと
    して動作する、請求項２に記載のシステム。
  7. 【請求項７】 前記第２のメモリは、前記通常動作モード中にＦＩＦＯバッ
    ファとして動作する、請求項２に記載のシステム。
  8. 【請求項８】 前記第２のメモリは、前記初期設定モード中にシステムメモ
    リアドレス空間内にマッピングされる、請求項６に記載のシステム。
  9. 【請求項９】 前記初期設定モード中の前記第２のメモリユニットの前記マ
    ッピングは、前記マイクロプロセッサによって、ソフトウェアの実行で直接アク
    セス可能である、請求項８に記載のシステム。
  10. 【請求項１０】 コンピュータシステムを動作させる方法であって、 初期設定モード中に第１のメモリに記憶されたブートコードを実行するステッ
    プと、 前記初期設定モード中に第２のメモリにおける特定の位置にアクセスするステ
    ップと、 前記初期設定モードの完了を示す構成情報を構成記憶ユニットに設定するステ
    ップと、 前記構成情報の設定に応答して、前記第２のメモリをバッファメモリとして利
    用するステップとを含む、方法。
JP2001558828A 2000-02-10 2001-01-02 システムブート時間中にシステムメモリでない記憶リソースを用いるためのメモリアクセスコントローラを含むコンピュータシステム Ceased JP2003523013A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/501,888 US6195749B1 (en) 2000-02-10 2000-02-10 Computer system including a memory access controller for using non-system memory storage resources during system boot time
US09/501,888 2000-02-10
PCT/US2001/000076 WO2001059565A2 (en) 2000-02-10 2001-01-02 Computer system including a memory access controller for using non-system memory storage resources during system boot time

Publications (2)

Publication Number Publication Date
JP2003523013A true JP2003523013A (ja) 2003-07-29
JP2003523013A5 JP2003523013A5 (ja) 2008-02-28

Family

ID=23995427

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001558828A Ceased JP2003523013A (ja) 2000-02-10 2001-01-02 システムブート時間中にシステムメモリでない記憶リソースを用いるためのメモリアクセスコントローラを含むコンピュータシステム

Country Status (8)

Country Link
US (1) US6195749B1 (ja)
EP (1) EP1256055B1 (ja)
JP (1) JP2003523013A (ja)
KR (1) KR100764922B1 (ja)
CN (1) CN1208718C (ja)
DE (1) DE60100993T2 (ja)
TW (1) TW514829B (ja)
WO (1) WO2001059565A2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004506256A (ja) * 2000-06-23 2004-02-26 インテル・コーポレーション 不揮発性キャッシュ
JP2005158076A (ja) * 2003-11-25 2005-06-16 Agere Systems Inc コンピューティング・システムにおける周辺装置用ユニバーサル・コントローラ

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020112070A1 (en) * 2000-12-08 2002-08-15 The Boeing Company Network controller for digitally controlling remote devices via a common bus
US6862641B1 (en) * 2001-05-10 2005-03-01 Advanced Micro Devices, Inc. Interruptable and re-enterable system management mode programming code
US6938153B2 (en) * 2001-06-26 2005-08-30 Intel Corporation Method and system for using internal FIFO RAM to improve system boot times
US7013384B2 (en) * 2002-01-15 2006-03-14 Lenovo (Singapore) Pte. Ltd. Computer system with selectively available immutable boot block code
US7082525B2 (en) * 2002-10-02 2006-07-25 Sandisk Corporation Booting from non-linear memory
US7254676B2 (en) * 2002-11-15 2007-08-07 Intel Corporation Processor cache memory as RAM for execution of boot code
US20040103272A1 (en) * 2002-11-27 2004-05-27 Zimmer Vincent J. Using a processor cache as RAM during platform initialization
US20040122973A1 (en) * 2002-12-19 2004-06-24 Advanced Micro Devices, Inc. System and method for programming hyper transport routing tables on multiprocessor systems
JP4474574B2 (ja) * 2003-03-13 2010-06-09 インターナショナル・ビジネス・マシーンズ・コーポレーション コンピュータ
US8805981B2 (en) * 2003-03-25 2014-08-12 Advanced Micro Devices, Inc. Computing system fabric and routing configuration and description
US8041915B1 (en) 2003-06-11 2011-10-18 Globalfoundries Inc. Faster memory access in non-unified memory access systems
US7519802B2 (en) * 2004-05-05 2009-04-14 Hewlett-Packard Development Company, L.P. System and method for configuring a computer system
KR100777446B1 (ko) 2005-05-25 2007-11-21 삼성전자주식회사 전자장치 및 그 부팅방법
US20070156949A1 (en) * 2005-12-30 2007-07-05 Rudelic John C Method and apparatus for single chip system boot
US7987348B2 (en) * 2007-03-30 2011-07-26 Intel Corporation Instant on video
US8726364B2 (en) * 2008-06-30 2014-05-13 Intel Corporation Authentication and access protection of computer boot modules in run-time environments
US20110131381A1 (en) * 2009-11-27 2011-06-02 Advanced Micro Devices, Inc. Cache scratch-pad and method therefor
FR2977690B1 (fr) * 2011-07-04 2013-08-02 St Microelectronics Rousset Procede d'initialisation de registres d'organes peripheriques dans un microcontroleur
US9046915B2 (en) 2012-02-27 2015-06-02 Advanced Micro Devices, Inc. Circuit and method for initializing a computer system
US9230081B2 (en) 2013-03-05 2016-01-05 Intel Corporation User authorization and presence detection in isolation from interference from and control by host central processing unit and operating system
US9705869B2 (en) 2013-06-27 2017-07-11 Intel Corporation Continuous multi-factor authentication
US9477409B2 (en) * 2014-06-27 2016-10-25 Intel Corporation Accelerating boot time zeroing of memory based on non-volatile memory (NVM) technology
US10055236B2 (en) * 2015-07-02 2018-08-21 Sandisk Technologies Llc Runtime data storage and/or retrieval
US10073964B2 (en) 2015-09-25 2018-09-11 Intel Corporation Secure authentication protocol systems and methods
CN109683983B (zh) * 2018-12-11 2021-09-24 海信视像科技股份有限公司 一种镜像文件的生成及加载方法、设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61288253A (ja) * 1985-06-15 1986-12-18 Oki Electric Ind Co Ltd デ−タ転送回路
JPH01224853A (ja) * 1988-03-03 1989-09-07 Nec Corp メモリ制御装置
JPH0320834A (ja) * 1989-06-19 1991-01-29 Oki Electric Ind Co Ltd 情報処理装置の初期診断方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4118773A (en) 1977-04-01 1978-10-03 Honeywell Information Systems Inc. Microprogram memory bank addressing system
US4503491A (en) 1981-06-29 1985-03-05 Matsushita Electric Industrial Co., Ltd. Computer with expanded addressing capability
JPS60157646A (ja) 1984-01-27 1985-08-17 Mitsubishi Electric Corp メモリバンク切換装置
US5065343A (en) * 1988-03-31 1991-11-12 Yokogawa Electric Corporation Graphic display system for process control using a plurality of displays connected to a common processor and using an fifo buffer
JPH0246490A (ja) 1988-08-06 1990-02-15 Mitsubishi Electric Corp メモリ回路
US5005157A (en) 1989-11-13 1991-04-02 Chips & Technologies, Inc. Apparatus for selectively providing RAS signals or RAS timing and coded RAS address signals
US5187792A (en) * 1990-05-09 1993-02-16 International Business Machines Corporation Method and apparatus for selectively reclaiming a portion of RAM in a personal computer system
US5307497A (en) 1990-06-25 1994-04-26 International Business Machines Corp. Disk operating system loadable from read only memory using installable file system interface
US5245572A (en) 1991-07-30 1993-09-14 Intel Corporation Floating gate nonvolatile memory with reading while writing capability
JP3670041B2 (ja) 1993-12-10 2005-07-13 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 不揮発性メモリチップイネーブル符号化方法、コンピュータシステム、およびメモリコントローラ
US5859987A (en) * 1995-09-29 1999-01-12 Intel Corporation Method and apparatus for providing multiple configuration reset modes for an intelligent bridge
US5835760A (en) * 1995-10-13 1998-11-10 Texas Instruments Incorporated Method and arrangement for providing BIOS to a host computer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61288253A (ja) * 1985-06-15 1986-12-18 Oki Electric Ind Co Ltd デ−タ転送回路
JPH01224853A (ja) * 1988-03-03 1989-09-07 Nec Corp メモリ制御装置
JPH0320834A (ja) * 1989-06-19 1991-01-29 Oki Electric Ind Co Ltd 情報処理装置の初期診断方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004506256A (ja) * 2000-06-23 2004-02-26 インテル・コーポレーション 不揮発性キャッシュ
JP2005158076A (ja) * 2003-11-25 2005-06-16 Agere Systems Inc コンピューティング・システムにおける周辺装置用ユニバーサル・コントローラ

Also Published As

Publication number Publication date
TW514829B (en) 2002-12-21
EP1256055B1 (en) 2003-10-15
KR100764922B1 (ko) 2007-10-09
WO2001059565A2 (en) 2001-08-16
US6195749B1 (en) 2001-02-27
CN1208718C (zh) 2005-06-29
WO2001059565A3 (en) 2002-02-07
DE60100993D1 (de) 2003-11-20
KR20030014353A (ko) 2003-02-17
EP1256055A2 (en) 2002-11-13
CN1398372A (zh) 2003-02-19
DE60100993T2 (de) 2004-07-22

Similar Documents

Publication Publication Date Title
JP2003523013A (ja) システムブート時間中にシステムメモリでない記憶リソースを用いるためのメモリアクセスコントローラを含むコンピュータシステム
US6732264B1 (en) Multi-tasking boot firmware
US8010843B2 (en) System and method for debugging a target computer using SMBus
US20030056071A1 (en) Adaptable boot loader
JP3403284B2 (ja) 情報処理システム及びその制御方法
US7890812B2 (en) Computer system which controls closing of bus
EP1736871A2 (en) System for executing code during operating system initialization
US5659749A (en) System and method for performing efficient hardware context switching in an instrumentation system
JPH09508227A (ja) Ｐｃｉバス・コンピュータのための使用可／使用不可拡張ｒｏｍを有する追加ボード
US10606677B2 (en) Method of retrieving debugging data in UEFI and computer system thereof
US20200142848A1 (en) Management controller including virtual usb host controller
US20060212609A1 (en) Effecting a processor operating mode change to execute device code
US20090083736A1 (en) Virtualized computer, monitoring method of the virtualized computer and a computer readable medium thereof
US7100088B2 (en) Computer system equipped with a BIOS debugging card
US7231512B2 (en) Technique for reconstituting a pre-boot firmware environment after launch of an operating system
US6105080A (en) Host adapter DMA controller with automated host reply capability
EP0581698A1 (en) Programmable microprocessor booting technique
JPH11126182A (ja) コンピュータバス間通信装置及びその方法
US20110125934A1 (en) Apparatuses and methods for transferring data
US5694333A (en) System and method for performing more efficient window context switching in an instrumentation system
US20080294421A1 (en) Hard Disk Drive Adapter For Emulating Hard Disk Drive Interface
CN116627472A (zh) 高速外围组件设备的固件程序升级方法及服务器
US8373707B1 (en) System and method for selecting the boot VGA adapter in a multi-graphics processing unit computing system
JPH0855097A (ja) データ処理システム及びそのメモリアクセス方法
JP4841371B2 (ja) コンピュータシステムおよびそのｉ／ｏ空間リソース割り当て方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071214

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071214

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101208

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101214

A045 Written measure of dismissal of application [lapsed due to lack of payment]

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20110426