JPH01224853A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH01224853A JPH01224853A JP5052388A JP5052388A JPH01224853A JP H01224853 A JPH01224853 A JP H01224853A JP 5052388 A JP5052388 A JP 5052388A JP 5052388 A JP5052388 A JP 5052388A JP H01224853 A JPH01224853 A JP H01224853A
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- Japan
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- memory
- rom
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 55
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 6
- 101100524645 Toxoplasma gondii ROM5 gene Proteins 0.000 description 4
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はメモリ制御装置に関し、特に電源投入時に実行
される初期プログラムが格納されたＲＯＭ（リードオン
リメモリ）のアドレス空間がＲＡＭ〈ランダムアクセス
メモリ）のアドレス空間の一部とオーバラップされて所
定メモリマツプ内に配置されたメモリシステムにおける
メモリ制御装置に関する。
される初期プログラムが格納されたＲＯＭ（リードオン
リメモリ）のアドレス空間がＲＡＭ〈ランダムアクセス
メモリ）のアドレス空間の一部とオーバラップされて所
定メモリマツプ内に配置されたメモリシステムにおける
メモリ制御装置に関する。
従来技術
従来のこの種のメモリシステムのメモリマツプが第３図
に示されており、例えば２８Ｂ （メガバイト）の容量
を有するＲＡＭ４のアドレス空間の一部に３２ＫＢ（キ
ロバイト）の容量を有するＲＯＭ５のアドレス空間がオ
ーバラップされて実装されている。このＲＯＭ５には情
報処理システムの電源投入時に実行される初期プログラ
ムが格納されており、よって当該初期プログラムを読出
すべくＲＯＭ５がアクセスされている間、更にはＲＯＭ
ｂ上のデータがアクセスされている間は、ＲＯＭ５とオ
ーバラップしているＲＡＭＪ上のデータはアクセスでき
ないことになる。
に示されており、例えば２８Ｂ （メガバイト）の容量
を有するＲＡＭ４のアドレス空間の一部に３２ＫＢ（キ
ロバイト）の容量を有するＲＯＭ５のアドレス空間がオ
ーバラップされて実装されている。このＲＯＭ５には情
報処理システムの電源投入時に実行される初期プログラ
ムが格納されており、よって当該初期プログラムを読出
すべくＲＯＭ５がアクセスされている間、更にはＲＯＭ
ｂ上のデータがアクセスされている間は、ＲＯＭ５とオ
ーバラップしているＲＡＭＪ上のデータはアクセスでき
ないことになる。
この様に従来のメモリシステムにおいては、ＲＡＭ上の
ＲＯＭとオーバラップしたアドレス空間はアクセスでき
ないため、アクセス不能なＲＡＭ領域が存在し、非効率
となるという欠点がある。
ＲＯＭとオーバラップしたアドレス空間はアクセスでき
ないため、アクセス不能なＲＡＭ領域が存在し、非効率
となるという欠点がある。
発明の目的
本発明はこの様な従来技術の欠点を解決すべくなされた
ものであって、その目的とするところは、通常動作時に
おいてアクセス不能なＲＡＭ領域をなくすようにしたメ
モリ制御装置を提供することにある。
ものであって、その目的とするところは、通常動作時に
おいてアクセス不能なＲＡＭ領域をなくすようにしたメ
モリ制御装置を提供することにある。
発明の構成
本発明によれば、電源投入時に実行される初期プログラ
ムが格納された第１のメモリのアドレス空間が第２のメ
モリのアドレス空間の一部とオーバラップされて所定メ
モリマツプ内に配置されたメモリシステムにおけるメモ
リ制御装置であって、電源投入時に前記第２のメモリに
対するアクセスを禁止するアクセス禁止手段と、電源投
入時に前記第１のメモリ内の初期プログラムを読出しだ
後に前記第１及び第２のメモリのアクセスを共に可能ど
するアクセス許容手段と、前記初期プログラムの読出し
後に前記第１のメモリのアドレス空間をメモリマツプ内
の前記第２のメモリのアドレス空間外に設定するアドレ
ス空間指示手段とを含むことを特徴とするメモリ制御装
置が得られる。
ムが格納された第１のメモリのアドレス空間が第２のメ
モリのアドレス空間の一部とオーバラップされて所定メ
モリマツプ内に配置されたメモリシステムにおけるメモ
リ制御装置であって、電源投入時に前記第２のメモリに
対するアクセスを禁止するアクセス禁止手段と、電源投
入時に前記第１のメモリ内の初期プログラムを読出しだ
後に前記第１及び第２のメモリのアクセスを共に可能ど
するアクセス許容手段と、前記初期プログラムの読出し
後に前記第１のメモリのアドレス空間をメモリマツプ内
の前記第２のメモリのアドレス空間外に設定するアドレ
ス空間指示手段とを含むことを特徴とするメモリ制御装
置が得られる。
実施例
以下に本発明の実施例を図面を参照しつつ説明する。
第１図は本発明の実施例のブロック図である。
図において、ＤタイプＦＦ（フリップフロップ）１は電
源投入時のリセット信号によりリセットされ、またＦＦ
セット信号のタイミングにてデータバス信号を取込む。
源投入時のリセット信号によりリセットされ、またＦＦ
セット信号のタイミングにてデータバス信号を取込む。
そのＱ出力はアンドゲート２の１人力となっており、こ
のアンドゲート２の他入力にはＲＡＭｍ択信号が印加さ
れている。このアンドゲート２の出力によりＲＡＭ４が
アクセスされる。
のアンドゲート２の他入力にはＲＡＭｍ択信号が印加さ
れている。このアンドゲート２の出力によりＲＡＭ４が
アクセスされる。
また、ＦＦ１のｄ出力はオアゲート３０１人力となって
おり、このオアゲート３の他入力にはＲＯＭ選択信号が
印加されている。このオアゲート３の出力によりＲＯＭ
５がアクセスされる。
おり、このオアゲート３の他入力にはＲＯＭ選択信号が
印加されている。このオアゲート３の出力によりＲＯＭ
５がアクセスされる。
第２図は本発明の実施例に適用されるメモリマツプの１
例を示しており、３２ＫＢのＲＯＭ５と２ＭＢのＲＡＭ
４とを実装した場合の例である。システム電源投入時に
は第２図（Ａ）に示す如くメモリマツピングがなされて
いるものとする。すなわち、ＲＡＭ４の１部のアドレス
空間（３２にＢ）にＲＯＭ５のアドレス空間がオーバラ
ップされて実装されており、このＲＯＭ５に初期プログ
ラムが格納されているものとする。
例を示しており、３２ＫＢのＲＯＭ５と２ＭＢのＲＡＭ
４とを実装した場合の例である。システム電源投入時に
は第２図（Ａ）に示す如くメモリマツピングがなされて
いるものとする。すなわち、ＲＡＭ４の１部のアドレス
空間（３２にＢ）にＲＯＭ５のアドレス空間がオーバラ
ップされて実装されており、このＲＯＭ５に初期プログ
ラムが格納されているものとする。
先ず、電源投入がなされると、リセット信号が発生され
ＦＦ１がリセットされ、Ｑ出力は１１０ ＩＩとなりア
ンドゲート２はオフ状態となってＲＡＭ４のアクセスが
禁止される。一方、ｄ出力は１”となり、オアゲート３
の出力によりＲＯＭ５のアクセスが可能となる。
ＦＦ１がリセットされ、Ｑ出力は１１０ ＩＩとなりア
ンドゲート２はオフ状態となってＲＡＭ４のアクセスが
禁止される。一方、ｄ出力は１”となり、オアゲート３
の出力によりＲＯＭ５のアクセスが可能となる。
よって、ＲＯＭ５に格納された初期プログラムが読出さ
れて実行されるが、このときＲＯＭ上のマイクロプログ
ラムによりプログラムカウンタ（図示せず）を、メモリ
マツプのオーバラップしない領ｌｉｌ！（第２図（Ｂ）
参照）ヘセットして、これをプロセッサがフェッチした
後に、データバス信号が１″となる。その後、ＦＦセッ
ト信号を立上げることにより、ＦＦＩはセットされ、ア
ンドゲート２がオンとなってＲＡＭ４のアクセスが可能
となる。このときには、メモリマツプは第２図（Ｂ）の
状態に変更されており、ＲＡＭ４とＲＯＭ５とはオーバ
ラップしないようになっているので、ＲＡＭ４とＲＯＭ
５とのアクセスが可能となるのである。
れて実行されるが、このときＲＯＭ上のマイクロプログ
ラムによりプログラムカウンタ（図示せず）を、メモリ
マツプのオーバラップしない領ｌｉｌ！（第２図（Ｂ）
参照）ヘセットして、これをプロセッサがフェッチした
後に、データバス信号が１″となる。その後、ＦＦセッ
ト信号を立上げることにより、ＦＦＩはセットされ、ア
ンドゲート２がオンとなってＲＡＭ４のアクセスが可能
となる。このときには、メモリマツプは第２図（Ｂ）の
状態に変更されており、ＲＡＭ４とＲＯＭ５とはオーバ
ラップしないようになっているので、ＲＡＭ４とＲＯＭ
５とのアクセスが可能となるのである。
発明の効果
叙上の如く、本発明によれば、電源投入時には初期プロ
グラム格納メモリ以外のメモリのアクセスを禁止し、通
常時にはメモリマツプ上のアドレス空間のオーバラップ
領域をなくして、アクセス不能なメモリの特定領域をな
くすることができるので、メモリの利用効率が向上する
という効果がある。
グラム格納メモリ以外のメモリのアクセスを禁止し、通
常時にはメモリマツプ上のアドレス空間のオーバラップ
領域をなくして、アクセス不能なメモリの特定領域をな
くすることができるので、メモリの利用効率が向上する
という効果がある。
第１図は本発明の実施例のブロック図、第２図（Ａ＞は
電源投入時のメモリマツプを示す図、第２図（Ｂ）は通
常時のメモリマツプを示す図、第３図は従来のメモリマ
ツプを示す図である。 主要部分の符号の説明 １・・・・・・ＤタイプＦＦ ２・・・・・・アンドゲート ３・・・・・・オアゲート ４・・・・・・ＲＡＭ ５・・・・・・ＲＯＭ
電源投入時のメモリマツプを示す図、第２図（Ｂ）は通
常時のメモリマツプを示す図、第３図は従来のメモリマ
ツプを示す図である。 主要部分の符号の説明 １・・・・・・ＤタイプＦＦ ２・・・・・・アンドゲート ３・・・・・・オアゲート ４・・・・・・ＲＡＭ ５・・・・・・ＲＯＭ
Claims (1)
- （１）電源投入時に実行される初期プログラムが格納さ
れた第１のメモリのアドレス空間が第２のメモリのアド
レス空間の一部とオーバラップされて所定メモリマップ
内に配置されたメモリシステムにおけるメモリ制御装置
であって、電源投入時に前記第２のメモリに対するアク
セスを禁止するアクセス禁止手段と、電源投入時に前記
第１のメモリ内の初期プログラムを読出した後に前記第
１及び第２のメモリのアクセスを共に可能とするアクセ
ス許容手段と、前記初期プログラムの読出し後に前記第
１のメモリのアドレス空間をメモリマップ内の前記第２
のメモリのアドレス空間外に設定するアドレス空間指示
手段とを含むことを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5052388A JPH01224853A (ja) | 1988-03-03 | 1988-03-03 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5052388A JPH01224853A (ja) | 1988-03-03 | 1988-03-03 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01224853A true JPH01224853A (ja) | 1989-09-07 |
Family
ID=12861342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5052388A Pending JPH01224853A (ja) | 1988-03-03 | 1988-03-03 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01224853A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003523013A (ja) * | 2000-02-10 | 2003-07-29 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | システムブート時間中にシステムメモリでない記憶リソースを用いるためのメモリアクセスコントローラを含むコンピュータシステム |
-
1988
- 1988-03-03 JP JP5052388A patent/JPH01224853A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003523013A (ja) * | 2000-02-10 | 2003-07-29 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | システムブート時間中にシステムメモリでない記憶リソースを用いるためのメモリアクセスコントローラを含むコンピュータシステム |
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