JPS6086656A - プロセツサ間インタフエ−ス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は２つのマイク四プロセッサ等（以下プロセッサ
とする）の間で、相互に情報を授受するためのプ四セッ
サ間インタフェース回路に関する。

２つのプ四七、すを有するマルチプロセッサシステムに
おいては、そのプロセッサ間で共通にアクセスが可能と
なるようなバッファメモリを有するインタフェース回路
が必要となる。

従来知られているプロセッサ間インタフェース回路の１
例を第１図に示す。プロセッサｌ（図示されてはいない
）はバスとしてデータバスＤＢＩと、アドレスバスＡＢ
Ｉと、制御バスＲ／Ｗｔとを有し、プロセッサ２（図示
されてはいない）はバスとしてデータバスＤＢ２と、ア
ドレスバスＡＢ２と、制御バスＲ／Ｗ２　とを有する。

例えばプロセッサ１からＲＡＭであるバッファメモリ１
０４ヘアクセスする場合、アドレスバスＡＢＩと制御バ
スＲ／Ｗ　１とを介して供給される信号をデコーダ１０
１でデコードし、その出力をアクセス調停回路１０３に
印加して、調停回路１０３より、双方向データバスバッ
７ア１０５及び片方向アドレスバスバッファ１０７のバ
スをアクティブならしめる信号（双方向データバスバッ
ファ１０５及び片方向アドレスバスバッファ１０７のＣ
０ＮＴ端子へ供給）とバッファメモリ１０４をアクセス
する制御信号（バッファメモリ１０４の几／Ｗ端子へ供
給）とを発生させる。

アクセス調停回路１０３はプロセッサ１とプロセッサ２
とのバッファメモリ１０４へのアクセスが同時に生起し
たときにそのアクセス権を調停するための回路であシ、
アクセスが競合したとき、プロセッサ側へアクセス完了
信号ＡＣＫを出力するか、またはアクセス待ち信号ＷＡ
ＩＴを出力して、プロセッサ側からのアクセスの競合を
調停するものである。

このように前記従来のプロセッサ間インタフェース回路
においては、アクセスの競合を調停するために、アクセ
ス調停回路１０３、双方向データバスバッファ１０５と
１０６及び片方向アドレスバスバッファ１０７と１０８
とが必要となり、ノ１−Ｆ景が大きくなるという欠点を
有している。

また両プロセッサからのアクセスが競合したとき、アク
セス調停回路１０３によりどちらかのプロセッサがアク
セスを待たされることになり、処理速度の低下を招くと
いう欠点を有している。

本発明の目的は、前記従来の欠点を除去しアクセス調停
回路、データバスバッファ及びアドレスバスバッファを
除去し、両プロセッサからのアクセス調停を不必要とし
て格段にノ・−ド量を削減し且処理速度の低下をａｌ−
するプロセッサ間インタフェース回路を提供することに
ある。

本発明の回路は、第１のプロセッサからのアドレスバス
信号と制御バス信号との供給に応答して書込みストロー
ブまたは読出しストローブを作成する第１のストローブ
作成手段と、第２のプロセッサからのアドレスバス信号
と制御バス信号との供給に応答して書込みストローブま
たは読出しストローブを作成する第２のストローブ作成
手段と、前記第１のプロセッサからのデータバス信号と
アドレスバス信号との供給と前記第１のストローブ作成
手段からの書込みストローブの供給とに応答して前記第
１のプロセッサからのデータバス信号が書込まれ前記第
２のプロセッサからのアドレスバス信号の供給と前記第
２のストローブ作成手段からの読出しストローブの供給
とに応答してデータが読出されデータバス信号として前
記第２のプロセッサに供給する第１のレジスタファイル
と、前記第２のプロセッサからのデータバス信号とアド
レスバス信号との供給と前記第２のストローブ作成手段
からの書込みストローブの供給とに応答して前記第２の
プロセッサからのデータバス信号が書込まれ前記第１の
プロセッサからのアドレスバス信号の供給と前記第１の
ストローブ作成手段からの読出しストローブの供給とに
応答してデータが読出されデータバス信号として前記第
１のプロセッサに供給する第２のレジスタファイルとを
含んで構成される。

次に本発明について図面を参照して詳細に説明する。

第２図は本発明の一実施例を示すブロック図である。第
２図において、両プロセッサから共通にアクセスされる
バッファメモリとしてレジスタファイル（４ｂｉｔ　Ｘ
　４ｗｏｒｄとして市販されている集積回路）２０３と
２０４とを用いる。レジスタファイルとはデータの書き
込みと読み出しが全く独立に実施できる素子である。

データバスＤＢＩ、アドレスバスＡＢ１、制御バス几／
Ｗｌを有するプロセッサ１（図示されていない）がバッ
ファメモリとしてのレジスタファイル２０３ヘデータを
書き込む場合、デコーダ２０１の一方の出力（レジスタ
ファイル２０３のＷＧ端子へ供給）を書き込みストロー
ブとし、アドレスバスＡＢＩよシ供給される信号をレジ
スタ７アイル２０３のワード選択信号（レジスタファイ
ル２０３のＷＳ端子へ供給）として、データバスＤＢ２
、アドレスバスＡＢ２、制御パス■ｔ／Ｗ２を有するプ
ロセッサ２（図示されていない）とは無関係にデータバ
スＤＢｌの内容がレジスタファイル２０３へ書き込まれ
る。

一方レジスタフアイル２０３からの読み出しの場合はデ
コーダ２０１の他方の出力（レジスタファイル２０４の
ＲＧ端子へ供給）を読み出しストローブとし、アドレス
バスＡＢＩよシ供給される信号をレジスタファイル２０
４のワード選択信号（レジスタファイル２０４のＲ８端
子へ供給）トすればプロセッサ２とは無関係にレジスタ
ファイル２０４の内容をデータバスＤＢｌに読み出すこ
とができる。

以上の説明はプロセッサ２のデータノくス１）Ｂ２、ア
ドレスバスＡＢ２、制御バス■Ｌ／Ｗ　２　についても
全く同様である。この場合プロセッサ２によｐデータが
書込まれるのはレジスタファイル２０４であシデータが
読出されるのはレジスタファイル２０３である。

前述のようにレジスタファイル２０３，２０４はデータ
の書込みと読出しとが全く独立に実施できるので本実施
例ではプロセッサ１および２のそれらへのアクセスは従
来回路とは異なって何ら待合せを必要とせず互に独立に
行うことができることとなる。

以上のように本発明にはバッファメモリとして′　レジ
スタファイルを使用することによυ従来回路に比して格
段にノ・−ド量を削減てき且処理速度の低下を防ぐこと
〆てきるＹ（・つ勤巣かある。

【図面の簡単な説明】

第１図は従来のプロセッサ間インク７エース回路を示す
ブロック図、第２図は本発明の一実施例を示すブロック
図である。 １０１．１０２・・・・・・デコーダ、１０３・・・・
・・アクセス調停回路、１０４・・・・・・バッファメ
モリ（ＲＡＭ入１０５．１０６・・・・・・双方向デー
タバスバッファ、１０７．１０８・・・・・・片方向ア
ドレスバスバッファ、２０１．２０２・・・・・・デコ
ーダ、２０３，２０４・・・・・・レジスタファイル。

Claims (1)

1. 【特許請求の範囲】 第１のプロセッサからのアドレスバス信号と制御バス信
   号との供給に応答して書込みストローブまたは読出しス
   トローブを作成する第１のストローブ作成手段と、 第２のプロセッサからのアドレスバス信号と制御パス信
   号との供給に応答して書込みストローブまたは読出しス
   トローブを作成する第２のストローブ作成手段と、 前記第１のプロセッサからのデータバス信号とアドレス
   バス信号との供給と前記第１のストローブ作成手段から
   の書込みストローブの供給とに応答して前記第１のプロ
   セッサからのデータバス信号が書込まれ前記第２のプロ
   セッサからのアドレスバス信号の供給と前記第２のスト
   ローブ作成手段からの読出しストローブの供給とに応答
   してデータが読出されデータバス信号として前記第２の
   プロセッサに供給する第１のレジスタファイルと、前記
   第２のプロセッサからのデータバス信号とアドレスバス
   信号との供給と前記第２のストローブ作成手段からの書
   込みストローブの供給とに応答して前記第２のプロセッ
   サからのデータバス信号が書込まれ前記第１のプロセッ
   サからのアドレスバス信号の供給と前記第１のストロー
   ブ作成手段からの読出しストローブの供給とに応答して
   データが読出されデータバス信号として前記第１のプロ
   セッサに供給する第２のレジスタファイルとを含むこと
   を特徴とするプロセッサ間インタフェース回路。