JPH0321933B2

JPH0321933B2 -

Info

Publication number: JPH0321933B2
Application number: JP59252949A
Authority: JP
Inventors: Noryuki Toyoki
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-11-30
Filing date: 1984-11-30
Publication date: 1991-03-25
Also published as: JPS61131140A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、複数ウエイからなるバツフア・メモ
リに対するアクセス方式、より詳細には、並列ア
クセス可能な複数のウエイからなるバツフア・メ
モリに対して、ヒツトウエイの検出前にアクセス
中でない全ウエイを同時にアクセス開始すること
によりバツフア・メモリへのアクセス時間を短縮
するようにしたバツフア・メモリ・アクセス方式
に関与する。

〔従来の技術〕

バツフア・メモリにおいては、アドレスのヒツ
ト率を向上させてアクセス時間を短縮するため
に、一般に複数の連想レベルのように複数ウエイ
からなるバツフア・メモリを構成しており、さら
に、複数ウエイを並列アクセス可能なようにした
ものがある。

第３図は、従来の並列アクセス可能な複数ウエ
イのバツフア・メモリ・アクセス方式を２ウエイ
の場合を例にとつて説明したものである。

第３図において、１１はタグ・アドレス・レジ
スタ（TAR）で、バツフア・メモリにアクセス
するアドレスがセツトされる。１２はタグ部で、
TAG・WAY₀１２０及びTAG・WAY₁１２１な
る２ウエイからなる。１３は比較部で、比較器１
３０及び１３１を有し、それぞれTAG・WAY₀
１２０及びTAG・WAY₁１２１から読み出され
たアドレスとTAR１１の上位アドレスを比較す
る。１４はヒツト・ウエイ・レジスタ（HWR）
で、ヒツトしたウエイに対する情報がセツトされ
る。１５はセレクト回路（SEL）で、HWR１４
の情報に基づいて、アドレスがアクセスするバツ
フア・メモリのバツフア・メモリ・ウエイ
（BW・WAY）をセレクトする。１６はバツフ
ア・メモリを構成するバツフア・メモリ・ウエイ
（BM・WAY₀）でTAG・WAY₀１２０に格納さ
れたアクセスアドレスに対応するデータが格納さ
れる。１７はバツフア・アドレス・レジスタ
（BAR₀）で、BM・WAY₀１６をアクセスするア
ドレスがセツトされる。１８はリード・データ・
レジスタ（RDR₀）で、BM・WAY₀１６から読
み出されたデータがセツトされる。１９はバツフ
ア・メモリを構成するバツフア・メモリ・ウエイ
（BM・WAY₁）で、TAG・WAY₁１２１に格納
された各アドレスに対応するデータが格納され
る。２０はバツフア・アドレス・レジスタ
（BAR₁）で、BM・WAY₁１９をアクセスするア
ドレスがセツトされる。２１はリード・データ・
レジスタ（RDR₁）で、BM・WAY₁１９から読
み出されたデータがセツトされる。２２はセレク
ト回路で、HWR１４からの信号によりRDR₀１
８又はRDR₁２１の一方をセレクトする。

次に、第３図の動作を第４図のタイミング・チ
ヤートを参照して説明する。第４図の横軸は時間
軸で、T₁，T₂…の間隔は、マシン・サイクル・
タイムＴを単位にとつている。

時間T₁において、TAR１１にアドレスがセツ
トされ（第４図）、その下位ピツチにより、
TAG・WAY₀１２０及びTAG・WAY₁１２１が
同時にアクセスされる（第４図）。各TAG・
WAYは、下位ビツトに対応するアドレスの上位
ビツトを読み出す（第４図TAG・Read）。

比較器１３０及び１３１は、それぞれTAG・
WAY₀１２０及びTAG・WAY₁１２１から読み
出された各上位ビツトとTAR１１の上位ビツト
を比較し、一致したときにヒツト信号を出力す
る。いま、TAG・WAY₀１２０にヒツトし、比
較器１３０がヒツト信号を出力したとする。
HWR１４は、比較器１３０のヒツト信号により
ヒツトしたWAY₀の情報をセツトする（第４図
）。

時間T₂において、セレクト回路１５は、HWR
１４の内容に基づいて、BAR₀１７にTAR１１
のアドレスをセツトし（第４図）、BM・
WAY₀１６をアクセスする（第４図）、BM・
WAY₀１６のアクセスは、時間T₂〜T₄の2T時間
内で行われる（第４図）。

時間T₄において、アクセスされたアドレスに
対応するデータがRDR₀１８にセツトされ、セレ
クト回路２２を経由して図示しないCPUに転送
される（第４図）。

時間T₂において、前述の動作と平行して、次
のTAG・WAYアクセス動作が行われる（第４
図〜）。この場合は、TAG・WAY₁１２１が
ヒツトし、時間T₃において、BAR₁２０にTAR
１１のアドレスがセツトされ、BM・WAY₁１９
がアクセスされる（第４図，）。時間T₅にお
いて、アクセスされたアドレスのデータがRDR₁
２１に読み出され、図示しないCPUに転送され
る（第４図）。これらの動作は、前述のBM・
WAY₀１６に対するアクセス動作と同様である
ので、詳細な説明は省略する。

以下、同様にして、時間T₆，T₇…とＴ時間毎
に、アクセスされたBM・WAYのデータが読み
出される。

このように、第３図のバツフア・メモリ・アク
セス方式では、TAG・WAY部は各TAG・
WAYを同時にアクセスすることができるが、バ
ツフア・メモリの各BM・WAYをTAGと同時に
アクセスしようとすると、既にあるBM・WAY
がアクセス中であるためそのBM・WAYのアド
レスを破壊することになるノデ、各各BM・
WAYを同時にアクセス穫始することができな
い。そこで、最初TAG・WAY部１２がアクセ
スされ、バツフア・メモリを構成するBM・
WAYの中のアクセスすべきWAYを検出してか
ら、バツフア・メモリ中の当該BM・WAYのア
クセスを開始する方式をとつている。そして、こ
のやり方は、従来の他の並列アクセス可能な複数
ウエイからなるバツフア・メモリ・アクセス方式
において共通するものである。

〔発明が解決しようとする課題〕

前述のバツフア・メモリ・アクセス方式は、前
述のように、まずTAG・WAY部がアクセスさ
れ、バツフア・メモリ中のアクセスすべきBM・
WAYを検出してから、当該BM・WAYのアク
セスを開始する方式がとられているため、
TAG・WAY部をアクセスする時間とBM・
WAYをアクセスする時間を加算したものがバツ
フア・メモリのアクセス・タイムとなつて（第３
図の場合では、第４図に示すように、3Tとな
る）、そのアクセス・タイムが大きくなるという
問題があつた。

バツフア・メモリに対するアクセスを高速化す
るために、例えば特開昭59−112479号に開示され
ているように、タグ部の連想検索による照合一致
信号による選択を持たずに読出データ部をアクセ
スすることにより、アクセスタイムを短縮させる
ようにしたキヤシユメモリの高速アクセス方式が
ある。

しかしながら、この方式は、バツフア・メモリ
中の特定データ領域を対象として、それへのアク
セスを高速化するものであり、バツフア・メモリ
の全データ領域に対するアクセスを高速化するも
のではなかつた。

本発明は、従来のバツフア・メモリ・アクセス
方式における前述の問題点を解消し、バツフア・
メモリに対するアクセス・タイムを短縮化したバ
ツフア・メモリ・アクセス方式を提供することを
目的とする。

〔課題を解決するための手段〕

本発明は、前述の課題を解決するための手段と
して、並列アクセス可能な複数ウエイからなるバ
ツフア・メモリ・アクセス方式において、アクセ
スされるデータが格納されている複数ウエイ構成
の複数バツフア・メモリ・ウエイ３７，４０と、
アクセスされるアドレスのデータが前記複数バツ
フア・メモリ・ウエイのどのバツフア・メモリ・
ウエイに格納されているかどうかの情報を記憶し
ており、かつ、前記バツフア・メモリ・ウエイよ
りアクセス速度が速い１乃至複数構成のタグ部３
２とを有し、アクセス開始時、タグ部３２の各タ
グ・ウエイ及び先行アクセスにより使用中でない
全バツフア・メモリ・ウエイへ同時にアクセスを
開始し、タグ部３２のアクセスでどのバツフア・
メモリ・ウエイにアクセスすべきデータが格納さ
れているか判明した後に、前記データが格納され
ているバツフア・メモリ・ウエイへのアクセスを
続行するとともに、当該バツフア・メモリ・ウエ
イと同時にアクセスを開始した他のバツフア・メ
モリ・ウエイへのアクセスを中止することを特徴
とする。

〔作用〕

並列アクセス可能な複数ウエイからなるバツフ
ア・メモリをアクセスするとき、アクセス開始時
に直ちに、先行アクセスにより使用中であるウエ
イを除きそれ以外の全ウエイへ同時にアクセスが
行われる。

この時点では、まだどのウエイがアクセスされ
るか判明していない。そして、例えば各ウエイに
あるタグ・ウエイを並列アクセスすることによ
り、アクセスすべきウエイが判明すると、当該ウ
エイを選択する処理が行われる。すなわち、当該
ウエイが先行アクセスにより使用中でないとき
は、当該ウエイへのアクセスを続行するととも
に、他のウエイへのアクセスは中止する。

また、当該ウエイが先行アクセスにより使用中
である場合はその終了を持つて再アクセスを行う
ようにする。

以上のように、タグ部とバツフア・メモリ・ウ
エイ（データ部）同時にアクセスする際に、常に
タグ部を参照して、使用中のバツフア・メモリ・
ウエイに対する配慮がなされ、ミスヒツトが判明
した場合はアクセスを中止するようにしたので、
書込み時のミスヒツトで書込みが実行されるのを
抑止して、バツフア・メモリ・ウエイ中の他のア
ドレスのデータが破壊されるのを防止することが
できる。

また、書込み時にミスヒツトしても、他の有効
データは保持されるので、ヒツト率が低下するこ
とを防止することができる。

更に、特定のデータ・ウエイ領域に限定され
ず、バツフア・メモリ・ウエイの全領域にわたつ
てアクセスを高速化することができる。

〔実施例〕

本発明の実施例を、第１図及び第２図を参照し
て説明する。第１図は本発明の一実施例の実施シ
ステムの説明図、第２図は同実施例の動作タイミ
ング・チヤートである。

(A) 実施システムの構成第１図において、３１はタグ・アドレス・レ
ジスタ（TAR）で、バツフア・メモリにアク
セスするアドレスがセツトされる。３２はタグ
（TAG）部で、図ではTAG・WAY₀３２０及
びTAG・WAY₁３２１の2WAYが示されてい
るが、一般には複数WAYからなる。３３は比
較部で、比較的３３０及び３３１を有し、それ
ぞれTAG・WAY₀３２０及びTAG・WAY₁３
２１から読み出されたアドレスとTAR３１の
上位アドレスと比較する。一般には、TAG・
WAY数に対応して複数個設けられる。３４は
ヒツト・ウエイ・レジスタ（HWR）で、ヒツ
トしたウエイに対する情報がセツトされる。３
５はアクセツシング・ウエイ・レジスタ
（AWR）で、バツフア・メモリ（BM）の
WAY数に応じたビツト幅を持ち、使用中の
WAYを指示する。３６は比較器で、HWR３
４とAWR３５の内容を比較し、ビツトした
WAYが先行アクセスにより使用中（アクセス
中）か否かを判別する。３７はバツフア・メモ
リを構成するバツフア・メモリ・ウエイ
（BM・WAY₀）でTAG・WAY₀３２０でヒツ
トしたアドレスのデータが格納される。３８は
バツフア・メモリ・レジスタ（BAR⁰）で、
BM・WAY３７をアクセスするアドレスがセ
ツトされる。３９はリード・データ・レジスタ
（RDR₀）で、BM・WAY₀３７から読み出され
たデータがセツトされる。４０はバツフア・メ
モリ・ウエイ（BM・WAY₁）で、TAG・
WAY₁３２１に格納されたアドレスに対応す
るデータが格納される。一般には、TAG・
WAY数に対応して前述のBM・WAY₀３７と
ともに複数個設けられ、複数WAYの連想レベ
ルからなるように構成される。４１はバツフ
ア・アドレス・レジスタ（BAR₁）で、BM・
WAY₁４０をアクセスするアドレスがセツト
される。４２はリードデータ・レジスタ
（RDR₁）で、BM・WAY₁４０から読み出され
たデータがセツトされる。４３はセレクト回路
で、比較器３６及びAWR３５からの入力に基
づいて、アドレスをセツトするBARをセレク
トする。４４はセレクト回路、４５及び４６は
AND回路である。

(B) 実施例の動作次に第１図の動作を第２図のタイミング・チ
ヤートを参照して説明する。第２図の横軸は時
間軸で、第４図と同様に、マシン・サイクル・
タイムＴを単位にとつている。以下、種々のケ
ースに分け、バツフア・メモリが図示の
2WAYの場合を例にとつて動作説明する。

(A) 使用中のBM・WAYがないときこの場合は、AWR３５内の全ビツトはオ
フになつている。セレクト回路４３は、
AWR３５の内容から、アクセス中のBM・
WAYがないことを判断して、AND回路４
５及び４６を開き、アドレスがBAR₀３８及
びBAR₁４１にセツトされるようにする。

(A‐1)時間T₁において、バツフア・メモリを
アクセスするアドレスが、TAR３１にセ
ツトされるとともに、AND回路４５及び
４６を経由してBAR₀３８及びBAR₁４１
にもアドレスをセツトする（第２図）。

(A‐2)TAR３１の下位ビツトにより、TAG・
WAY₀３２０及びTAG・WAY₁３２１が
同時にアクセスされ、またBM・WAY₀３
７及びBM・WAY₁４０も同時にアクセス
される（第２図）。

(A‐3)TAG・WAY₀３２０，TAG・WAY₁３
２１からは下位ビツトに対応するアドレス
の上位ツトが読み出される（第２図）。

(A‐4)比較器３３０，３３１は、それぞれ
TAG・WAY₀３２０，TAG・WAY₁３２
１から読み出された上位ツトとTAR３１
のアドレスの上位ツトを比較し、両者が一
致したときはHWR３４にヒツトした
WAYの情報をセツトする。いま、BM・
WAY₁にヒツトしたとする（第２図）。

(A‐5)比較器３６は、HWR３４及びAWR３
５の内容を比較し、ヒツトしたBM・
WAY₀３２０が使用中であるか否かを判
断する。使用中のWAYはないので、比較
器３６はヒツトしたWAY₀は使用中でな
いと判断してHWR３４にあるヒツトした
WAY₀の情報をセレクト回路４３に送り、
さらに、AWR３５をイネーブルにする。

(A‐6)AWR３５は、比較器３６によりイネー
ブルにされると、HWR３４の内容に基づ
いて、TAG・WAY₀３２０に対応するツ
トをオンにする（第２図₅）。このオン・
ビツトは、BM・WAY₀３７に対するアク
セスが終了するまで保持される。

(A‐7)セレクト回路４３は、比較器４３及び
AWR３５からの入力に基づいて、ヒツト
したWAYすなわちBM・WAY₀３７のア
クセス動作のみを継続させ、その他の
WAYすなわちBM・WAY₁４０のアクセ
スを中断させる（第２図，）。

BM・WAY₀３７に対するアクセスは、
T₁〜T₃の2T時間内で行われ（第２図）。

(A‐8)BM・WAY₀３７から読み出されたデー
タは、時間T₃においてRDR₀３９に読み出
され（第２図）、セレクト回路４４を経
由して図示しないCPUに転送される。こ
の時点で、AWR３５にセツトされた
WAY₀に対応するビツトは、オンからオ
フにリセツトされる。このリセツト動作
は、例えばRDR₀３９へのデータセツト終
了信号を利用して行うことができる（図示
せず）。

(B) 使用中のBM・WAYがあるが他のWAY
にヒツトしたときいま、BM・WAY₀がアクセス中で使用さ
れているとする。このケースは、前述(A)の動
作に引き続いて、時間T₂において次のアド
レスに対するアクセス動作が行われるケース
に当たる。また、アクセスするアドレスは、
BM・WAY₁であるとする。

この場合は、BS・WAY₀３７がアクセス
中であるので、AWR３５のWAY₀に対応す
るビツトはオンになつている。セレクト回路
４３は、AWR３５の内容に基づき、AND
回路４３は、AWR３５の内容に基づき、
AND回路４５のみ閉じ、他のAND回路すな
わちAND回路４６を開く。

(B‐1)時間T₂において、バツフア・メモリを
アクセスする次のアドレスが、TRA３１
にセツトされるとともに、AND回路４６
を経由してBAR₁４１にもアドレスをセツ
トする。AND回路４５が閉じているので、
BAR₀３８にはアドレスはセツトされず、
前述の(A)で説明した先行BM・WAY₀３７
に対するアクセスが継続される（第２図
，）。

(B‐2)TAR３１の下位ビツトにより、TAG・
WAY₀３２０及びTAG・WAY₁３２１が
同時にアクセスされ、またBM・WAY₁４
０も同時にアクセスされる（第２図）。

(B‐3)TAG・WAY₀３２０とTAG・WAY₁３
２１からTAR３１の下位ビツトに対応す
るアドレスの上位ビツトが読み出される
（第２図）。

(B‐4)比較器３３０，３３１は、それぞれ
TAG・WAY₀３２０とTAG・WAY₁３２
１から読み出された上位ビツトとTAR３
１のアドレスの上位ビツトを比較し、両者
が一致したときはHWR３４にヒツトした
WAYの情報をセツトする（第２図）。
今回は、WAY₁にヒツトした情報がセツ
トされる。

(B‐5)比較器３６は、HWR３４及びAWR３
５の内容を比較し、ヒツトされたBM・
WAY₁３２１が使用中であるか否かを判
断する。WAY₀に対応するツトのみオン
であるので、比較器３６はヒツトした
WAY₁は使用中でないと判断して、HWR
３４にあるヒツトしたWAY₁の情報をセ
レクト回路４３に送り、さらに、AWR３
５をイネーブルにする。

(B‐6)AWR３５は、比較器３６によつてイネ
ーブルにされると、HWR３４の内容に基
づいて、TAG・WAY₁３２１に対応する
ツトをオンにする（第２図）。このオ
ン・ビツトは、アドレスのBM・WAY₁４
０に対するアクセスが終了するまで保持さ
れる。

(B‐7)セレクト回路４３は、比較器４３及び
AWR３５からの入力に基づいて、ヒツト
したWAYすなわちBM・WAY₁４０及び
先行アクセスにより現在使用中のWAYす
なわちBM・WAY₀３７のアクセス動作を
中断させない（第２図，）。なお、
BM・WAY₀３７は、T₁〜T₃間のみ使用
中である。また、BM・WAY₁４０に対す
るアクセスは、T₂〜T₄の2T時間内で行わ
れる。

(B‐9)BM・WAY₁４０に対してアクセスされ
たアドレスのデータは、時間T₄において
RDR₁４２に読み出され（第２図）、セ
レクト回路４４を経由して図示しない
CPUに転送される。この時点で、AWR３
５にセツトされたWAY₁に対応するビツ
トは、オンからオフにリセツトされる。

以下、同様にして、時間T₆，T₇…とＴ
時間毎に、アクセスされたBM・WAYの
データが順次読み出される。

このようにすると、第２図及び第４図を対比す
れば明らかなように、従来のバツフア・メモリ・
アクセス方式では、TAGのアドレス読み出しよ
りバツフア・メモリのアクセスが終了するまでに
3T時間を要していたのに対し、本発明によれば、
これを2T時間に短縮することができる。

(C) ヒツトしたWAYが先行アクセスにより使
用中のときこの場合は、比較器３６は一致信号を出
す。従つて、各BAR及びBM・WAYは、そ
れまでのアクセス動作を継続する。そして、
いずれかのWAYのアクセスが終了するまで
ヒツトしたBM・WAYに対するアクセスは
待たされる。

１つのWAYのアクセスが終了すると、
AWR３５における当該WAYのビツトはオ
ンからオフにリセツトされる。比較器３６
は、HWR３４の内容とリセツトの行われた
AWR３５の内容を比較し、ヒツトした
WAYが使用中であるか否か再判別する。も
し使用中でなくなればヒツトしたWAYにつ
いて前述の(B)のアクセス動作が行われる。も
し使用中であれば、当該ヒツトしたWAYに
ついて先行するアドレスのアクセスが終了す
るまで待たされることになる。

この(C)の場合のアクセス動作は、全WAY
が使用中の場合にも当てはまるものである。

なお、アクセスしたアドレスがいずれの
WAYにも存在しない場合には、さらに一階
層上位のメモリ、例えば主記憶がアクセスさ
れる。この主記憶に対するアクセスの仕方は
公知であるので詳細な説明は省略する。

以上、2WAYの連想レベルからなるバツフ
ア・メモリを例にとつて説明したが、本発明は、
これに限定されるものではなく、一般に複数
WAYで構成されたバツフア・メモリのアクセス
を行うことができるものである。

〔発明の効果〕

以上説明したように、本発明によれば次の諸効
果が得られる。

(1) タグ部とバツフア・メモリ・ウエイ（データ
部）を同時にアクセスする際に、常にタグ部を
参照して、使用中のバツフア・メモリ・ウエイ
に対する配慮がなされ、ミスヒツトが判明した
場合はアクセスを中止するようにしたので、書
込み時のミスヒツトで書込みが実行されるのを
抑止して、バツフア・メモリ・ウエイ中の他ア
ドレスのデータが破壊されるのを防止すること
ができる。

(2) 書込み時にミスヒツトしても、他の有効デー
タは保持されるので、ヒツト率が低下すること
を防止すことができる。

(3) 特定のデータ・ウエイ領域に限定されず、バ
ツフア・メモリ・ウエイの全領域にわたつてア
クセスを高速化することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の実施システムの説
明図、第２図は同実施例の動作を説明するタイミ
ングチヤート、第３図は従来のバツフア・メモ
リ・アクセス方式の説明図、第４図は第３図の動
作を説明するタイミングチヤートである。図中、１１と３１はタグ・アドレス・レジスタ
（TAR）、１２と３２は（TAG）部、１３と３３
は比較部（Ｃ）、１４と３４はヒツト・ウエイ・
レジスタ（HWR）、１５はセレクト回路
（SEL）、１６と３７はバツフア・メモリ・ウエイ
_０（BM・WAY₀）、１７と３８はバツフア・アド
レス・レジスタ₀（BAR₀）、１８と３９はリー
ド・データ・レジスタ₀（RDR₀）、１９と４０は
バツフア・メモリ・ウエイ₁（BM・WAY₁）、２
０と４１はバツフア・アドレス・レジスタ₁
（BAR₁）、２１と４２はリード・データ・レジス
タ₁（RDR₁）、２２と４４はセレクト回路
（SEL）、３５はアクセツシング・ウエイ・レジス
タ（AWR）、３６は比較器（Ｃ）、４３はセレク
ト回路（SEL）、４５と４６はAND回路をそれぞ
れ示す。

Claims

【特許請求の範囲】１並列アクセス可能な複数ウエイからなるバツ
フア・メモリ・アクセス方式において、アクセスされるデータが格納されている複数ウ
エイ構成の複数バツフア・メモリ・ウエイ３７，
４０と、アクセスされるアドレスのデータが前記複数バ
ツフア・メモリ・ウエイのどのバツフア・メモ
リ・ウエイに格納されているかどうかの情報を記
憶しており、かつ、前記バツフア・メモリ・ウエ
イよりアクセス速度が速い１乃至複数構成のタグ
部３２とを有し、アクセス開始時、タグ部３２の各タグ・ウエイ
及び先行アクセスにより使用中でない全バツフ
ア・メモリ・ウエイへ同時にアクセスを開始し、タグ部３２のアクセスでどのバツフア・メモ
リ・ウエイにアクセスすべきデータが格納されて
いるか判明した後に、前記データが格納されているバツフア・メモ
リ・ウエイへのアクセスを続行するとともに、当
該バツフア・メモリ・ウエイと同時にアクセスを
開始した他のバツフア・メモリ・ウエイへのアク
セスを中止する、ことを特徴とするバツフア・メモリ・アクセス方
式。２前記格納されているバツフア・メモリ・ウエ
イが先行アクセスにより使用中である場合は、後
行のアクセスを一旦中断し、その終了を待つて再
アクセスをするものであることを特徴とする特許
請求の範囲第１項記載のバツフア・メモリ・アク
セス方式。