JPS6391757A - メモリアクセス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリアクセス装置、特に複数のデータ処理装
置により同時にメモリにアクセスする為のメモリ制御装
置に関する。

〔従来の技術及び発明が解決しようとする問題点〕典型
的なデジタルオシロスコープはデジタイザを含み、入力
波形をサンプリングし、各サンプルをデジタル波形デー
タに変換し、波形ランダムアクセスメモリ（ＲＡＭ　）
にこれを記憶（蓄積）する。

その後の所望時に波形ＲＡＭから波形データを読出して
表示コントローラに送り、オシロスコープのスクリーン
上に波形としてデータを表示する。デジタルオシロスコ
ープの内には複数のマイクロブーロセツサ（ＭＰＵ）を
含み、このＭＰＵも種々の目的の為に波形ＲＡＭにアク
セスする。例えば、ＭＰＵをプログラムして２つの波形
データを読出して両波形データを加算して第３の波形デ
ータシーケンスを得て、これを波形ＲＡＭに記憶する。

この第３の波形データシーケンスは波形ＲＡＭから表示
コントロ−ラヘ送りスクリーン上に「処理」波形として
両波形の和を表わす処理波形を表示してもよい。

斯るオシロスコープ装置では、デジタイザ、表示コント
ローラ及びＭＰＵのすべてが同じ波形ＲＡＭにアクセス
するので、オシロスコープ表示の入力波形変化に対する
応答速度は波形ＲＡＭにアクセスする競合状態に依存す
る。従って、複数のデータ処理デバイスによりＲＡＭに
アクセスする競合を低減することが必要不可欠である。

従って、本発明の目的は複数のデータ処理デバイスが同
時にＲＡＭにアクセス可能な新規且つ改良した装置を提
供することである。

〔発明の概要〕

本発明のメモリアクセス装置によると、複数のデータ処
理デバイスにより同時にＲＡＭにアクセスするに際し、
ＲＡＭを１組の独立してアクセス可能なメモリバンクに
構成し、各バンクにデータ、アドレス及び制御線を設け
、各バンクがＲＡＭの別のアドレス空間を生じるように
する。インターフェース（Ｉ／Ｆ）ポートは各データ処
理デバイスに対応させ、メモリバンクへのアクセス用ア
ドレスを行わせ、対応するデータ処理デバイスでどのバ
ンクにアドレスするかを示すメモリアクセス要求信号を
発生する。各メモリバンクに関連するデータ及びアドレ
スのマルチプレクサ（ＭＵＸ）はＩ／Ｆボートの任意の
１つからのデータ及びアドレス線を関連するメモリバン
クのアドレス及び制御線に選択的に接続する。各メモリ
バンクの別個のメモリバンク制御回路は、関連バンクの
アドレス及びデータＭＵＸのスイッチング状態を制御す
ることにより発生する要求信号に応じてメモリバンクへ
のアクセスを調停する。この構成により、別のデータ処
理デバイスが同時に夫々異なるメモリバンクにアクセス
できる。

本発明の好適実施例に依ると、ＲＡＭは２個のメモリバ
ンクに組織する。「奇数」バンクはＲＡＭの奇数アドレ
ス全体を含み、「偶数」バンクはＲＡＭの偶数アドレス
全体を含んでいる。ここで、アドレスの奇数、偶数はア
クセスされるメモリ位置のアドレスのＬＳＢ　（最下位
ビット）の状態で決める。

２個の処理デバイスが大々メモリアドレスの隣接シーケ
ンスにデータシーケンスを読み書きしようとすると、調
停器が交互にバンクへのアクセスを制御して、１メモリ
アクセスサイクル中に、第１処理デバイスが奇数バンク
にアクセスし、第２処理デバイスが偶数バンクにアクセ
スするようにする。

次のメモリアクセスサイクル中には、第１デバイスは偶
数バンクにアクセスし、第２デバイスは奇数バンクにア
クセスする。よって、各処理デバイスは他の処理デバイ
スがメモリに読み書きするデータシーケンスの速度に実
質的に妨害されることなく順次のメモリアドレスにデー
タシーケンスを読み書きできる。両者の違いは単に読み
書きが奇偶の順序か偶奇の順序かにすぎない。ＲＡＭを
２以上の独立にアクセス可能なバンクに分割することに
より、処理デバイスがＲＡＭへのアクセス競合を生じる
ことによる待ち時間を大幅に低減できる。

〔実施例〕

第１図は本発明のメモリアクセス装置が適用できるＭＰ
Ｕ内蔵デジタルオシロスコープ（ｌｌの）Ｇ１２２図で
ある。このデジタルオシロスコープα■Ｈ，ｆジタイザ
住ｚを含み、被測定素子、即ちＤＵＴ　ｕυからのアナ
ログ波形をサンプリング及びデジタイズし、デジタイズ
したアナログ波形のデータシーケンスをメモリ管理ユニ
ツ）　（ＮｆＭＵ　）　（１４）に送る。この人＝ＦＭ
ＵＩは波形データシーケンスを波形ＲＡＭ　ｔｌｅに蓄
積し、その後波形ＲＡＭＱ＆）に蓄積した波形データを
表示コントローラＱ８）に送る。表示コントローラｑ阻
１人力波形データを表示制御データに変換して表示ＲＡ
Ｍ（１９に蓄積し、且つ蓄積した表示制御データをＣＲ
Ｔ■上に波形としてデータ表示を制御する表示ドライバ
■へ定期的に送る。

ＭＰＵ　（マイクロプロセッサ）Ｃ’４）はコンピュー
タバス四を介して接続されたキーボード、制御つまみ等
の如きユーザ入力デバイス（至）を介するユーザからの
命令に基づいてデジタイザ（１’Ｊ　、ＭＭＵ（１４１
及び表示コントローラいと通信する。ＲＡＭＱＪと読出
専用メモリ（ＲＯＭ）１３０）もバス（２９に接続され
ている。ＲＯＭ田はＲＡＭ　０１０を一時データ蓄積装
置として使用するＭＰＵＣ１４１ んでいる。

デジタイザαａはＤＵＴ　ｃＬυの作る最高１４０波形
を同時にサンプリングしてサンプルのデータシーケンス
をλＩＭＵｕ４１へ送り、波形ＲＡＭｕｅＯ別の組の隣
接アドレスにデータシーケンスを蓄積する。波形ＲＡＭ
ｕｔ１９は前にデジタルズした数１００の波形のサンプ
ルデータな蓄積可能な十分大容量（例えば５００にバイ
ト）である。オシロスコープ（ＩＣは例えば最高８つの
異なる波形を波形ＲＡＭＨから選択して同時に表示でき
る。

ＭＰＵＣ２Ｕ）は制御データを■ＩＵ圓へ送り、デジタ
イザ（ｌａからの入力波形データシーケンスを波形ＲＡ
ＭｕＱのどこに蓄積し、波形ＲＡＭ　ｕ−のどの波形デ
ータシーケンスを表示コントローラ賭に送り、また波形
データをいつ表示コントローラに送りスクリーンＣ）２
１上の波形表示を更新するかを決める。またＭＰＵ（至
）はｂ［ＭＵ　ｕ４１を介して図形及びテキスト文字表
示情報を表示コントローラ賭に与え、≠辱４中井１−＝
は１色妃ね表示コントローラＱ８）が波形情報と一体に
図形及び文字情報をＣＲＴＩ２３上に表示できるよ５に
する。ＭＰＵＣ１４１はｂｉＭＵ　Ｃ４１を介してデジ
タイザα２と通信してデジタイザの動作パラメータを調
整し且つデジタイザに対してそれが作った波形データシ
ーケンスを受取る波形ＲＡＭｌ１ｆ）のアドレスを告知
する。

ＭＰＵＣ２４１は「処理」した波形データシーケンスを
発生し、デジタイザＣＬｚからのデータシーケンスがデ
ジタイザα２への真の波形入力を表わすと同様にシミュ
レートした波形を表わす。ＭＰＵＣ２４１は処理波形デ
ータシーケンスの各データの値を、ユーザ入力デバイス
（至）でユーザが指定する数式に従って各データの値を
計算する６、この数式は波形ＲＡＭ　ｕ６）内に蓄積さ
れた選択されたデジタイズ又は処理波形データ値を独立
変数として用いること、制御つまみ又は他の入力デバイ
ス四によりセットした値を有する整数又は浮動小数点定
数を用いること、また、　ＲＯＭ艶内に蓄積する機能ラ
イブラリを用いることができる。このライブラリには加
減乗除、平方根１乗数、三角関数等を含んでもよい。Ｍ
ＰＵＣ２４１は同時に最高８つの処理波形のデータシー
ケンスを作り、各々別のユーザ定義の数式で計算しても
よい。このデータシーケンスはインターリーブ状ニＭＭ
Ｕ　（１４１Ｋ送られる。ＭＭＵ（１４１ハシ−）ｙ　
ンスをＲＡＭ叫に蓄積し、後で表示コントローラ（１段
へ送ってＣＲＴｔ２２１上に波形として表示する。

第１図のデジタルオシロスコープ装置（１０１につき前
述した事項から明らかな如く、デジタイザＣｔＺ。

表示コントローラＱ８）及びＭＰＵ２４）はいずれも波
形ＲＡＭｕｅｊへのアクセスが競合する。例えば、同時
にデジタイザ（１ｚがデジタイズした波形データを波形
ＲＡＭｕ６）に送って蓄積すると共に、ＭＰＵ３（１）
が処理した波形データを同じＲＡＭに蓄積し、しかも表
示コントローラα印がこのＲＡＭｌ１６１からデータを
読出したい場合がある。このようなメモリアクセスの競
合要求は、オシロスコープの実時間動作、即ち波形デー
タの迅速な発生、蓄積及び表示能力を制限する。ｋＢｉ
ｔＪｕ４１はデジタイザ（Ｉカ、表示コントローラＵ及
びＭＰＵＵ、υからの競合するメモリアクセスの調停用
に設けられている。更に、ＲＡＭｔ１６）とｈＢｉＵ　
（１４１はこれらデバイスのうちの２つにより、単一メ
モリアクセスサイクル中に同時に波形ＲＡＭｔ＋６１に
アクセス可能とし、これによりオシロスコープの実時間
動作を改善する。

波形ＲＡＭ　ｕｔｉｌはデータを波形ＲＡＭｕ６）のメ
モリアドレス空間の奇数アドレスに蓄積する奇数バンク
（１６ａ）とデータをメモリアドレス空間の偶数メモリ
アドレスに蓄積する偶数バンク（１６ｂ）とに編成する
。メモリアドレスのＬＳＢの状態（論理１又は０）がア
ドレスの奇又は偶を決定する。各バンクは独立にアクセ
ス可能であり、各々別のデータ、アドレス及び制御線を
介して？ＶｉＭＵ（１４１と独立して通信する。データ
処理デバイス〔デジタイザ（１３，表示コントローラ賭
又はＭＰＵＣ２Ｕ　）　カデータワードシーケンスをメ
モリアドレスの連続シニケンスに読み書きするには、バ
ンク（ｉ６ａ）と（１６ｂ）とを交互にアクセスする。

例えば、第１のデータワードシーケンスを奇数メモリバ
ンク（１６ａ）の奇数アドレスに書込み、第２のデータ
ワードを偶数メモリバンク（１６ｂ）の次に高い（偶数
）アドレスに書込み、第３のデータワードシーケンスを
奇数バ：ｙ　り（１６ａ）の次に高いアドレスに書込み
、以下同様に順次書込を行う。２つのデータ処理デバイ
スが同時に波形ＲＡＭ　（ＩＱにデータ書込みを行おう
とすると、ＭＭＵ（１４１は偶及び奇バンクへのアクセ
スを制御し、１メモリアクセスサイクル中に第１データ
処理デバイスが奇数バンク（１６ａ）に書込み、一方第
２データ処理デバイスが偶数バンク（１６ｂ）に書込み
、次のメモリアクセスサイクル中には第１データ処理デ
バイスが偶数バンクに第２データ処理デバイスが奇数バ
ンクに書込を行う。この構成では、各データ処理装置は
データシーケンスを他のデバイスがデータシーケンスを
メモリに書込む（又はデータシーケンスを読出す）速度
を実質的に妨害することなくメモリ四にデータシーケン
スの書込（又は読出）が可能である。

２つのデータ処理デバイスが同時に波形ＲＡＭ　四の連
続したメモリ位置でなくランダムアドレスにアクセスし
ようとする場合には、特定メモリアクセスサイクル中に
アクセスしたいメモリ位置が他のバンクにある確率は約
５０％であり、その結果平均して各データ処理デバイス
は１つのデータ処理デバイスがある時点で波形ＲＡＭ　
（［にアクセスできるよりも頻繁に波形ＲＡＭ　ｕｅに
アクセス可能である。

よって、ＲＡＭを独立してアクセス可能な２以上のバン
クに分割することにより、ＲＡＭへのアクセスを競合す
る処理デバイスの待ち時間を相当低減できる。より多く
のバンクを設ければ、平均待ち時間も一層低減できる。

本発明の一実施例に依ると、各バンク（１６ａ）　−（
１６ｂ）は２５６にの１６ビツト語を蓄積できる。次に
、第２図を参照して第１図の波形ＲＡＭ　ｕｅの奇数バ
ンク（１６ａ）の詳細ブロック図を示す。［波形ＲＡＭ
　ｄ６）の偶数バンク（１６ｂ）は奇数バンク（１６ａ
）と実質的に同じ構成であるので、ここで詳述すること
は避ける。〕奇数バンク（１６ａ）は４対の６４ＫＸ　
４ビットＤＲＡＭチップ６２／關、（ロ）／困、μｓ）
／３力及び関／６匂を含んでいる。８ビツトのアドレス
（ＡＤＤＲ）パスａＳと１６ビツトのデータ（ＤＡＴＡ
）バス（１７）中の８ビツトが各ＤＲＡＭ対のアドレス
及びデータ端子に接続ないし印加される。行アドレスス
トローブ（ＲＡＳ）の反転信号ＲＡＳ（＊記号は能動低
信号を示す）と第１図のＢ＆ＩＵ（１４１からの反転書
込ストローブ信号ＷＲＩＴＥ＊とが各ＤＲＡＭの書込制
御及びＲＡＳ入力に印加される。列アドレスストローブ
（ＣＡＳ）信号ＨＨＣＡＳ＊はＤＲＡＭ対１３力／Ｑの
ＣＡＳ入力を制御し、また他の反転ＣＡＳ信号ＨＬＣＡ
Ｓ＊、ＬＨＣＡＳ＊及びＬＬＣＡＳ＊は夫々ＤＲＡＭ対
倶１０５、（１）／Ｃη及び關／田のＣＡＳ入力を制御
する。

任意Ｄ　ＲＡＭ対に接続されたデータバス（１７）の８
本の線に８ビツトワードをのせ、ＷＲＩＴＥ＊信号を読
出又は書込動作にセットし、アドレスバス（１５）にア
ドレスの最初の８ビツトをのせ、ＲＡＳ信号をアサート
し、選択したアドレスの第２の８ビツトをアドレスバス
にのせ、次に適当なＣＡＳ信号をアサートすることによ
り８ビツトのデータワードをＤ　ＲＡＭ対の選択したア
ドレスに単一メモリ書込（又は読出）動作で書込（又は
読出）ができる。

１６ビツトのデータワードは２つのＤＲＡＭ対の選択し
た任意アドレスに書込（読出）できる。この場合は上述
動作と同様であるが、違いは８ビツトの代りに１６ビツ
トのデータワードとしＤ　ＲＡＭ対とＣＡＳ信号が２対
のＤＲＡＭを同時にアサートする点である。

再度第１図を参照するに、ＭＰＵＧ４）はＲＡＭ　（１
■に８又は１６ビツトのデータワードの読み書きができ
る。

ＭＰｔ１４１が波形ＲＡＭ　（１１１Ｇの特定の８ビツ
ト位置にアクセスできる為には、ＭＰＵＣ２４）はＭＭ
Ｕｆ１４）に対して少くとも（１１のアドレスビットを
与えなければならない。

１つのアドレスビットは奇偶いずれのバンクにアクセス
するかを選択し、別の２ビツトはＤＲＡＭのどの対にア
クセスするか（即ち４つのＣＡＳ信号のうちどれをアサ
ートするか）を示し、更に別の８ビツトはアクセスされ
る選択されたＤ　ＲＡＭ蓄積位置の行アドレスを決め、
最後の８ビツトはそのＤＲＡＭ蓄積位置の列アドレスを
決める。デジタイザα２と表示コントローラ（田とは１
６ビツトワードを用いてＲＡＭにアクセスするので、１
８アドレスビツトが必要である。即ち、２対のＣＡＳ線
（ＨＨＣＡＳ＊とＨＬＣＡ５又はＬＨＣＡＳ　とＬＬＣ
ＡＳ　　）のいずれをストローブするかを決定する為の
１ビツトを必要とするのみである為である。

次に第３図を参照して、第１図のＭｂＩＵ　［１４）を
奇数バンク（１６ａ）、偶数バ７り（１６ｂ）、デジタ
イザａ３゜表示コントローラａつ及びＭＰＵＧ４１と相
互接続する制御、データ及びアドレス線を詳細に示す。

デジタイザ（１ａはデータとアドレスをλＷＵ　（１４
）へ共通の１６ビツトのデータ／アドレスバスな介して
送る。デジタイザα２が１６ビツトのデータワードをメ
モリバンクの１つに蓄積する為にＭＭＵ（１４１に送る
準備完了（ＲＥＡＤＹ　）のとき、それは要求信号（Ｒ
ＥＱ）をＭＭＵα滲へ送る。ＭＭＵ　（１４１がデジタ
イザα力からのアドレスを受ける準備完了の場合には、
それはデジタイザα２に５ＥＮＤ　ＡＤＤＲ信号を送り
、デジタイザ側がアドレスをアドレス／データバスにの
せさせる。

５ＥＮＤ　ＡＤＤＲ信号の後縁で、ＭＭＵａ４Ｉハアト
レスヲ内部レジスタに蓄積し、確認信号（ＤＡＴＡ　Ａ
ＣＫ）をデジタイザ（１ｚに送る。ＤＡＴＡ　ＡＣＫ信
号を受けると、デジタイザα２は１６ビツトのデータワ
ードなバスにのせる。ＤＡＴＡ　ＡＣＫ信号の後縁でＭ
ＭＵ（１４）はデータを別の内部レジスタに蓄積する。

この時点で、デジタイザαつは別のデータワードを送り
たければ別のデータ転送要求をする。

デジタイザ（１２はＭＭＵ　Ｃ１，１１へのデータ転送
に１６ビツトのアドレスを与えるのみであるが、データ
の蓄積を行うメモリ（ＩＱ内の位置を示すには１８のア
ドレスビットが必要である。付加アドレスビットは波形
ＲＡＭ　ｕＥ９へアクセスする前にＭＭＵ（１４１が与
える。デジタイザα２は波形ＲＡＭ　ｕｌｌＧの１４の
予定領域のいずれかにデータを書込み、デジタイザが与
える１６のアドレスビットはデータワードが蓄積される
特定の予定メモリ領域内の特定アドレスを決定するのに
使用する。データを受けるメモリ領域は１６ビツトのア
ドレスでデジタイザα２によりＭＭＵ（１４１に与えら
れた４ビツトのＴＡＧデータにより示される。メモリ内
の特定領域は後述する方法でＭＰＵ圓によりＭＭＵ（１
４）に与えられるデータにより予め決まる。

ＭＭＵ　（１４１がデジタイザＱ２１へ送る制御データ
を有し、且つデジタイザが現在ｈｉＭＵにデータ転送を
要求していなければ、ＭＰＵ０４１はデータをデータ／
アドレスバスにのせデジタイザへ５ＥＮＴ信号をアサー
トし、デジタイザ０ｚにバス上のデータを読ませる。

表示コントローラ賭はＭＭＵ　（１４１を介して波形Ｒ
ＡＭｕｅに蓄積された波形、図形データ及びメツセージ
を取込む。ＭＰＵ（２４１からの命令に応じて、表示コ
ントローラα引ま書込データをＷＪ（１４１を介して波
形ＲＡＭ　１ｉＥＱ内に書込み、後でＭＰＵ（２４１が
アクセスできるようにする。この機能は例えば「スクリ
ーンダンプ」実行時に特に有用である。即ちＭＰＵｃ！
４１が第１図の表示ＲＡＭα］の現在の内容を波形ＲＡ
Ｍに蓄積するよう要求して後でＭＰＵＣ２４１が表示デ
ータを取込み第１図のバス（ハ）に接続しているプリン
タにスクリーン表示を印刷させる。

第３図の波形ＲＡＭ　ｕｌｊと表示コントローラ賭との
間のデータの流れとタイミング及びデータを蓄積する正
しいメモリアドレスの生成はＭＰＵＣ２４１が与える情
報に基づいてＭＭＵ圓が制御する。表示コントローラ賭
がＲＡＭＩＪ６１に蓄積された波形、図形又はメツセー
ジデータな受けられるときは、ＡＶＡＩＬ信号をＭＭＵ
　ｔ１４Ｊに送る。従って、ＭＭＵ　（１４１が表示コ
ントローラ賭に１６ビツトのデータワードを送る準備完
了の際は、ＲＡＭ内のデータを表示コントローラ賭への
データバスにのせ、５ＥＮＴ信号を表示コントローラに
送り、表示コントローラα＆にバスのデータを読ませる
。表示コントローラ（１〜がデータをＮ■Ｕ（１４１に
送り波形ＲＡＭに蓄積したい場合には、データをデータ
バスにのせ、ＭＭＵ（１４１に要求信号（ＲＥＱ　’）
を送る。ＭＭＵ（１４１がその後ＲＡＭ（１Ｇの所定メ
モリアドレスにデータを蓄積すると、表示コントローラ
ｏ汚にＡＣＫ信号をア・サートしてそのデータの受取り
を示す。

本発明の好適実施例では、ＭＰＵ０４１はインテル製８
０８２６　ｍであり、１６ビツトのデータバス、２３ビ
ツトのアドレスバス及び多数の制御及び割り込み線を介
Ｌ　テＭＭＵ　（１４１ト通信する。ＭＰＵ　Ｃ’４１
　トＭＮＵ　（１４１間１’）通信はＭＰＵＣｌ！、０
が与えるＣＬＯＣＫ信号に同期する。

ＭＰＵｃ！４１が波形ＲＡＭ　ｕＱにデータの書込みを
希望する場合には、それはメモリアドレスをアドレスバ
スにのせ、データをＭＭＵ（１４１へのデータバスにの
せ、ＭＭＵＨヘノＳｏ　ｍＩＪ御線ヲｙｆ　−トＬ　テ
ＭＭＵ（ｔ４１ＫＭＰＵｃ！４）からのアドレス及びデ
ータを読ませ且っＭＰＵＨへの５ＲＤＹ腺をデアサート
する。その後ＭＭＵ（１４）がデータを波形ＲＡＭμＧ
に蓄積すると、それはＭＰＵＱ、υへの５ＲＤＹ線をア
サートする。

ＭＰＵＣ２４）が波形ＲＡＭ　（１６１からデータな九
トムしたい場合には、そのデータのアドレスをアドレス
バスにのせてｋＢｉＵ　Ｑ勾に８１　制御線をアサート
する。これはｈｉＭＵｕ４１に５ＲＤＹ線のデアサート
を行わせ、アドレスしたデータを波形ＲＡＭ　ａυから
取込ませ、取込みデータをＭＰＵ０４）へのデータバス
にのせてＳ　ＲＤＹ線を再度アサートする、Ｓ　ＲＤＹ
線が再アサートされると、　ＭＰＵＣ２４）はデータバ
ス上のデータを読む。

メモリの読み書き中にＭＰＵＣ２４１は８又は１６ビツ
トデータワードを用いて波形ＲＡＭ　ｎＥＱにアクセス
できる。

それが８ビツトのデータワードのみを用いる場合にはＭ
ＰＵ（２４）はＭｉＭＵ［）へのバイト高イネーブル（
ＢＨＥ＊）信号をアサートする。

またＭＰＵ１．！４）はｈｌＭＵ　＋１４１内の種々の
アドレス可能なレジスタにデータを書込む。詳細は後述
する如く、これらレジスタに蓄積したデータはデジタイ
ザ０３及び表示コントローラ賭が波形、図形又は表示デ
ータを波形ＲＡＭ　［５及び表示コントローラ賭間で転
送中及び波形ＲＡＭ（ｎＥＱからデジタイザｃＬｚへ指
冷データの転送中に波形ＲＡＭ　ｔ１６１ヘアクセスす
る。ＭＰＵＣ２４）はデータをデータバスに、レジスタ
アドレスをアドレスバスにのせ、次に１１．ｉ／ＩＯ信
号をデアサートし、ＳＯ倍信号アサートすることにより
データをこれらレジスタに書く。Ｍン’ＩＯ信号のデア
サート信号はＭＭＵｔ１４）に対してデータバス上のデ
ータが波形ＲＡＭ　ｎＥＱでなくレジスタに書かれるこ
とを示し、アドレスバス上のアドレスはレジスタがデー
タを受けることを示す。またＭＭＵ　ｕ、１１はＭＰＵ
Ｃｌ！４１への３つの割込み入力（ＩＮＴＩ−３）を制
御する。ＩＮＴ　１はＭＰＵＣｌ！４１に対してデジタ
イザＣ１２１がＭＰＵへ送るへぎメツセージを有するこ
とを示す。ＩＮＴ　２は表示コントローラａ〜又はデジ
タイザＱ３へのデータ転送シーケンスが完了したことを
示す。ＩＮＴ　３は表示コントローラがデータ転送を要
求し【いることを示す。

これら割込みについての詳細は後述する。

次に第４図は第１図及び第３図のＭＭＵ　１４）の詳細
ブロック図であり、３個１組のインターフェース（Ｉ／
Ｆ）ボートと１対のＤＲＡＭコントローラを含んでいる
。デジタイザＩ／Ｆボート（４０は第１図のデジタイザ
０２との通信を行い、ＭＰＵＩ／Ｆボート（４ｚは第１
図のＭＰＵＣ２４１との通信を行い、表示Ｉ／Ｆボー）
　Ｇ１４）は第１図の表示コントローラ賭との通信を行
う。

奇数ＤＲＡＭコントローラ（４Ｇ）は第１図の奇数ＤＲ
ＡＭバンク（１６ａ）へのアクセスを制御し、偶数ＤＲ
ＡＭコントローラ（侶は第１図の偶数Ｄ　ＲＡＭバンク
（１６ｂ）へのアクセスを制御する。

デジタイザ１３がＲＡＭ　ｕＧに波形データワードを書
込む為にＲＥＱ信号を転送すると、デジタイザＩ／Ｆボ
ー）　（４１はデータが蓄積されるべきメモリアドレス
のＬＳＢを見て、そのデータワードを奇偶いずれのＤＲ
ＡＭバンクに蓄積するかを決定する。デジタイザＩ／Ｆ
ボー）　ｔｌＯは２ビツトの「奇数要求」（ＯＲＥＱ）
信号を奇数ＤＲＡＭコントローラに、また２ビツトの「
偶数要・求Ｊ　（ＥＲＥＱ）信号を偶数ＤＲＡＭコント
ローラ（囮に送る。０ＲＥＱ及びＥＲＥＱ信号の２ビツ
トの一方の状態はデジタイザがメモリ続出アクセスを要
求していることを示し、他方のピットはデジタイザがメ
モリ書込アクセスしていることを示す。

ＭＰＵ−かＳＯ倍信号７サートしてメモリ書込動作を始
めると、ＭＰＵ　Ｉ／Ｆボート（４シはＭＰＵが与える
アドレスからデータが奇偶いずれのバンクに蓄積される
かを決め、適当な１ピツ）　ＥＲＥＱ及びＯｎＥＱを偶
奇ＤＲＡＭコントローラ（４６）及び０Ｑに送り、どの
メモリバンクがそのデータを受けるかを示す。またＭＰ
Ｕ　Ｉ／Ｆポート（４ｚは「順次アドレス発生器」（５
ＡＧ）を含み、ＭＰＵからのデータとして与えられたア
ドレスで開始及び終了しＭＰＵ　Ｉ／Ｆボート（４り内
のレジスタに蓄積される。このアドレスシーケンスは、
蓄積されたデータシーケンスをデジタイザに転送すると
き波形ＲＡＭにアドレスするのに使用する。ＳＡＧがア
ドレスを発生する毎に、ＳＡＧアドレスのＬＳＢ　（Ａ
Ｏ）がデジタイザＩ／Ｆボート（４１３に送られ、ＡＯ
かうどのＤＲＡＭパンクにアドレスするかを決め、それ
に応じてＥＲＥＱ及び０ＲＥＱ信号のピットをセットす
る。

ＳＡＧは波形ＲＡＭｕｌＥｌからデータを読出して第１
図の表示コントローラ０ｅに送る際又は表示コントロー
ラ０８１からのデータを波形ＲＡＭに書込む際に波形Ｒ
ＡＭをアドレスする為にも使用される。従って、ＳＡＧ
アドレスのＬＳＢ　ＡＯは表示Ｉ／Ｆボート（４４Ｊに
も与えてＡＯビットから奇偶いずれのバンクにアクセス
するかを決め、２ピツ）　０ＲＥＱ及びＥＲＥＱ信号の
ビット状態をセットして奇及び偶数ＤＲＡＭコントロー
ラ（４６）及びθ騰に送りどのバンクにアドレスされ且
つ読み省きいずれの動作を希望するかを示す。

ＳＡＧアドレスを使用するメモリアクセスの完了を示す
為に、Ｄ　ＲＡＭコントローラは「ワード終了」（ＥＯ
Ｗ）信号を各Ｉ／Ｆボートに送る。

またＭＭＵ　（１４１は各々システムクロック（ＳＹＳ
ＣＬＫ）のサイクル数を計数しＮ個の５ＹＳＣＬＫサイ
クル毎に出力パルスを発生する１対のカウンタ５Ｇ　−
５２を含んでいる。カウンタ霞の出力パルスはフリップ
フロップ（ＦＦ）５４１をセットし、カウンタ５３の出
力パルスは別のＦＦ□□□をセットする。ＦＦ５４１の
Ｑ出力は奇数ＤＲＡＭコントローラ（４６）に０ＲＥＱ
入カとじて印加され、奇数ＤＲＡＭコントローラに奇数
Ｄ　ＲＡＭバンクの波形ＲＡＭ　リフレッシュ動作を行
わせる。

Ｐ］祿に、ＦＦＭのＱ出力は偶数Ｄ　ＲＡＭコントロー
ラにＥＲＥＱ入力として印加され偶数Ｄ　ＲＡ、Ｍコン
トローラに偶数ＤＲＡＭパンクのメモリリフレッシュ動
作を行わせる。Ｄ　ＲＡＭコントローラがリフレッシュ
動作を始めた後、信号を送ってリフレッシュ要求を送っ
たＦＦ６ｂｌをリセットする。

各ＤＲＡＭコントローラθ６）　−（４旧ま１４停回路
を含み、ＦＦ５４１−５Ｇカラノ及びＩ／Ｆ　、ｔ’　
−トｔ４ｉ１、（４つ及ヒ（４，４）カラの０ＲＥＱ及
びＥＲＥＱ信号をモニタして投数アクセス要求を受けた
場合の関連ＤＲＡＭバンクへの読み書き及びリフレッシ
ュアクセスを調Ｓする。メモリバンクアクセスが完了す
る毎に、バンクのＤＲＡＭコントローラがすべての要求
信号の状態をチェックして優先順位を付ける。メそリフ
レッシユ要求に第１優先順位が与えられ、第１図のデジ
タイザＯ３へのメツセージへのアクセス要求に次の優先
順位が与えられ、その他のアクセス要求には交互に最低
優先順位を共有する。デジタイザ及び表示Ｉ／Ｆボート
は各々同じメモリバンクにアクセスを要求し、バンクの
ＤＲＡＭコントローラは各工／Ｆボートに交互にメモリ
アクセスを許す。

各ＤＲＡＭコントローラ（４ｂ７−　Ｇｌｌはデータマ
ルチブレクス（ＭＵＸ　）回路を有し、関連ＤＲＡＭバ
ンクのデータ線にデジタイザＩ／Ｆボー）　（４１（Ｄ
ＩＧ　ＤＡＴＡ）、ＭＰＵ　Ｉ／Ｆ　ホ）　（１１５（
ＭＰＵ　ＤＡＴＡ　）　又ハ表示Ｉ／Ｆ　ｙｆ！−ト（
ロ）（ＤＩＳ　ＤＡＴＡ）からデータバスを接続する。

また各ＤＲＡＭコントローラはアドレスＭｔＪＸ回路を
含みＤ　ＲＡＭバンクの８つのアドレス線をデジタイサ
Ｉ／Ｆボート（４ｕからのデジタイザアドレスバス（Ｄ
ＩＧ　ＡＤＩ）Ｒ）、ＭＰＵＩ／Ｆボート（４りからの
ＭＰＵアドレスバス（ＭＰＵ　ＡＤＤＲ）又はＭＰＵ　
Ｉ／Ｆボート（６）からのＳＡＧアドレスバス（ＳＡＧ
　ＡＤＤＲ）のいずれかに接続する。ＤＲＡＭコントロ
ーラがＩ／Ｆポートにアクセス要求を許すと、それは要
求Ｉ／Ｆポートからの適当なデータ及びアドレス線をＤ
ＲＡＭバンクに接続し、適当なＲＡＳ＊、　ＣＡＳ”及
びＷＲＩ　Ｔ　Ｅ＊倍信号送り要求されたメモリアクセ
スを実現する。

第５図は第４図のＭＰＵＸ／Ｆボート（４シの詳細ブロ
ック図を示す。このＩ／Ｆボート（４ｚはＭＰＵ−から
のＳＯ＊、　ＳＩ＊、　ＢＨＥ＊及び７ＳＶＩＯ＊制御
信号を受けるステートマシン側を含む。このステートマ
シン１ω）は、ＭＰＵ（２４）からのＣＬＯＣＫ信号に
よりクロックされる。

ステートマシン側は、これら制御信号入力からＭＰＵが
メモリ読み古きアクセスを希望することを決定し、各Ｄ
ＲＡＭコントローラへ送られる２ビツトＲＥ　Ａ　Ｄ信
号及びＷＲＩＴＥ信号の状態をセットし、８ビツト又は
１６ビツトのデータワードが読み又は書きのいずれを行
うかを示す。同時に、ステートマシン側はアドレスラッ
チイネーブル信号（ＡＬＥ）を発生し、ラッテ１６Ｚが
ＭＰＵ２４）からのアドレスバス上の２３ビツトアドレ
スの１９ビツトを両ＤＲＡＭコントローラのアドレス線
（ＭＰＵ　ＡＤＤＲ）上にラッチする。また、ＭＰＵか
らのアドレスバス上の２３ビツトアドレスはデコーダ回
路蛭υにも印加して出力ビットＣ８を出力してアドレス
バス上のアドレスが波形ＲＡＭにより与えられるアドレ
ス空間内か否かを示す。このＣ８＊ビツトは別のラッチ
霞でステートマシン（６１Ｊ）からのＡＬＥ信号に応じ
てラッチする。

ＭＰ　Ｕ　ｃ！４１からのアドレスビットＡＯ及びＡ１
８はＤＲＡＭコントローラが４つのＣＡＳ信号の５ちど
れを発生しているかを示し、ビットＡ２−Ａ１７はＤ　
ＲＡＭバンクのメモリ位置にアクセスするのに使用され
る１６ビツトのＤ　ＲＡＭアドレスを与え、ピッ）Ａｌ
は偶奇ＤＲＡＭバンクのいずれにアクセスするか決定す
る。ビット人工はＡＮＤゲート（６８）への入力にすり
、またインバータ（７２を介して別のＡＮＤゲート（７
０に入力する。ラッチ卵の内容Ｌｃｓ＊は別のインバー
タσυで反転されてＡＮＤゲー）Ｑｌ−σＱの他の入力
となる。Ａ１が高レベルでＬＣ８ビットが低のとき、　
ＭＰＵは波形ＲＡＭ内の奇メモリアドレスへのアクセス
を試み、ＡＮＤゲー）（６８の出力は高であり、第４図
の奇数ＤＲＡＭコントローラＧ４６）に０ＲＥＱ信号を
送る。Ａ１とＬＣ３＊ビットが低のとき、ＭＰＵは波形
ＲＡＭ内の偶数メモリアドレスへのアクセスを試み、Ａ
ＮＤゲートσ■の出力は高となりＥＲＥＱ信号を発生し
て偶数Ｄ　ＲＡＭコントローラへ送られる。ＭＰＵが波
形メモリ、第１図のＲＡＭ（至）又はＲＯＭ　］により
与えられる以外のアドレス空間にアクセスを試みている
ときＬＣ８＊信号はＥＲＥＱ及び０ＲＥＱ信号を禁止す
る。

またＬＣ８＊信号はステートマシン側からのＡＬＥ信号
によりクロックされるＤ型ＦＢ［４）のＤ入力にも印加
される。ＦＦｆｆ４）のＱ出力はオープンコレクタバッ
ファσｅを駆動し、ＭＰＵに送られる５ＲＤＹ（ｉ号を
作る。前述した如く、５ＲＤＹ信号はＭＭＵ（１４１が
ＭＰＵＧ４）からのメモリ読み書き要求を実行中のとき
デアサートされる。それ以外の時間には５ＲＤＹ信号は
アサートされる。ＲＥＡＤＹ信号はＭＰＵの為にメモリ
アクセスを現に実行していないとき偶及び奇数ＤＲＡＭ
コントローラにより発生され、ＡＮＤゲ−）（７８で合
成されてＦＦｃ荀のリセット信号を生じる。

いずれのＤ　ＲＡＭコントローラが現にＭＰＵのメモリ
アクセスを実行していないとき、ＲＥＡＤＹ信号は共に
高となり、ＡＮＤゲート鏝の出力を高に駆動し、ＦＦｑ
荀をセットし、　ＭＰＵへの５ＲＤＹ信号をアサートし
てＩ／Ｆボート包シがＭＰＵから又はＭＰＵへ更にデー
タの送受を行うことができることを示す。従って、をデ
コーダ６４）にてデコードしてラッチ缶にラッチされる
Ｃ８＊信号を作る。ラッチ缶のＬＣ８＊出力は低に駆動
され、更にＦＦ１７４）のＱ出力を低に駆動して５ＲＤ
Ｙ信号をデアサートする。

また、ＭＰＵ　Ｉ／Ｆボート（４２１はデコーダ団を含
んでおり、ＭＰｔＪからデータバスにのって来る入力デ
ータとラッチ襲でラッチされた入力アドレスをデコード
してランチい２への１１の出力信号とする。ステートマ
シンｔ［ｉｌ）がＭＰＵからのＭン’ＩＯ制御信号から
ＭＰｔＪがメモリ空間でなくＩＯ空間にアクセスを試み
ていることを決定すると、ラッチ曽へＩＯ書込信号（Ｌ
　ＯＷＴ　）をラッチりへ送り、それにデコーダ（８０
の１１の信号出力をラッチさせろ。デコーダ鵜の各ラッ
チ出力信号の機能は後述する。

ＭＰＵ　Ｉ／Ｆボート（４力の順次アドレス発生器（５
ＡＧ）部はアドレスカウンタ郭、０、メツセージポイン
タレジスタ１８６）及びメッセージ長レジスタ■を含ん
でいる。ｈｉＰＵからのデータバスはレジスタ泗−（ハ
）へのデータ入力を与える。デコーダ団の出力信号の３
つはカウンタ（ロ）のリセット及びデータのレジスタ（
ハ）−（へ）へのローディングの制御に使用される。

ＭＰＵがデータシーケンスを波形ＲＡＭからデジタイザ
へ又は表示コントローラへ転送を始めたいとき、又はＭ
ＰＵが表示コントローラから波形ＲＡＭヘデータシーケ
ンスを始めたいとき、それは３つのＩＯ書込動作を使用
する。第１のＩＯ書込動作では、メツセージポインタレ
ジスタ（ハ）内のデータシーケンスの最初のワード用波
形ＲＡＭアドレスを蓄積する。

第２のＩＯ書込動作では、メッセージ長レジスタ（ハ）
のシーケンスのワード数を示すデータを蓄積する。

第３のＩＯ８込動作では、アドレスカウンタｇ！、０の
計数値なＯにリセットする。Ｄ　ＲＡＭコントローラの
１つがＳＡＧアドレスを用いてメモリアクセスを完了す
る毎に、ＥＯＷ信号をＭＰＵＩ／Ｆボート（４カへ送る
。

偶奇数ＤＲＡＭコントローラからのＥＯＷ信号はＯＲゲ
ート艷により合成されてＯＲゲートの出力はカウンタ（
ロ）の計数入力を駆動する。よってカウンタ（ロ）は波
形ＲＡＭ　Ｋ、　１ｆｌ）１み書きしたデータシーケン
スのワ−ド数の計数値を維持する。アドレスカラ／り（
ロ）に維持される計数値とメッセージボイタレジスタ霞
に蓄積された開始アドレスは加算回路的で加算して１８
ビツトのＳＡＧアドレス（ＡＯ−Ａ１７）を作る。

比較器（財）はレジスタ（ハ）内に蓄積したメツセージ
長データをカウンタ（２）に維持された計数値と比較し
て、メツセージ終了（ＥＯＭ）信号をデジタイザと表示
Ｉ／Ｆボートに伝え、計数値がメツセージ限界に達した
ときこれらボートにデータ転送が終ったことを告げる。

ＥＯＭ信号は割込みＩＮＴ２信号としてＭＰＵＣ２４１
へも戻してＭＰＵに対してデータシーケンスの転送が完
了したことを告げる。

次に第６図を参照する。同図は第４図のデジタイザＩ／
Ｆボート（４０の詳細ブロック図であり、ステートマシ
ン（１００）を含み１６ビツトのデータ／アドレスバス
な第３図のデジタイザａｚとＭＭＵ　（１４１とが競合
使用するのを調停する。メモリ書込動作を要求する為に
デジタイザが送ったＲＥＱ信号はＦＦ　（１０２）をセ
ットし、このＦＦのＱ出力はステートマシン（１００）
の１人力（ＷＲ）として入力する。偶奇数ＤＲＡＭコン
トローラがデジタイザ要求によりメモリ書込アクセスな
現に実行しているときこのコントローラが発生するＷＤ
ＩＧ信号はステートマシン（１００）に入力される。同
様に、メモリアクセス終了時に偶奇数ＤＲＡＭコントロ
ーラにより発生するＥＯＷ信号、第５図のＭＰＵＩ／Ｆ
ボート（４のにより発生される波形ＲＡＭからデジタイ
ザへのデータ転送を開始させる５ＴＡＲＴ信号及びＳＡ
Ｇシーケンスの終りにＭＰＵ　Ｉ／Ｆボートが発生する
ＥＯＭ信号もステートマシン（１００）に入力される。

デジタイザ（１７Ｊが波形ＲＡＭ　（ＬＣ９にデータを
書きたい場合は、１６ビツトのアドレスをデータ／アド
レスバスにのせ、適当なＴＡＧ線をアサートする。ＴＡ
Ｇ線上のＴＡＧデータはＭＵＸ　（１２６）を介してデ
コーダ（１１８）に送られて１４個のランダムアドレス
発生器（ＲＡＧ）の１つを選択する。各ＲＡＧは波形Ｒ
Ａｈｉの別の波形蓄積領域のペースアドレスを蓄積する
。工０書込動作中にＭＰＵＩ／Ｆボートにより発生され
たＩ　ＯＷＴ信号によりＲＡＧレジスタが書込イネーブ
ルされたとき、第５図のＭＰＵＩ／Ｆボート（１シのデ
コーダ■により作られた５ビットＲＡＭ信号の４ビツト
でアドレスされると、ＭＰＵからのデータバスにより送
られるデータで各ＲＡＧレジスタはプレロードされる。

５ビットＲＡＧ信号の４レジスタアドレスビツトはＭＵ
Ｘ　（１２６）へ別の入力として印加され、ＭＵＸ　（
１２６）のスイッチング状態は、５番目のＲＡＧ信号ビ
ットで制御される。

デジタイザがメモリにデータ書込を希望すると、デジタ
イザはデジタイザＩ／Ｆボート（４１）にＲＥＱ信号を
送り、ＦＦ　（１０２）のＱ出力をセットしてステート
マシン（１００）に指示信号を与える。ＭＭＵがデータ
書込要求を処理できることをステートマシンが決定する
と、ステートマシンは５ＥＮＤ　ＡＤＤＲ信号をデジタ
イザ、ラッチ（１１６）及び（１１２）のラッチ制御入
力に送る。５ＥＮＤ　ＡＤＤＲ信号はデジタイザにデー
タ／アドレスバス上にアドレスをのせさせて、５ＥＮＤ
ＡＤＤＲ信号の後縁でラッチ（１１６）がデジタイザか
らのデータ／アドレスバス上の１６ビツトメモリアドレ
スをラッチして加算回路（１１４）に入力させ、更にラ
ッチ（１１２）カーＴＡＧ信号によりＩＧレジスタアド
レスからのペースアドレスをラッチして加算回路（１１
４）の他の入力とさせる。加算回路（１１４）はペース
アドレスとデジタイザからの１６ビツトのアドレスを合
成して波形ＲＡＭのアドレス操作に必要な１８ビツトの
アドレスを作る。

その後ステートマシン（１００）はＤＡＴＡ　ＡＣＫ信
号をデジタイザに送り、デジタイザがメモリに書込みた
いデータをデータ／アドレスバスにのせる。

ＤＡＴＡ　ＡＣＫ信号はラッチ（１１０）の制御入力に
も送り、このラッチはＤＡＴＡ　ＡＣＫ信号の後縁にて
データ／アドレスバスのデータをラッチしてＤＲＡＭコ
ントローラへのＤＩＧ　ＤＡＴＡ線に入力する。同時に
、ステートマシン（１００）はＦＦ　（１０２）をリセ
ットする。

ステートマシン（１００）のＤＡＴＡ　ＡＣＫ信号出力
は別ＯＦＦ　（１０４）をセットする。ＦＦ　（１０４
）のＱ出力は駒ゲー）　（１０６）−（１０８）の入力
に接続する。加算回路（１１４）により作られるメモリ
アドレスのＡＯビットはＡＮＤゲート（１０６）の別の
入力に印加され、またＡＯビットはインバータ（１０７
）で反転されてＡＮＤゲート　　　へ−ｍ−−′ −ＮＮ−−−−へ一−−−−１２、−一−１２２２（１
０８）の別の入力に印加される。ＡＮＤゲート（１０６
）は２ビツトの０ＲＥＱ信号の１つを作り、デジタイザ
Ｉ／Ｆボートにより奇数ＤＲＡＭコントローラに送られ
る。この１信号はデジタイザＩ／Ｆボートがメモリ書込
アクセスを要求していることを示す。同様に、ＡＮＤゲ
ート（１０８）は２ビツトＥＲＥＱの１つを作り、ＤＲ
ＡＭコントローラへ送りデジタイザＶＦボートがメモリ
書込アクセスを要求していることを示す。

奇偶数Ｄ　ＲＡＭコントローラのいずれかがデジタイザ
Ｉ／Ｆボートにメモリ書込アクセスを許すと、コントロ
ーラはステートマシン（１００）　Ｋ　ＷＤＩＧ信号を
送り、書込動作が進行中であることを示す。次にステー
トマシン（１００）はＦＦ　（１０４）をリセットして
、ＤＲＡＭコントローラへのＡＮＤゲート（１０８）又
は（１０６）のＥＲＥＱ又は０ＲＥＱ信号出力を止める
。ＤＩＧ　ＤＡＴＡバスのデータがその後メモリに蓄積
され、ＤＲＡＭコントロー５　カＥＯＷ　信号をステー
トマシン（１００）へ送りメモリ書込動作の終了を示す
。

データシーケンスは波形ＲＡＭから読出し、第５図のＭ
ＰＵ　Ｉ／ＦボートのＳＡＧ発生器により与えられるア
ドレスを用いてデジタイザに送られる。シーケンスの最
初のアドレスがＭＰＵＩ／ＦボートからＤＲＡＭコント
ローラのＳＡＧアドレス線にのせられると、ＳＡＧアド
レスのＡＯビットが第６図のデジタイザＩ／Ｆボート叩
に送られ、ＡＮＤグー）　（１３０）に入力されると共
にインバータ（１３４）を介して別のＡＮＤゲート（１
３２）に入力される。ＡＮＤグー）　（１３０）は２ピ
ツ）　０ＲＥＱ信号の他のビットを作り奇数Ｄ　ＲＡＭ
コントローラに送り、デジタイザＩ／Ｆポートがメモリ
読出動作を要求していることを示す。一方、ＡＮＤゲー
）　（１３２）は２ビットＥＲＥＱ信号の第２ビツトを
作って偶数ＤＲＡＭコントローラへ送り同じ目的を果す
。ステートマシン（１００）がＭＰＵＩ／Ｆポートから
のＳ　ＴＡＲＴ信号を検出すると、それを両ＡＮＤゲー
ト（１３０）及び（１３２）の付加入力に印加し、ＳＡ
ＧアドレスビットＡＯの状態により、どのＡＮＤゲート
が読出要求出力を作るかを決める。読出要求信号を受け
た偶奇数ＤＲＡＭコントローラは、アドレス／データバ
スを介してＤＲＡＭコントローラからデジタイザにデー
タを運ぶ１６本のＤＩＧ　ＤＡＴＡ線に、ＳＡＧアドレ
スを介して指示されたメモリ位置からのデータワードを
のせることにより要求を認める。次に、ＤＲＡＭコント
ローラはステートマシン（１００）　ＫＥＯＷ信号を転
送する。ＥＯＷ信号に応じて、ステートマシン（１００
）は５ＥＮＴ信号をデジタイザに送り、デジタイザがア
ドレス／データバス上のデータを読出すようにする。

ステートマシン（１００）はＡＮＤゲー）　（１３０）
−（１３２）への出力信号をアサートし続け、ＳＡＧア
ドレスＡＯビットが各データ読出動作毎に変化する際に
ＥＲＥＱ及び０ＲＥＱ信号が交互にＤＲＡへ１コントロ
ーラに送り続けられる。ＭＰＵ　Ｉ／ＦボートがＳＡＧ
シーケンスの最後のアドレスを発生すると、それはＲＯ
Ｍ信号をステートマシン（１００）に送る。ＲＯＭ信号
の後の最初のＥＯＷ信号を受けると、ステートマシン（
１００）はその出力信号をＡＮＤゲー）　（１３０）−
（１３２）ヘデアサートしてＤＲＡＭコントローラへの
要求信号をオフにする。

第７図は第４図の表示Ｉ／Ｆボート（旬の詳細ブロック
図を示す。このボー）　（４４）は非同期読出ステート
マシン（１３４）を含み、波形ＲＡＭ　１１６１から第
１図の表示コントローラ賭へのデータフローを制御し、
また非同期書込ステートマシン（１３６）を含み、表示
コントローラからのデータフローを制御して波形ＲＡＭ
への書込みを制御する。第５図のＭＰＵＩ／Ｆポー）（
Ａ２により発生されるＳＡＧアドレスは読み書き両動作
の為に波形ＲＡＭへアクセスするのに使用される。ＳＡ
ＧアドレスのＡＯピットは奇偶ｉＤＲＡＭパンクのいず
れにアクセスするかを示し、ＡＮＤゲート（１３８）と
（１４４）に直接入力すると共にインバータ（１４２）
と（１４８）を介して間接的に夫々ＡＮＤゲート（１４
０）と（１４６）に入力される。ＡＮＤゲート（１３８
）の出力は奇ＤＲＡＭコントローラへの０ＲＥＱ信号で
あり、メモリ読出要求を示し、他方ＡＮＤゲー）　（１
４０）の出力は偶数ＤＲＡＭコントローラへのＥＲＥＱ
信号であって同様にメモリ読出要求を示す。ＡＮＤゲー
）　（１４４）と（１４６）の出力は夫々ＥＲＥＱ及び
０ＲＥＱ信号であり、各々メモリ書込要求をＤＲＡＭコ
ントローラに伝える。

表示コントローラがメモリからデータを受けられるとき
、ＡＶＡＩＬ信号をアサートしてステートマシン（１３
４）に入力する。その後、表示コントローラへのデータ
転送はＭＰＵＩ／Ｆボートからの５ＴＡＲＴ信号をステ
ートマシン（１３４）に入力することにより開始できる
。５ＴＡＲＴ信号を受けると、ステートマシン（１３４
）は信号をＡＮＤゲー）　（１３８）−（１４０）に入
力し、その信号により一方のゲートからＭＰＵＩ／Ｆボ
ートが発生するＡＯＳＡＧアドレスビットの状態に応じ
てＤ　ＲＡＭコントローラへの０ＲＥＱ又はＥＲＥＱ信
号を発生させる。要求を受ける奇又は偶数ＤＲＡＭコン
トローラカ（表示コントローラへのデータバス（ＤＩＳ
　ＤＡＴＡ）にＳＡＧアドレスデータなのせて）要求を
受諾すると、Ｄ　ＲＡＭコントローラはＥＯＷ信号を発
生し、これをＯＲゲー）　（１５０）の入力に印加する
。これに応じて、ＯＲゲー）　（１５０）はＡＣＫ信号
を表示コントローラに送り、バス上のデータを読ませる
。また、ＡＣＫ信号は読出ステートマシン（１３４）に
入力して、ＡＮＤグー）　（１３８）と（１４０）への
信号をデアサートしてＥＲＥＱ又は０ＲＥＱ信号をデア
サートシ、次に表示コントローラからのＡＶＡＩＬ信号
をモニタする。ＡＶＡＩＬ信号がアサートされ表示コン
トローラが他のデータ伝送を受けられることを示すと、
ステートマシン（１３４）はＡＮＤゲート（１３８）−
（１４０）への信号をリアサートし他の要求を出す。

このプロセスはＭＰＵＩ／Ｆボートがシーケンスの最後
のＳＡＧアドレスを発生する迄継続し、その時点テホー
トはＥＯＭ信号をステートマシン（１３４）へ送る。

その次のＯＲゲート（１５０）のＡＣＫ信号を検出する
と、ステートマシン（１３４）は０ＲＥＱ及びＥＲＥＱ
信号の開始を停止させる。

表示コントローラがＭｌ’＝ＩＵにデータを送り波形Ｒ
ＡＭに蓄積したい場合には、ＭｌｌＵへのデータバスに
データをのせ、ＲＥＱ信号をアサートして書込みステー
トマシン（１３６）への入力として印加する。次に、ス
テートマシン（１３６）は割込み信号（ＩＮＴ３）をＭ
ＰＵに伝えＭＰＵをＳＡＧ読出動作にセットするよう告
げる。その後、ＭＭＵへのデータ転送はＭＰＵＩ／Ｆボ
ートから別の５ＴＡＲＴ信号により始まり、ステートマ
シン（１３６）に入力される。Ｓ　ＴＡＲＴ信号を受け
ると、ステートマシン（１３６）は信号をＡＮＤゲー）
　（１４４）と（１４６）に入力し、これらゲートの１
つからＡＯＳＡＧアドレスビットの状態により偶又は奇
数ＤＲＡＭコントローラへの０ＲＥＱ又はＥＲＥＱ信号
を出力させる。ＤＲＡＭコントローラが要求を受け、表
示コントローラからデータバス上のデータを読むことに
より要求を許すと、ＤＲＡＭコントローラはＥＯＷ信号
を発生し、ＯＲゲート（１５０）に印加し、ＯＲゲート
はＡＣＫ信号を表示コントローラに転送し、別のデータ
ワードをデータバスにのせ、　ＲＥＱｉ号をリアサート
する。また、ＡＣＫ信号をステートマシン（１３６）ニ
入力し、ステートマシンがＡＣＫ信号を検出するとＡＮ
Ｄゲー）　（１４４）と（１４６）への出力信号をデア
サートシてＥＲＥＱ又は０ＲＥＱ信号をデアサートし、
表示コントローラからのＲＥＱ信号をモニタする。

ＲＥＱ信号がリアサートされると、表示コントローラが
次のデータワードを送る用意ができていることを示し、
ステートマシン（１３６）はこの信号をＡＮＤゲート（
１４４）と（１４６）にリアサートして別のＤＲＡＭコ
ントローラ要求を出す。このプロセスはＭＰＵＩ／Ｆボ
ートがシーケンスの最後のＳＡＧアドレスを発生するま
で継続し、その時点でＥＯＭ信号をステートマシン（１
３６）に転送する。その次のＡＣＫ信号の検出後、ステ
ートマシン（１３６）は０ＲＥＱ及びＥＲＥＱ信号の発
生を停止させる。

第４図の奇偶数ＤＲＡＭコントローラ（４１１１０及び
Ｇ４Ｓは類似しているので、奇ＤＲＡＭコントローラニ
ついてのみ説明する。第８図は第４図の奇ＤＲＡＭコン
トローラ（４Ｇ）の詳細ブロック図を示す。この奇ＤＲ
ＡＭコントローラは第４図のＦＦ５＋１．デジタイザＩ
／Ｆボー　）　ｔ４０％ＭＰＵＩ、々ボート（４シ及び
表示Ｉ／Ｆボート（４１）により作られた０ＲＥＱ信号
を受けるよう接続されている調停回路（１５１）を含ん
でいる。この調停回路（１５１）はステートマシンであ
り、５ＹＳＣＬＫ信号によりクロックされ、システムリ
セット信号５Ｒ３Ｔによりリセットされ、且つ入力要求
信号に応じて６個１組のメモリアクセス要求出力信号の
うちの１つを発生する。１つの出力要求信号（ＲＦＲ３
Ｉ（、）はリフレッシュステートマシン（Ｒ３Ｍ）　（
１５２）に入力され、ＲＦＲ８Ｈ入カイａ入江１３号奇
数メモリバンクのリフレッシュを行う。鰭停器（１５１
）の他の要求出力信号（ＲＭＰＵ）はステートマシン（
ＭＰＵＳＭ）（１５４）に入力され、第４図のＭＰＵ　
Ｉ／Ｆボート（４のからの読み書き要求の為、奇メモリ
パンクへのアクセスを制御する。調停回路（１５１）が
発生する残りの４つの要求信号（ＲＤＩＧ、ＷＤＩＧ、
　ＲＤＩＳ及びＷＤ　Ｉ　Ｓ　）は第３ステートマシン
（ＳＰＳＭ）　（１５６）の駆動入力であり、第４図の
デジタイザＩ／Ｆボー）　（４１と表示Ｉ／Ｆボー）　
（４４）からのメモリ読み書き要求に応じて奇数メモリ
バンクへのアクセスを制御する。ステートマシン（１５
２）　、　（１５４）及び（１５６）は共にシステムク
ロック５ＹＳＣＬＫによりクロックされ、システムリセ
ット信号５Ｒ３Ｔによりリセットされる。

ＭＰＵＩ／Ｆボー）　（４２１からのＭＰＵ　ＡＤＤＲ
ビットＡ２−Ａ１７及びＳＡＧ　ＡＤＤＲ線Ａｌ−Ａｌ
６、第４図のデジタイザＩ／Ｆボート（４ＧからのＤＩ
Ｇ　ＡＤＤＲ線Ａｌ−Ａｌ６及びリフレッシュステート
マシン（１５２）からの８本のアドレス線Ａｌ−Ａ３は
５６×８ビツトのアドレスＭＵＸ（１５８）への入力と
なり、３つの１６ビツト入カアドレスの１つのＭＳＢ又
はＬＳＢ各８ビット或は第２図の奇数ＤＲ，’ｕｉパン
ク（１６ａ）の各ＤＲＡＭチップに接続されているアド
レスバスα９上のリフレッシュステートマシ７　（１５
２）からの８ビツトを選択的に転送する。

ＭＰＵ　ＡＤＤＲピッ）ＡＯ及びＡ１８．ＳＡＧ　ＡＤ
ＤＲピッ）Ａ１７及びＤＩＧ　ＡＤＤＲビットＡ１７は
ステートマシン（１５４）及び（１５６）で発生するＣ
ＡＳ信号と共にＣＡＳ信号デコーダ（１６４）に入力し
て、デコーダ入力状態に応じて第２図のＤ　ＲＡＭバン
クをストローブする列アドレス用Ｈ）ＩＣＡＳ＊、　Ｈ
ＬＣＡＳ＊、ＬＨＣＡＳ＊及びＬＬＣＡＳ＊信号を発生
する。デジタイザＩ／Ｆボートからの各１６本の入力及
び出力ＤＩＧ　ＤＡＴＡＭ、　ＭＰＵＩ／Ｆボートから
の１６本のＭＰＵデータ線及び表示Ｉ／Ｆポートからの
１６本のＤＩＳ　ＤＡＴＡ線は双方向性データＭＵＸと
して作用するバッファ回路（１６６）を介して第２図の
奇数ＤＲＡＭバンク（１６ａ）のデータ綜αηに選択的
に接続される。

調停回路（１５１）はりフンツシュ要求に第１優先順位
を与える。これがリフレッシュ０ＲＥＱ入力信号を検出
すると、ＲＦＲ８Ｈ信号を送り、ステートマシン（１５
２）をリフレッシュし、その後アドレス制御信号（ＡＣ
ＯＮ）をアドレス〜ＩＵＸ　（１５８）に送り、ＭｔＪ
Ｘにリフレッシュステートマシン（１５２）からの８本
のアドレス線を選択させる。次に、リフレッシュステー
トマシンはメモリアドレスのシーケンスをＭＵＸ（１５
８）ヲ介シテ奇数ＤＲＡＭバンク（１６ａ）に転送し、
ＲＡＳ信号のシーケンスをＮＯＲゲート（１６０）へ送
り、ＮＯＲゲートをアサートしてＲＡＳ＊信号を発生さ
せて各アドレス変化後に第２図の奇メモリバンク（１６
ａ）の各Ｄ　ＲＡＭチップ１３３−　Ｉ：３Ｇに印加し
て各ＤＲＡＭチップをリフレッシュする。

調停回路（１５１）はＭＰＵ　Ｉ／Ｆボートからの０Ｒ
ＥＱ信号に次の優先順位を与える。ＭＰＵ　Ｉ／Ｆボー
トからの０ＲＥＱ信号を受けた後に、第１順位のリフレ
ッシュ要求がなければ、ｎＭｐｕ信号をステートマシン
（１５４）に送る。第５図の〜（ＰＵボート（４２１の
ＲＥＡＤ及びＷＲＩＴＥ出力信号はステートマシン（１
５４）にも入力し、メモリアクセスが読み書きいずれか
を示し、且つアクセスが８ビツト又ハ１６ビツトデータ
ワードのいずれかを示す。Ｉ’ＬＭＰＵ信号を受けると
、ステートマシン（１５４’）はＷＲＩＴＥ及びＲＥＡ
Ｄ信号入力が読み書き動作のいずれかに応じて書込制御
Ｒ／／ｗ＊信号をアサート又はデアサートする。ＲＡＷ
”信号はＮＯＲゲート（１６２）に入力され、奇ＤＲＡ
Ｍパンクに印加されるＷＲＩＴＥ＊制御信号を作る。ま
たステートマシン（１５４）はアドレス制御信号ＡＣＯ
ＮをアドレスＭＵＸ　（１５８）に送り、奇数ＤＲＡＭ
バンクのＡＤＤＲバスα９の８ＬＳＢをＭＰＵ　ＡＤＤ
Ｒ線にのせ、ＲＡＳ出力信号をアサートしてＮＯＲゲー
ト（１６０）に印加し、ＲＡ　Ｓ＊倍信号出して行アド
レスがＤ　ＲＡＭバンクをストローブする。次に、ステ
ートマシン（１５４）はアドレス顕（１５８）を切り変
えてＭＰＵ　ＡＤＤＲ線の８Ｍ５Ｂビツトを奇ＤＲＡＭ
パンクのアドレスバスα９にのせ２つの単一ビット方向
制御信号（ＤＩＲ）の１つをバッファ回路（１６６）　
Ｋ送りＭＰＵＤＡＴＡバスをＤ　ＲＡＭデータバスｕ１
に接続してデータの読み書き転送を行わせろ。データフ
ローの方向はステートマシン（１５４）のＲＥＡＤ及び
ＷＲＩＴＥ入力の状態により決まる。次に、ステートマ
シン（１５４）はＣＡＳデコーダ（１６４）にＣＡＳ信
号を送る。ＣＡＳ（Ｎ号はＡＯ及びＡＩ８ビットの状態
と一体になってＣＡＳデコーダ（１６４）から適当な１
つ又は２つのＣＡＳ　出力信号を発生させる。これはＭ
ＰＵがアクセスした８又は１６ビツトのメモリ蓄積位置
の列アドレスストローブに必要である。もしステートマ
シン（１５４）のＷＲＩＴＥ＊信号出力がアサートされ
ると、奇数ＤＲＡＭバンクが応答してメモリからデータ
バ、’、ｕ７）上の８又は１６ビツトのデータを読む。

また、ＷＲＩ　Ｔ　Ｅ＊倍信号アサートされないと、奇
数ＤＲＡＭバンクはデータバス（１η上の８又は１６ビ
ツトのデータをメモリに書込む。ＣＡＳ信号をアサート
した後、ステートマシン（１５４）はＲＥＡＤＹ信号を
第５図のＭＰＵＩ／Ｆボー）　（４２１に送り、メモリ
読出動作の場合にはデータがデータバスにのせられたこ
とを示し、他方メモリ書込動作の場合にはデータがメモ
リに書込まれたことを示す。

ステートマシン（１５６）はＲＤＩＧ信号を受け、アド
レス制御出力信号ＡＣＯＮをアドレスＭＵＸ　（１５８
）に受け、アドレスＭＵＸがＡＤＤ　ＲバスのＤＩＧ　
ＡＤＤＲ線の下位８ビツトを奇ａ　ＤＲＡＭバンクにの
せ、ＮＯＲゲー）　（１６２）への「出力信号をアサー
トして、ＮＯＲゲートにＷＲＩ　Ｔ　Ｅ＊倍信号デアサ
ートさせる。次に、ステートマシン（１５６）はＲＡＳ
信号をＮ０ｒＬゲートに送り、ＲＡＳ＊信号をアサート
して奇数Ｄ　ＲＡＭパンクの行アドレスストローブを行
う。その後、ステートマシン（１５６）はア、ドレスＭ
ＵＸ　（１５８）の状態を切り換えてＤＩＧ　ＡＤＤＲ
線上の上位８ビツトを奇数ＤＲＡＭバンクのＡＤＤＲ線
０９にのせ、４つの単一ビットＤＩＲ信号の１つをバッ
ファ（１６６）に送ってＤＩＧＤＡＴＡ線をＤＲＡＭＤ
ＡＴＡバス住ηに接続してデータ読出動作を行う。次に
、ＣＡＳデコーダ（１６４）へＣＡＳ信号入力をアサー
トしてＣＡＳデコーダがＤＩＧ、　ＡＤＤＲバスのＡ１
７ビツトの状態により決まるＨＨＣＡＳ＊とＨＬＣＡＳ
”信号又はＬＨＣＡＳ＊とＬＬＣＡＳ＊信号のいずれか
をアサートする。ＣＡＳデコーダ（１６４）のＣＡＳ出
力は奇数Ｄ　ＲＡＭバンクの列アドレスストローブな行
い、ここでＤ　ＲＡＭバンクはアドレスされたデータを
ＤＡＴＡハスαηにのせる。次にステートマシン（１５
６）はＥＯＷ信号を第４図のデジタイザＩ／Ｆボー）　
（４ｊに転送し【データがバス上にあることを示す。

ステートマシン（１５６）がＲＤＩＳ、ＲＤＩＧ又はＷ
Ｄ　Ｉ　Ｇ信号を受けるとＡＣＯＮ信号をアドレスＭＵ
Ｘ　（１５Ｂ）に転送し、アドレスＭＵＸはＳＡＧ　Ａ
ＤＤＲパスの下位８ビツトを奇数ＤＲＡＭバンクへのＡ
ＤＤＲバスα９にのせる。ＤＲＩ　Ｓ信号を受けると、
ステートマシン（１５６）ハＮＯＲケート（１６２）ヘ
ノＲ／ｗ＊出力信号ヲアサートし、これによりＮＯＲゲ
ートはＷＲＩＴＥ＊信号をデアサートする。次にステー
トマシン（１５６）はそのＲＡＳ出力信号をＮＯＲゲー
ト（１６０）に送り、ＮＯＲゲート（１６０）はＲＡＳ
＊信号をアサートして奇数ＤＲＡＭバンクを行アドレス
ストローブする。その後、ステートマシン（１５６）は
アドレスＭＵＸ　（１５８）の状態を切換えてＡＤＤＲ
バス（１９のＳＡＧ　ＡＤＤＲライン上の上位８ビツト
を奇数ＤＲＡＭパンクにのせる。次に、ステートマシン
（１５６）はその４つの単一ビット出力ＤＩＲ信号の適
当な１つをバッファ（１６６）に送り、ＤＩＧ　ＤＡＴ
Ａ又はＤＩＳ線（ＲＤＩＳ、ＩｔＤＩＧ又はＷＤＩＧ信
号のいずれがアサートされているかに依る）のいずれか
をＤ　ＲＡＭバンクのＤＡＴＡバスａＤに接続し指示さ
れたデータの読み書き動作を行い、ＣＡＳデコーダ（１
６４）へのＣＡＳ信号入力をアサートしてＣＡＳデコー
ダがＣＡＳデコーダに入力されるＳＡＧ　ＡＤＤＲ線上
のＡ１７ビツトの状態により決まるＨＨＣＡＳ　　とＨ
ＬＣＡＳ＊又はＬＨＣＡＳ＊とＬＬＣＡＳ＊信号のいず
れかをアサートするようにする。ＣＡＳデコーダ（１０
４）の出力は奇数ＤＲＡＭパンクの適当なチップを列ア
ドレスストローブして、このＤＲＡＭバンクが奇数ＤＲ
Ｍ１ＲＡＭバンクＴＡバス上のデータを読み書きするの
を促進する。次に、ステートマシン（１５６）は第４図
のデジタイザ及び表示Ｉ／Ｆボート（４Ｇ及び（４（１
）へＥＯＷ信号を送り、データが（読出要求の場合には
）ＤＡＴＡパス惺η上にあり、また（８込要求の場合に
は）そのデータがメモリに書込まれたことを示す。

次に第１図及び第４図を参照して、波形ＲＡＭを独立に
アクセス可能な奇偶数パンク（１６ａ）−（１６ｂ）に
分け、ＤＲＡＭコントローラ（ト）及び（州を用いて各
メモリパンクに独立にアクセス可能にすることにより、
表示コントローラ賭、ＭＰＵ０４１又はデジタイザ（ｌ
ｚ等の２つのデータ処理装置が同時に波形ＲＡＭｕｅに
アクセス可能となる。例えば、デジタイザ（１ｚとＭＰ
Ｕ０４１の双方が波形ＲＡＭ　ｔ１６）内の波形データ
を同時に書込みシーケンスしようとすると、ＭＭＵ　（
１４１の奇偶数ＤＲＡＭコントローラが交互にメモリバ
ンクにアクセスするよう調停する。即ち、１メモリサイ
クル中に、ＭＰＵ（２ルはデータワードを奇数バンクの
奇数アドレスに書込む一方デジタイザは偶数バンクの偶
数アドレスにデータワードを書込む。次のメモリサイク
ル中には、ＭＰＵｃ！４）がそのデータシーケンスの次
のワードを偶数バンクの偶数アドレスに書込み、デジタ
イザがそのデータシーケンスの次のデータワードを奇数
バンクの奇数メモリアドレスに書込む。よって、各処理
デバイスはデータシーケンスを他のデバイスが同じメモ
リにデータシーケンスを読み書きする速度に実質的に干
渉されることなく順次のメモリアドレスにデータシーケ
ンスの読み書きが可能である。

本発明の好適実施例は第１図に示す如（ＭＰＵ（２４）
、デジタイザα力及び表示コントローラ０８１を含むデ
ジタルオシロスコープと共に使用するよう構成している
。ＭＰＵは波形ＲＡＭの読み書き動作用に自分のアドレ
スを発生する。デジタイザａｚはメモリ書込動作用アド
レスを発生するが、ＭＭＵ（１４１のシーケンシャルア
ドレス発生器（ＳＡＧ）を用いてメモリ読出動作用アド
レスを得る。表示コントローラＵ＆はメモリ読み書き動
作の双方にＳＡＧアドレスが必要である。本発明の好適
実施例では１つのＳＡＧがλＬＭＵ０Ｊに設げられてい
るのみであるので、表示コントローラ賭はデジタイザ（
１ｚが波形ＲＡＭに読出アクセスすると同時に波形ＲＡ
Ｍにアクセスして読み書き動作することはできない。し
かし、デジタイザ鰻は極めてまれに波形ＲＡＭから制御
データを読むのみでありＳＡＧを使用する頻度は低いの
で、これは以上のデバイスによりメモリに同時にアクセ
スする利点を有し、付加シーケンシャルアドレス発生器
をＭＭＵ（１４１内に設げてもよい。

上述の実施例では波形ＲＡＭ　（１１９を２つのバンク
に分割していたが、３以上のバンクに分割してもよいこ
と勿論である。例えば、メモリアドレスのＬＳＢ　１ビ
ツトでなく２ビツトを用いて決まる各々別のメモリ空間
を占める４つのバンクに波形ＲＡＭを分割してもよい。

この場合には、第４図のＤＲＡＭコントローラ（仏）−
〇印の如き４個のＤＲＡＭコントローラを用い、各Ｉ／
Ｆボートに下位２ビツトのアドレス状態により適当なり
ＲＡＭコントローラに要求信号を送る回路を含み、それ
により４個の処理デバイスが同時にメモリにアクセスで
きるようにする。その他、本発明の応用例に応じて種々
の変形変更が可能であること当業者には明らかであろう
。

〔発明の効果〕

以上の説明から明らかな如（、本発明のメモリアクセス
装置によると、複数のメモリバンクに分割したＲＡＭと
、該ＲＡＭにアクセスする複数のデータ処理デバイスと
を、メモリ管理手段により制御調停することにより、複
数のデバイスがＲＡＭの異なるバンクに同時にアクセス
可能とした。従って、１つのデバイスがアクセス中に他
のデバイスがアクセスを待つ必要がないので、枚数のデ
バイスが待ち時間な（ＲＡＭにアクセスでき、例えばデ
ジタルオシロスコープ等でデジタイザによる入力波形デ
ータの取込み、表示、演算処理等を行う場合の動作が極
めて迅速に行えるとい５顕著な効果を有する。

【図面の簡単な説明】

第１図は本発明のメモリアクセス装置を用いるデジタル
オシロスコープのブロック図、第２図乃至第８図は第１
図の主要各回路ブロックの詳細ブロック図を示す。 ｕｅはランダムアクセス型メモリ、 圓、圓はメモリ管理手段、 α３．賭はデータ処理デバイスである。

Claims (1)

1. 【特許請求の範囲】 １、複数のデータ処理デバイスがアクセスするランダム
   アクセス型メモリ装置であつて、上記ランダムアクセス
   型メモリのアドレス空間を互に独立してアクセス可能な
   複数のメモリバンクに分割したランダムアクセス型メモ
   リと、メモリ管理手段とを具え、該メモリ管理手段は上
   記データ処理デバイスが上記メモリの１つのメモリバン
   クにアクセスしている間に他のデータ処理デバイスが上
   記１つのメモリバンク以外のメモリバンクにアクセスす
   るよう制御して、上記ランダムアクセス型メモリに複数
   のデータ処理デバイスを同時にアクセス可能にするメモ
   リアクセス装置。 ２、上記ランダムアクセス型メモリの各バンクは上記メ
   モリ用アドレスの下位ビットに応じて分割している特許
   請求の範囲第１項記載のメモリアクセス装置。