JPH09128354A - 多重化コンピュータシステム - Google Patents

Abstract

(57)【要約】 【課題】多重化コンピュータシステムにおいて、メモリ
コピー実行中でもプロセッサや周辺装置等によるメモリ
アクセスを可能とする。 【解決手段】同一動作を同期して行う複数の演算処理装
置は、メモリユニットの記憶内容を読み出すプロセッサ
を指定するコピープロセッサレジスタと、メモリユニッ
トから読み出された記憶内容とメモリユニットに書き込
まれるデータとの複製を、メモリユニットへのアクセス
と同一の順番で他の演算処理装置のメモリユニットに転
送するコピー手段と、自系のメモリユニットの記憶内容
と、他系のメモリユニットの記憶内容とを一致化するメ
モリコピー処理を実行中であることを示すコピーモード
フラグと、メモリコピー処理中にプロセッサがメモリユ
ニットの記憶内容を読み出していることを示すコピータ
スクフラグとを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は多重化コンピュータ
システムに関し、特に、多重化されたコンピュータシス
テムのメモリを一致化するメモリコピーを行う多重化コ
ンピュータシステムに関する。

【０００２】

【従来の技術】複数の演算処理装置が同一の演算を同期
して実行する、従来の多重化コンピュータシステムで
は、故障が発生したために、ある演算処理装置が動作不
能となったり、ある演算処理装置の定期点検を行ったり
した後に、再度、同期して同一動作を、即ち多重化動作
を行わせるために、全ての演算処理装置が備えるメモリ
の記憶内容を一致化する手段が必要であった。

【０００３】そして、例えば２重化動作している全ての
演算処理装置のメモリの記憶内容を一致化する方式とし
て、以下の２つのメモリコピー方式が一般的に採用され
ている。

【０００４】即ち第１のメモリコピー方式として、２重
化動作しているコンピュータシステムにおいて、動作し
ている演算処理装置（以下、正常系演算処理装置）が備
えるメモリの記憶内容の一定領域を、正常系演算処理装
置が有する、メモリと周辺装置間のデータ転送手段、い
わゆるＤＭＡエンジンを使って、動作していない演算処
理装置（以下、異常系演算処理装置）が備えるメモリに
コピーする作業を、メモリの全領域がコピーされるまで
一定の時間間隔を開けて繰り返し実行し、さらに、正常
系演算処理装置が備えるプロセッサが、同一演算処理装
置内のメモリのみにアクセスできる構成である場合、正
常系演算処理装置が備えるプロセッサから同一演算処理
装置内のメモリへの書き込みデータも、異常系演算処理
装置が備えるメモリへ転送する。これに関する技術を開
示した特許公報例として、特開平3−182958 号公報が挙
げられる。

【０００５】また第２のメモリコピー方式として、３重
化動作している演算処理装置と、２重化動作しているグ
ローバルメモリを備えるコンピュータシステムで、各演
算処理装置はローカルメモリを備えており、さらに各演
算処理装置がローカルメモリとグローバルメモリ間のデ
ータ転送手段、いわゆるＤＭＡエンジンを有する多重化
コンピュータシステムにおいて、動作しているグローバ
ルメモリ（正常系）の記憶内容の一定領域を、演算処理
装置が備えるＤＭＡエンジンを使って、演算処理装置が
備えるローカルメモリを経由して、動作していないグロ
ーバルメモリ（異常系）へコピーする作業を、メモリの
全領域がコピーされるまで一定の時間間隔を開けて繰り
返し実行する。なお、メモリの記憶内容を転送している
間は、周辺装置によるグローバルメモリへのアクセス、
即ちＤＭＡを抑止する。これに関する技術を開示した文
献として、Doug Jewett氏の「Integriy S2：A Fault-To
lerant Unix Platform，Twenty-First FTCS Internatio
nal Symposium， Montreal，１９９１．」が挙げら
れる。

【０００６】

【発明が解決しようとする課題】多重化され、耐障害性
機能を有するコンピュータシステムは、通常の処理を実
行しながら、故障箇所を修理または交換して再び多重化
動作を行わせる、いわゆるオンライン保守機能を有し、
このオンライン保守を行っている最中でも、処理性能を
低下させないことが必要である。したがって、オンライ
ン保守に必須のメモリコピーは、通常の処理を阻害する
ことなく行わなければならない。

【０００７】しかしながら、オンライン保守におけるメ
モリコピーは、通常の処理によって常に変化する、正常
系演算処理装置が備えるメモリの記憶内容を、一貫性を
維持しながら、異常系演算処理装置が備えるメモリへ転
送する必要があり、これを妨げる以下の問題を解決しな
ければならない。

【０００８】すなわち、正常系演算処理装置と異常系演
算処理装置がそれぞれ備えるメモリのある領域が通常処
理によって同時に書き換えられる直前に、正常系演算処
理装置がメモリコピーのために、当該領域を読み出して
異常系演算処理装置のメモリに転送すると、正常系演算
処理装置と異常系演算処理装置のメモリの当該領域が通
常処理によって書き換えられた後に、異常系演算処理装
置のメモリの当該領域に、書き換えられる前のデータが
コピーされ、正常系演算処理装置と異常系演算処理装置
のメモリの一貫性が失われる。

【０００９】上述した第１の従来方式によれば、正常系
演算処理装置が備えるＤＭＡエンジンを使ってメモリコ
ピーを実行し、これによりメモリコピー実行中は、ＤＭ
Ａエンジンによる両系メモリと周辺装置間のＤＭＡは実
行されず、したがってメモリコピー実行中にＤＭＡによ
って両方のメモリが書き換えられることがないので、上
記のメモリ一貫性喪失問題を解決している。

【００１０】また、上述した第２の従来方式によれば、
演算処理装置が備えるＤＭＡエンジンを使ってメモリコ
ピーを実行し、これにより、メモリコピー実行中はＤＭ
Ａエンジンによるローカルメモリと両系グローバルメモ
リ間のＤＭＡは実行されず、さらにメモリコピー実行
中、周辺装置と両系グローバルメモリ間のＤＭＡを抑止
するため、メモリコピー実行中にＤＭＡによって両方の
グローバルメモリが書き換えられることがないので、上
記のメモリ一貫性喪失問題を解決している。

【００１１】しかしながら、これらの従来方式では、メ
モリコピー実行中、周辺装置とメモリ間のＤＭＡ、およ
び、ローカルメモリとグローバルメモリ間のＤＭＡが実
行できないという問題があった。さらには、ＤＭＡエン
ジンによって一定のメモリ領域をコピーする作業を、メ
モリの全領域がコピーされるまで、一定の時間間隔を開
けて繰り返し実行するために、ＤＭＡエンジンの設定
や、キャッシュメモリのフラッシュ等、メモリコピーの
前処理によるオーバヘッドが増大するという問題があっ
た。なお、キャッシュメモリのフラッシュは、メモリコ
ピーを実行する前に、コピーの対象となるメモリ領域に
該当するキャッシュメモリ領域をフラッシュし、さら
に、全てのメモリ領域をコピーした後に、再度キャッシ
ュメモリの全領域をフラッシュするので、メモリコピー
において実行されるキャッシュフラッシュは、メモリ容
量とキャッシュ容量の総和と等しい。これらの問題は、
オンライン保守中の処理性能を低下させる原因となる。

【００１２】そこで、本発明の目的は、複数の演算処理
装置で構成された多重化コンピュータシステムにおい
て、メモリコピー実行中でも、プロセッサや周辺装置等
によるメモリアクセスを可能とし、さらには、メモリコ
ピーの前処理によるオーバヘッドを最小限に抑えるメモ
リコピー方式を提供することにある。

【００１３】

【課題を解決するための手段】前記目的を達成するため
に、同一動作を同期して行う複数の演算処理装置と、全
ての演算処理装置にアクセス可能な１つまたは複数の周
辺装置を具備し、上記演算処理装置は少なくとも、演算
処理を行うプロセッサと、キャッシュと、プロセッサお
よび周辺装置によってアクセス可能なメモリユニットを
備え、上記複数の演算処理装置は相互に交信可能な多重
化コンピュータシステムにおいて、上記演算処理装置
は、プロセッサによってメモリユニットから読み出され
た記憶内容、および、プロセッサまたは周辺装置によっ
てメモリユニットに書き込まれるデータの複製を、メモ
リユニットへのアクセスと同一の順番で他の演算処理装
置のメモリユニットに転送するコピー手段と、メモリコ
ピーのための、メモリユニットの記憶内容の読み出しを
実行するプロセッサを指定するコピープロセッサレジス
タと、自系のメモリユニットの記憶内容と、他系の演算
処理装置のメモリユニットの記憶内容とを一致化するメ
モリコピー処理を実行中であることを示すコピーモード
フラグと、メモリコピー処理中でかつ、自系のメモリユ
ニットの記憶内容を他系の演算処理装置のメモリユニッ
トに転送するために、プロセッサがメモリユニットの記
憶内容を読み出していることを示すコピータスクフラグ
備える。また、前記目的を達成するための別の手段とし
て、同一動作を同期して行う複数の演算処理装置と、全
ての演算処理装置にアクセス可能な１つまたは複数の周
辺装置を具備し、上記演算処理装置は少なくとも、演算
処理を行うプロセッサと、キャッシュと、プロセッサお
よび周辺装置によってアクセス可能なメモリユニットを
備え、上記複数の演算処理装置は相互に交信可能な多重
化コンピュータシステムにおいて、上記演算処理装置は
さらに、プロセッサによってメモリユニットから読み出
された記憶内容、および、プロセッサまたは周辺装置に
よってメモリユニットに書き込まれるデータの複製を、
メモリユニットへのアクセスと同一の順番で他の演算処
理装置のメモリユニットに転送するコピー手段と、メモ
リコピーのための、メモリユニットの記憶内容の読み出
しを実行するプロセッサを指定するコピープロセッサレ
ジスタと、指定されたプロセッサが読み出した最新のア
ドレスと、周辺装置からメモリユニットへの書き込みア
クセスのアドレスとを比較照合して、２つの値の差が予
め定めた値よりも小さい場合は、メモリユニットへの当
該書き込みアクセスのデータの複製を他の演算処理装置
のメモリユニットに転送するようにコピー手段に通知
し、２つの値の差が予め定めた値よりも大きい場合は、
メモリユニットへの当該書き込みアクセスデータの複製
を他の演算処理装置のメモリユニットに転送しないよう
にコピー手段に通知する照合手段と、自系のメモリユニ
ットの記憶内容と他系の演算処理装置のメモリユニット
の記憶内容とを一致化するメモリコピー処理を実行中で
あることを示すコピーモードフラグと、メモリコピー処
理中でかつ、自系のメモリユニットの記憶内容を他系の
演算処理装置のメモリユニットに転送するために、プロ
セッサがメモリユニットの記憶内容を読み出しているこ
とを示すコピータスクフラグを備える。

【００１４】さらに、前記目的を達成する別な手段とし
て、同一動作を同期して行う複数の演算処理装置と、全
ての演算処理装置にアクセス可能な１つまたは複数の周
辺装置を具備し、上記演算処理装置は少なくとも、演算
処理を行うプロセッサと、キャッシュと、プロセッサお
よび周辺装置によってアクセス可能なメモリユニットを
備え、上記複数の演算処理装置は相互に交信可能な多重
化コンピュータシステムにおいて、上記演算処理装置は
さらに、メモリユニットの記憶内容を、先頭アドレスま
たは最終アドレスから順に全領域を読み出すメモリ読み
出し手段と、メモリ読み出し手段によってメモリユニッ
トから読み出された記憶内容、および、プロセッサまた
は周辺装置によってメモリユニットに書き込まれるデー
タの複製を、メモリユニットへのアクセスと同一の順番
で他の演算処理装置のメモリユニットに転送するコピー
手段と、メモリユニットのコピー対象となるアドレスを
示すコピーアドレスレジスタと、自系のメモリユニット
の記憶内容と他系の演算処理装置のメモリユニットの記
憶内容とを一致化するメモリコピー処理を実行中である
ことを示すコピーモードフラグを備える。

【００１５】さらにまた、前記目的を達成するための別
な手段として、同一動作を同期して行う複数の演算処理
装置と、全ての演算処理装置にアクセス可能な１つまた
は複数の周辺装置を具備し、上記演算処理装置は少なく
とも、演算処理を行うプロセッサと、キャッシュと、プ
ロセッサおよび周辺装置によってアクセス可能なメモリ
ユニットを備え、上記複数の演算処理装置は相互に交信
可能な多重化コンピュータシステムにおいて、上記演算
処理装置はさらに、メモリユニットの記憶内容を、先頭
アドレスまたは最終アドレスから順に全領域を読み出す
メモリ読み出し手段と、メモリ読み出し手段によってメ
モリユニットから読み出された記憶内容、および、プロ
セッサまたは周辺装置によってメモリユニットに書き込
まれるデータの複製を、メモリユニットへのアクセスと
同一の順番で他の演算処理装置のメモリユニットに転送
するコピー手段と、メモリ読み出し手段が読み出した最
新のアドレスと、周辺装置からメモリユニットへの書き
込みアクセスのアドレスとを比較照合して、２つの値の
差が予め定めた値よりも小さい場合は、メモリユニット
への当該書き込みアクセスのデータの複製を他の演算処
理装置のメモリユニットに転送するようにコピー手段に
通知し、２つの値の差が予め定めた値よりも大きい場合
は、メモリユニットへの当該書き込みアクセスデータの
複製を他の演算処理装置のメモリユニットに転送しない
ようにコピー手段に通知する照合手段と、メモリユニッ
トのコピー対象となるアドレスを示すコピーアドレスレ
ジスタと、自系のメモリユニットの記憶内容と他系の演
算処理装置のメモリユニットの記憶内容とを一致化する
メモリコピー処理を実行中であることを示すコピーモー
ドフラグを備える。

【００１６】そして、プロセッサまたはコピープロセッ
サレジスタで指定されたメモリ読み出し手段は、演算処
理装置が通常処理を行っている最中に、メモリユニット
の全記憶内容を読み出し、コピー手段は、上記記憶内
容、および、プロセッサまたは周辺装置からメモリユニ
ットへ書き込まれるデータの複製を、メモリユニットへ
のアクセス順番と同一の順番で他の演算処理装置のメモ
リユニットに転送する。そして、メモリ読み出し手段に
よってメモリユニットの全記憶内容を読み出した後、プ
ロセッサによってキャッシュメモリの内容をメモリユニ
ットに書き戻すとともに、上記コピー手段によって、書
き戻されたキャッシュメモリの内容を他の演算処理装置
のメモリユニットに転送する。これで、複数の演算処理
装置が有するメモリユニットの記憶内容の一致化が達成
される。

【００１７】

【発明の実施の形態】以下、本発明にかかる実施の形態
を図を参照して説明する。

【００１８】図１に、本発明にかかる２重化コンピュー
タシステムの構成図を示す。この２重化コンピュータシ
ステムは、所定の演算処理を行うＡ系ＣＰＵブロック１
０ａおよびＢ系ＣＰＵブロック１０ｂと、少なくとも１
つの周辺装置１５０ａを備えたＡ系周辺装置ブロック１
００ａと、少なくとも１つの周辺装置１５０ｂを備えた
Ｂ系周辺装置ブロック１００ｂとを有しており、両系の
ＣＰＵブロックとＡ系周辺装置ブロック１００ａとは、
２重化バス１１０ａによって接続され、両系のＣＰＵブ
ロックとＢ系周辺装置ブロック１００ｂとは、２重化バ
ス１１０ｂによって接続され、さらに、両系周辺装置ブ
ロックと端末装置１８０とは、端末接続装置１７０を介
して接続されている。

【００１９】そして、両系の対応（同一の番号が付され
た）する構成要素は、同一の機能を有しており、両系は
同一の構成となっている。

【００２０】Ａ系ＣＰＵブロック１０ａは、１つまたは
マルチプロセッサ動作を行う複数のプロセッサからなる
プロセッサ群２０ａと、プロセッサ群２０ａの各プロセ
ッサ毎に接続されるキャッシュ群２２ａと、メモリ３０
ａと、立ち上げ処理プログラムおよび障害回復プログラ
ムを少なくとも内蔵するＲＯＭ３５ａと、ＰＭＩと呼ば
れるプロセッサ／メモリインターフェース４０ａと、Ｐ
ＸＩと呼ばれる系間インターフェース５０ａと、ＤＳＢ
Ａと呼ばれる複数の２重化バス制御装置７０ａ，８０ａ
と、ＰＭＩ４０ａとＤＳＢＡ７０ａ，８０ａとを接続す
るシステムバス６０ａとを少なくとも備えた構成をとな
っており、同様に、Ｂ系ＣＰＵブロック１０ｂは、Ａ系
ＣＰＵブロック１０ａのプロセッサ群２０ａと同数のプ
ロセッサからなるプロセッサ群２０ｂと、プロセッサ群
２０ｂの各プロセッサ毎に接続されるキャッシュ群２２
ｂと、メモリ３０ｂと、ＲＯＭ３５ｂと、ＰＭＩと呼ば
れるプロセッサ／メモリインターフェース４０ｂと、Ｐ
ＸＩと呼ばれる系間インターフェース５０ｂと、ＤＳＢ
Ａと呼ばれる複数の２重化バス制御装置７０ｂ，８０ｂ
と、ＰＭＩ４０ｂとＤＳＢＡ７０ｂ，８０ｂとを接続す
るシステムバス６０ｂとを少なくとも備えた構成となっ
ている。

【００２１】ＲＯＭ３５ａとＲＯＭ３５ｂは、各々シス
テムバス６０ａとシステムバス60ｂに接続されている
が、例えば、ＰＭＩ４０ａ，４０ｂや、ＰＸＩ５０ａ，
５０ｂに接続してもよい。

【００２２】Ａ系ＣＰＵブロック１０ａは、さらに、Ｂ
系ＣＰＵブロック１０ｂと同一周波数、かつ、同位相を
有するクロックを、Ａ系ＣＰＵブロック１０ａとＢ系Ｃ
ＰＵブロック１０ｂに供給するクロック装置９０ａを備
え、同様に、Ｂ系ＣＰＵブロック１０ｂは、Ａ系ＣＰＵ
ブロック１０ａと同一周波数、かつ、同位相を有するク
ロックを、Ａ系ＣＰＵブロック１０ａとＢ系ＣＰＵブロ
ック１０ｂに供給するクロック装置９０ｂを備え、通常
は、一方のクロック装置が供給するクロックのみがＡ系
ＣＰＵブロック１０ａとＢ系ＣＰＵブロック１０ｂで共
通に使用される。

【００２３】Ａ系ＣＰＵブロック１０ａとＢ系ＣＰＵブ
ロック１０ｂは、上述したように同一の構成であって、
クロック装置９０ａまたは９０ｂのいずれか一方によっ
て供給されるクロックの周期にしたがって、同一動作、
即ち、同期動作を行っている。つまり、Ａ系ＣＰＵブロ
ック１０ａとＢ系ＣＰＵブロック１０ｂとは、同一の演
算処理を行う２重系動作を行っている。

【００２４】Ａ系ＣＰＵブロック１０ａは、少なくと
も、オンライン状態，切り離し状態，コピー状態の３つ
の状態を有し、ＰＸＩ５０ａの状態レジスタ５５ａにい
ずれかの状態を設定する。プロセッサ群２０ａとプロセ
ッサ群２０ｂは状態レジスタ５５ａの読み出しと書き込
みを行える。Ｂ系ＣＰＵブロック１０ｂも同様である。
以下に、３つの状態を説明する。

【００２５】オンライン状態は通常の演算処理を行って
いる状態であり、Ａ系ＣＰＵブロック１０ａとＢ系ＣＰ
Ｕブロック１０ｂの両方ともオンライン状態である場
合、両系ＣＰＵブロックは同期動作を行っている。

【００２６】切り離し状態は、２重化バス１１０ａおよ
び２重化バス１１０ｂへの送信と、２重化バス１１０ａ
および２重化バス１１０ｂからの受信を抑止した状態、
すなわち、２重化コンピュータシステムから論理的に切
り離された状態である。

【００２７】コピー状態は、自系ＣＰＵブロックのメモ
リを他系ＣＰＵブロックのメモリと一致させるために、
他系ＣＰＵブロックから送信されるメモリ内容のコピー
を受信する状態である。

【００２８】Ａ系周辺装置ブロック１００ａは、周辺装
置１５０ａを制御するＩＯＡと呼ばれる周辺装置制御装
置１４０ａと、端末接続装置１７０を制御するＩＯＡと
呼ばれる周辺装置制御装置１４１ａと、１つまたは複数
のＩＯＡ１４０ａを接続するＩ／Ｏバス１３０ａと、Ｉ
／Ｏバス１３０ａと２重化バス１１０ａを接続し、Ｉ／
Ｏバス１３０ａへのアクセスを調停する機能を有するＭ
ＢＡと呼ばれるＩ／Ｏバス制御装置１２０ａと、Ａ系周
辺装置ブロック１００ａにクロックを供給するクロック
装置１６０ａとを少なくとも備えた構成を有している。

【００２９】同様に、Ｂ系周辺装置ブロック１００ｂ
は、周辺装置１５０ｂを制御するIOAと呼ばれる周辺装
置制御装置１４０ｂと、端末接続装置１７０を制御する
ＩＯＡと呼ばれる周辺装置制御装置１４１ｂと、１つま
たは複数のＩＯＡ１４０ｂを接続するＩ／Ｏバス１３０
ｂと、Ｉ／Ｏバス１３０ｂと２重化バス１１０ｂを接続
し、Ｉ／Ｏバス１３０ｂへのアクセスを調停する機能を
有するＭＢＡと呼ばれるＩ／Ｏバス制御装置１２０ｂ
と、Ｂ系周辺装置ブロック１００ｂにクロックを供給す
るクロック装置１６０ｂとを少なくとも備えた構成を有
している。

【００３０】端末装置１８０は、本装置をオペレータが
操作することによって、例えば、２重化コンピュータシ
ステムの保守操作を行える。

【００３１】ユーザが、端末装置１８０を操作すること
によって、２重化コンピュータシステムに、予め定めら
れた処理を行うように要求すると、２重化コンピュータ
システムは、要求された処理をＡ系ＣＰＵブロック１０
ａとＢ系ＣＰＵブロック10ｂの双方で同時に実行する。
このため、一方のＣＰＵブロックに故障が発生して処理
が停止したとしても、他方のＣＰＵブロックにより、処
理が継続して実行され、要求した処理が行われることに
なる。

【００３２】次に、図２を参照して、特に本発明の主要
部であるＰＭＩ４０ａの構成および動作を説明する。な
お、ＰＭＩ４０ｂも同様の構成および動作である。

【００３３】ＰＭＩ４０ａは、プロセッサ群２０ａとデ
ータの送受信を行うプロセッサインターフェース４１０
ａと、メモリ３０ａに対してリードおよびライトを行う
メモリインターフェース４２０ａと、システムバス６０
ａを介して、ＤＳＢＡ７０ａ，８０ａとの間でデータの
送受信を行うシステムバスインターフェース４９０ａ
と、各種の論理演算素子とを有して構成される。

【００３４】プロセッサインターフェース４１０ａは、
プロセッサ群２０ａからのメモリアクセスに応答して、
メモリインターフェース４２０ａにメモリアクセスを要
求し、同様に、システムバスインターフェース４９０ａ
は、ＤＳＢＡ７０ａまたはＤＳＢＡ８０ａからのメモリ
アクセスに応答して、メモリインターフェース420aにメ
モリアクセスを要求する。メモリインターフェース４２
０ａは、プロセッサインターフェース４１０ａおよびシ
ステムバスインターフェース４９０ａからのメモリアク
セス要求を調停して、所望のメモリアクセスを実行す
る。１回のメモリアクセスでアクセスされる最大のデー
タ長は、キャッシュ群２２ａのデータライン長と同一で
ある。データラインは複数バイトのデータからなり連続
したアドレス領域に割り当てられる。なお、ＤＳＢＡ７
０ａまたはＤＳＢＡ８０ａからのメモリアクセスは、周
辺装置１５０ａ，１５０ｂからのデータ転送、いわゆる
ＤＭＡ(Daynamic Memory Access)によって生じるもので
ある。また、プロセッサインターフェース４１０ａは、
プロセッサ群２０ａによる、システムバス６０ａ以下の
各構成要素が有する各種レジスタの読み出しおよび書き
込み、いわゆるＰＩＯ(Peripheral Input／Output)アク
セスに応答して、システムバスインターフェース４９０
ａにＰＩＯアクセスを要求し、システムバスインターフ
ェース４９０ａはこのＰＩＯアクセス要求に応答して、
システムバス６０ａ以下の各構成要素の各種レジスタに
対し、所望のＰＩＯアクセスを実行する。

【００３５】メモリインターフェース４２０ａについ
て、さらに詳細な構成を述べる。

【００３６】メモリインターフェース４２０ａは、メモ
リアクセス制御回路４２１ａと、メモリ３０ａのロー・
アドレスおよびカラム・アドレスを生成するＲＡＳ／Ｃ
ＡＳ生成回路４２２ａと、メモリ３０ａから読み出した
リードデータのビット誤りをＥＣＣ(Error Correcting
Code）を用いて検出および訂正を行うＥＣＣチェック訂
正回路４２３ａと、メモリ３０ａへ書き込むライトデー
タのＥＣＣを生成するＥＣＣ生成回路４２４ａと、各種
の論理演算素子とを有して構成される。

【００３７】次に、メモリインターフェース４２０ａの
基本動作について説明する。

【００３８】プロセッサインターフェース４１０ａが、
メモリアクセス要求信号４１３ａと、リード／ライトお
よびデータ長を示すアクセスタイプコード信号４１４ａ
を、メモリアクセス制御回路４２１ａに出力し、同様
に、システムバスインターフェース４９０ａがメモリア
クセス要求信号４９３ａとアクセスタイプコード信号４
９４ａを、メモリアクセス制御回路４２１ａに出力する
と、メモリアクセス制御回路４２１ａは、これらの信号
を参照して、予め設定した優先順位に基づき、プロセッ
サインターフェース４１０ａまたはシステムバスインタ
ーフェース490aからのメモリアクセスのいずれか１つを
選択して、選択したメモリアクセスのアクセス元である
インターフェースに、アクセス受理信号４２５ａまたは
４２６ａを出力し、さらに、マルチプレクサ４２７ａを
切り換えて、プロセッサインターフェース４１０ａまた
はシステムバスインターフェース４９０ａが出力するメ
モリアクセスアドレス４１１ａまたは４９１ａのうち、
選択したいずれか一方をＲＡＳ／ＣＡＳ生成回路４２２
ａに送信して、ＲＡＳ／ＣＡＳ生成回路４２２ａで生成
されたロー・アドレスおよびカラム・アドレスを、バッ
ファ４３１ａを介してメモリ３０ａに送信する。

【００３９】さらに、メモリアクセス制御回路４２１ａ
は、選択したメモリアクセスがライトアクセスであれ
ば、マルチプレクサ４２９ａを切り換えて、プロセッサ
インターフェース４１０ａまたはシステムバスインター
フェース４９０ａが出力する、メモリライトデータ４１
２ａまたは４９２ａのうち選択したいずれか一方を、Ｅ
ＣＣ生成回路４２４ａで生成したＥＣＣとともに、バッ
ファ４３３ａを介して、メモリに送信し、または、選択
したメモリアクセスがリードアクセスであれば、メモリ
３０ａから、バッファ４３２ａを介して読み出したリー
ドデータを、ＥＣＣチェック訂正回路４２３ａに送信
し、そしてＥＣＣチェックおよび訂正を行った後のリー
ドデータを、デマルチプレクサ４２８ａを切り換えて、
プロセッサインターフェース４１０ａまたはシステムバ
スインターフェース４９０ａのうち選択したいずれか一
方へ送信する。

【００４０】次に、メモリコピーのための構成要素につ
いて説明する。

【００４１】メモリインターフェース４２０ａは、さら
に、メモリ３０ａに記憶されているデータをＢ系ＣＰＵ
ブロック１０ｂのメモリ３０ｂにコピーして、メモリ３
０ｂをメモリ３０ａと一致させる、いわゆるメモリコピ
ーを行うために、マルチプレクサ４２７ａで選択された
アクセスアドレスを格納するアドレスキューメモリ４５
１ａと、マルチプレクサ４２９ａで選択されたライトデ
ータ、および、ECCチェック訂正回路４２３ａから出力
されたリードデータを格納するデータキューメモリ４５
２ａと、データキューメモリ４５２ａに格納するライト
データおよびリードデータを選択するマルチプレクサ４
５３ａと、メモリ３０ａの読み出しと、アドレスキュー
メモリ４５１ａおよびデータキューメモリ４５２ａの制
御を行うメモリコピー制御回路４４０ａを備える。な
お、Ａ系ＣＰＵブロック１０ａは通常の処理と並行して
メモリコピーを実行するので、メモリコピー中に、通常
の処理によって常に変化するメモリ３０ａと、メモリ３
０ｂの一致性を維持するために、メモリ３０ａに記憶さ
れているデータをコピーするだけでなく、メモリ３０ａ
に書き込まれるライトデータもコピーする。

【００４２】図３に、メモリコピー制御回路４４０ａの
構成図を示す。

【００４３】メモリコピー制御回路４４０ａは、メモリ
コピー中であることを示すコピーモードフラグ４４４ａ
と、プロセッサがメモリコピーのためにメモリ３０ａの
読み出しを行っている、すなわち、メモリ３０ａの記憶
内容をコピーしていることを示すコピータスクフラグ４
４８ａと、メモリコピーのためのメモリ読み出しを実行
するプロセッサの番号を示すコピープロセッサレジスタ
４４９ａと、アドレスキューメモリ４４３ａおよびデー
タキューメモリ４４４ａの制御を行うコピー制御部４４
１ａを備える。

【００４４】コピーモードフラグ４４４ａと、コピータ
スクフラグ４４８ａと、コピープロセッサレジスタ４４
９ａは、プロセッサ群２０ａによって書き込み／読み出
し可能である。

【００４５】コピー制御部４４１ａは、コピーモードフ
ラグ４４４ａと、アクセスタイプコード信号４１４ａ，
４９４ａと、アクセス許可信号４２５ａ，４２６ａとを
参照して、コピーモードフラグ４４４ａが１にセットさ
れている場合は、プロセッサインターフェース４１０ａ
からのメモリライト要求に対するアクセス許可信号４２
５ａに応答して、マルチプレクサ４２７ａから出力され
るライトアドレスと、マルチプレクサ４２９ａから出力
されるライトデータを、アドレスキューメモリ４５１ａ
とデータキューメモリ４５２ａに格納し、さらに、シス
テムバスインターフェース４９０ａからのメモリライト
要求に対するアクセス許可信号426ａに応答して、マル
チプレクサ４２７ａから出力されるライトアドレスと、
マルチプレクサ４２９ａから出力されるライトデータ
を、アドレスキューメモリ451ａとデータキューメモリ
４５２ａに格納する。

【００４６】また、コピータスクフラグ４４８ａが１に
セットされている場合は、プロセッサインターフェース
４１０ａからのメモリライト要求に対するアクセス許可
信号４２５ａに応答して、マルチプレクサ４２７ａから
出力されるライトアドレスと、マルチプレクサ４２９ａ
から出力されるライトデータを、アドレスキューメモリ
４５１ａとデータキューメモリ４５２ａに格納し、さら
に、コピープロセッサレジスタ４４９ａで指定されたプ
ロセッサをアクセス元とする、プロセッサインターフェ
ース４１０ａからのメモリリード要求に対するアクセス
許可信号425ａに応答して、マルチプレクサ４２７ａか
ら出力されるリードアドレスと、ＥＣＣチェック訂正回
路４２３ａから出力されるリードデータを、アドレスキ
ューメモリ４５１ａとデータキューメモリ４５２ａに格
納し、さらに、システムバスインターフェース４９０ａ
からのメモリライト要求に対するアクセス許可信号426
ａに応答して、マルチプレクサ４２７ａから出力される
ライトアドレスと、マルチプレクサ４２９ａから出力さ
れるライトデータを、アドレスキューメモリ451ａとデ
ータキューメモリ４５２ａに格納する。なお、アドレス
キューメモリ451ａとデータキューメモリ４５２ａにア
ドレスおよびデータを格納する場所は、ポインタ４６０
ａで指定する。

【００４７】コピー制御部４４１ａはさらに、メモリア
クセスアドレスとデータがアドレスキューメモリ４５１
ａとデータキューメモリ４５２ａに格納されると、格納
された順に、Ｂ系ＣＰＵブロック１０ｂのメモリ３０ｂ
へ転送するために、システムバスインターフェース４９
０ａに、コピー送信要求信号４５８ａと、転送するアド
レスとデータが格納されている位置を示すポインタ４５
９ａを出力する。システムバスインターフェース４９０
ａは、コピー送信要求信号４５８ａに応答して、アドレ
スキューメモリ４５１ａとデータキューメモリ４５２ａ
から、ポインタ４５９ａで示されたアドレスとデータを
読み出し、これにコピーであることを示す識別子を付加
してシステムバス６０ａに送信する。この識別子は、例
えば、システムバス６０ａにおいて、バスアクセスの種
類を示すタイプコードの１つのパターンを割り当てるこ
とで実現できる。システムバスインターフェース４９０
ａは、システムバス６０ａへのコピー送信を終了する
と、コピー制御部４４１ａにコピー送信終了信号４９５
ａを出力する。コピー制御部４４１ａは、コピー送信終
了信号４９５ａを受信すると、上記と同様の動作で次の
コピー送信をシステムバスインターフェース４９０ａに
要求する。

【００４８】コピー制御部４４１ａはさらに、アドレス
キューメモリ４５１ａとデータキューメモリ４５２ａに
空がなくなると、メモリアクセス制御回路４２１ａに対
してＢＵＳＹ信号４５７ａを出力し、メモリアクセス制
御回路４２１ａはＢＵＳＹ信号４５７ａに応答して、コ
ピーを要するメモリアクセスを抑止する。例えば、コピ
ーモードフラグ４４４ａが１にセットされ、コピータス
クフラグ４４８ａが０にセットされている場合、ＢＵＳ
Ｙ信号４５７ａが出力されている間は、プロセッサによ
るライトアクセスと、ＤＭＡによるライトアクセスを受
け付けないようにして、また、コピータスクフラグ４４
８ａが１にセットされている場合、BUSY信号４５７ａが
出力されている間は、プロセッサによるリードおよびラ
イトアクセスと、ＤＭＡによるライトアクセスを受け付
けないようにする。これによってメモリコピーの欠如を
防ぐ。

【００４９】次に、図４を参照して、ＤＳＢＡ７０ａ，
８０ａ，７０ｂ，８０ｂの構成および動作を説明する。

【００５０】ＤＳＢＡ７０ａは、システムバス６０ａか
ら受信した、ＰＩＯリードアドレスと、ＰＩＯライトア
ドレス／データを、これらに対応するアクセスタイプコ
ードと共に格納するＰＩＯキューメモリ７１１ａと、シ
ステムバス６０ａから受信したＤＭＡリードデータを、
対応するアクセスタイプコードと共に格納するＤＭＡキ
ューメモリ７１２ａと、システムバス６０ａから受信し
たコピーアドレス／データを、対応するアクセスタイプ
コードと共に格納するコピーキューメモリ713aと、２重
化バス１１０ａから受信したＰＩＯリードデータを、対
応するアクセスタイプコードと共に格納するＰＩＯキュ
ーメモリ７２１ａと、２重化バス110ａから受信した、
ＤＭＡリードアドレスと、ＤＭＡライトアドレス／デー
タを、これらに対応するアクセスタイプコードと共に格
納するＤＭＡキューメモリ722ａと、２重化バス１１０
ａから受信したコピーアドレス／データを、対応するア
クセスタイプコードと共に格納するコピーキューメモリ
７２３ａと、システムバス６０ａの送受信を制御するシ
ステムバスアクセス制御回路７３１ａと、２重化バス１
１０ａを制御する２重化バス制御回路７４１ａと、２重
化バス１１０ａによってＤＳＢＡ７０ａに接続されてい
るＡ系周辺装置ブロックのＩ／Ｏアドレス領域を示すベ
ースアドレスレジスタ７５１ａと、ＰＭＩ４０ａからの
コピーアドレス／データを受け付けることを示すコピー
転送レジスタ７５３ａと、DSBA70a のモードを示すモー
ドフラグ７５２ａと、各種の論理演算素子とを有して構
成される。ＤＳＢＡ８０ａ，７０ｂ，８０ｂも同様の構
成である。

【００５１】なお、システムバス６０ａおよび２重化バ
ス１１０ａは、アドレスとデータを同一の信号線によっ
て時分割で送信しても、アドレスとデータを別々の信号
線を用いて送信してもよい。また、ベースアドレスレジ
スタ７５１ａと、コピー転送レジスタ７５３ａと、モー
ドフラグ７５２ａは、プロセッサ群２０ａによって書き
込み／読み出し可能である。

【００５２】システムバスアクセス制御回路７３１ａ
は、ＰＭＩ４０ａによってシステムバス６０ａに出力さ
れたアドレスと、ベースアドレスレジスタ７５１ａの値
とを照合し、出力されたアドレスが、ＤＳＢＡ７０ａに
接続されているＡ系周辺装置ブロックのＩ／Ｏアドレス
領域内であると、バッファ７３２ａを介して当該アクセ
スを受信し、デマルチプレクサ７３４ａによって所定の
キューメモリに格納する。ただし、コピーアドレス／デ
ータの受信は、コピー転送レジスタ７５３ａの設定によ
って規定される。

【００５３】コピー転送レジスタ７５３ａは、図５に示
すように、ＰＭＩ４０ａからのコピーアドレス／データ
を受け付けることを示すＣＯＰＹフラグ７３５１ａと、
受け付けるべきコピーアドレスの最下位２ビットの値を
示すＣＡＤ１フラグ7352ａおよびＣＡＤ２フラグ７３５
３ａと、ＣＡＤ１フラグ７３５２ａおよびＣＡＤ２フラ
グ７３５２ａがそれぞれ有効であることを示すＣＡＥ１
フラグ７３５４ａおよびＣＡＥ２フラグ７３５５ａを有
しており、例えば、ＣＯＰＹフラグ７３５１ａを１に、
ＣＡＥ１フラグ７３５４ａを０に、ＣＡＥ２フラグ７３
５５ａを１にそれぞれ設定すると、システムバスアクセ
ス制御回路７３１ａは、ＰＭＩ４０ａからのコピーアド
レス／データのうち、アドレスの最下位１ビットの値が
ＣＡＤ２フラグ７３５２ａに設定された値と等しいもの
だけを受け付け、あるいは、COPYフラグ７３５１ａを１
に、ＣＡＥ１フラグ７３５４ａを１に、ＣＡＥ２フラグ
７３５５ａを１にそれぞれ設定すると、システムバスア
クセス制御回路７３１ａは、ＰＭＩ４０ａからのコピー
アドレス／データのうち、アドレスの最下位２ビットの
値がＣＡＤ１フラグ７３５２ａとＣＡＤ２フラグ７３５
２ａに設定された値と等しいものだけを受け付けて、デ
マルチプレクサ７３４ａによって選択したコピーキュー
メモリ７１３ａに格納する。

【００５４】システムバスアクセス制御回路７３１ａ
は、さらに、ＰＩＯキューメモリ721aと、ＤＭＡキュー
メモリ７２２ａと、コピーキューメモリ７２３ａのいず
れかに格納されたアドレス，データ，アクセスタイプコ
ードを、予め定めた優先順位にしたがい、マルチプレク
サ７３５ａによって選択し、バッファ７３３ａを介し
て、システムバス６０ａに出力する。

【００５５】ＤＳＢＡ７０ａは、モードフラグ７５２ａ
によってプライマリモードとセカンダリモードのいずれ
かのモードに設定できる。プライマリモードのＤＳＢＡ
は、２重化バスへアドレス／データおよび制御信号を出
力し、セカンダリモードのＤＳＢＡは、２重化バスへの
アドレス／データおよび制御信号の出力を抑止する。こ
れは、Ａ系ＣＰＵブロック１０ａとＢ系ＣＰＵブロック
１０ｂから、２重化バス１１０ａまたは２重化バス１１
０ｂへの出力の衝突を防ぐためである。したがって、Ｄ
ＳＢＡ７０ａとＤＳＢＡ７０ｂのうち、一方をプライマ
リモードに、他方をセカンダリモードに設定し、ＤＳＢ
Ａ８０ａとＤＳＢＡ８０ｂのうち、一方をプライマリモ
ードに、他方をセカンダリモードに設定する。

【００５６】２重化バス制御回路７４１ａは、ＭＢＡ１
２０ａによって２重化バス１１０ａに出力されたアドレ
ス，データ，アクセスタイプコードを、バッファ７４３
ａを介して受信し、デマルチプレクサ７４５ａによって
所定のキューメモリに格納する。

【００５７】２重化バス制御回路７４１ａは、さらに、
ＰＩＯキューメモリ７１１ａと、ＤＭＡキューメモリ７
１２ａと、コピーキューメモリ７１３ａのいずれかに格
納されたアドレス，データ，アクセスタイプコードを、
予め定めた優先順位にしたがい、マルチプレクサ７４４
ａによって選択し、バッファ７４２ａを介して、２重化
バス１１０ａに出力する。

【００５８】２重化バス制御回路７４１ａは、ＰＸＩ５
０ａの状態レジスタ５５ａが示すＡ系ＣＰＵブロック１
０ａの状態、および、モードフラグ７５２ａが示すモー
ドに対応して２重化バスを制御する。即ち、オンライン
状態かつプライマリモードの場合、２重化バス制御回路
７４１ａは、バッファ７４６ａ，７４３ａを介して、２
重化バス１１０ａからの制御信号，アドレス，データ，
アクセスタイプコードを受信し、かつ、バッファ７４７
ａ，７４２ａを介して、２重化バス１１０ａへ、制御信
号，アドレス，データ，アクセスタイプコードを送信す
る。

【００５９】オンライン状態かつセカンダリモードの場
合、２重化バス制御回路７４１ａは、バッファ７４６
ａ，７４３ａを介して、２重化バス１１０ａからの制御
信号，アドレス，データ，アクセスタイプコードを受信
するが、２重化バス１１０ａへの制御信号，アドレス，
データ，アクセスタイプコードの出力は、バッファ747
a，７４２ａを常にハイ・インピーダンスにして、２重
化バス１１０ａへの出力を抑止する。但し、２重化バス
制御回路７４１ａは、制御信号，アドレス，データ，ア
クセスタイプコードを２重化バス１１０ａへ出力したと
見なす。

【００６０】コピー状態の場合、いずれのＤＳＢＡもセ
カンダリモードに設定し、２重化バス１１０ａのバスア
クセスタイプコードを監視して、他系ＣＰＵブロックか
ら送信されたメモリコピーアドレス／データおよびタイ
プコードのみを受信し、ＭＢＡ１２０ａから送信された
ＤＭＡライトアクセスは受信しないようにする。２重化
バス１１０ａへの制御信号，アドレス，データ，アクセ
スタイプコードの出力は、バッファ７４７ａ，７４２ａ
を常にハイ・インピーダンスにして、２重化バス１１０
ａへの出力を抑止する。

【００６１】切り離し状態の場合、２重化バス１１０ａ
から受信した制御信号，アドレス，データ，アクセスタ
イプコードを受け捨て、かつ、２重化バス１１０ａへの
制御信号，アドレス，データ，アクセスタイプコードの
出力は、バッファ７４７ａ，７４２ａを常にハイ・イン
ピーダンスにして、２重化バス１１０ａへの出力を抑止
する。

【００６２】次に、図１，図６，図７を参照して、Ａ系
ＣＰＵブロック１０ａとＢ系ＣＰＵブロック１０ｂとが
オンライン状態、即ち、同期動作を行っている時の、メ
モリ３０ａ，３０ｂと、周辺装置１５０ａ，１５０ｂと
の間のデータ転送、いわゆるＤＭＡ（Daynamic Memory
Access）について説明する。

【００６３】Ａ系ＣＰＵブロック１０ａとＢ系ＣＰＵブ
ロック１０ｂがオンライン状態の場合、ＤＳＢＡ７０ａ
と８０ｂはプライマリモードに、ＤＳＢＡ７０ｂと８０
ａはセカンダリモードに設定される。

【００６４】ＤＭＡは、ＩＯＡ１４０ａ，１４０ｂが実
行する。ＤＭＡによるメモリアクセスは、プロセッサに
よるメモリアクセスとは全く独立に実行されるので、PM
I40aとＰＭＩ４０ｂにおいて、ＤＭＡによるメモリアク
セスと、プロセッサによるメモリアクセスとの競合が発
生するが、前述したように、メモリインターフェース４
２０ａ，４２０ｂが、これらのメモリアクセスを調停し
て、所望のメモリアクセスを実行する。

【００６５】図５は、周辺装置１５０ａからメモリ３０
ａとメモリ３０ｂへのＤＭＡを示している。ＩＯＡ１４
０ａは、周辺装置１５０ａから読み出したデータを、Ｉ
／Ｏバス１３０ａを介してＭＢＡ１２０ａに送信し、Ｍ
ＢＡ１２０ａは受信したデータを２重化バス１１０ａに
出力する。ＤＳＢＡ７０ａとＤＳＢＡ７０ｂは、２重化
バス１１０ａに出力されたデータを同時に受信し、そし
て同時に、システムバス６０ａとシステムバス６０ｂを
介してＰＭＩ４０ａとＰＭＩ４０ｂに送信する。ＰＭＩ
４０ａとＰＭＩ４０ｂは、受信したデータをメモリ３０
ａとメモリ30ｂに同時に書き込む。周辺装置１５０ｂか
らメモリ３０ａとメモリ３０ｂへのDMAも同様に行われ
る。

【００６６】図６は、メモリ３０ａとメモリ３０ｂから
周辺装置１５０ａへのＤＭＡを示している。ＰＭＩ４０
ａとＰＭＩ４０ｂは、メモリ３０ａとメモリ３０ｂから
同時に読み出したデータを、システムバス６０ａとシス
テムバス６０ｂを介してＤＳＢＡ７０ａとＤＳＢＡ７０
ｂに同時に送信する。ＤＳＢＡ７０ａとDSBA70bは受信
したデータを、２重化バス１１０ａを介してＭＢＡ１２
０ａに送信する。但し、実際に２重化バス１１０ａにデ
ータを出力するのは、プライマリモードであるＤＳＢＡ
７０ａだけであり、セカンダリモードであるＤＳＢＡ７
０ｂは出力しない。これは、ＤＳＢＡ７０ａとＤＳＢＡ
７０ｂが同時に２重化バス１１０ａをドライブすること
により２重化バス１１０ａの信号が不安定になるのを防
止するためである。ＭＢＡ１２０ａは受信したデータ
を、Ｉ／Ｏバス１３０ａを介してＩＯＡ１４０ａに送信
し、ＩＯＡ１４０ａは受信したデータを周辺装置150ａ
に送信する。メモリ３０ａとメモリ３０ｂから周辺装置
１５０ｂへのＤＭＡも同様に行われる。

【００６７】次に、図１，図８，図９，図１０，図１１
を参照して、Ａ系ＣＰＵブロック１０ａがオンライン状
態，Ｂ系ＣＰＵブロック１０ｂがコピー状態、即ち、メ
モリ３０ａからメモリ３０ｂへのメモリコピーを行って
いる時のコピー転送について説明する。

【００６８】Ａ系ＣＰＵブロック１０ａがオンライン状
態，Ｂ系ＣＰＵブロック１０ｂがコピー状態の場合，Ｄ
ＳＢＡ７０ａと８０ａはプライマリモードに、ＤＳＢＡ
70ｂと８０ｂはセカンダリモードに設定される。また、
ＤＳＢＡ７０ａと８０ａのコピー転送レジスタは、図８
に示すように設定され、これにより、アドレスが偶数で
あるコピーは、ＤＳＢＡ７０ａによって２重化バス１１
０ａを経由して転送され、アドレスが奇数であるコピー
は、ＤＳＢＡ８０ａによって２重化バス110ｂを経由し
て転送される。

【００６９】図９は、プロセッサ群２０ａのうち、コピ
ープロセッサレジスタ４４９ａで指定されたプロセッサ
によって読み出されたメモリ３０ａの内容のコピー転送
を示している。

【００７０】ＰＭＩ４０ａは、コピープロセッサレジス
タ４４９ａで指定されたプロセッサによって読み出され
たメモリ３０ａの内容のコピーを、システムバス６０ａ
を介してＤＳＢＡ７０ａまたはＤＳＢＡ８０ａに送信す
る。ＤＳＢＡ７０ａとＤＳＢＡ８０ａは受信したコピー
を、２重化バス１１０ａまたは２重化バス110bを介して
ＤＳＢＡ７０ｂまたはＤＳＢＡ８０ｂに送信する。ＤＳ
ＢＡ７０ｂとＤＳＢＡ８０ｂは、システムバス６０ｂを
介してＰＭＩ４０ｂに送信する。ＰＭＩ４０ｂは、受信
したコピーをメモリ３０ｂに書き込む。

【００７１】図１０は、プロセッサ群２０ａからメモリ
３０ａへのライトアクセスのコピー転送を示している。

【００７２】ＰＭＩ４０ａは、プロセッサ群２０ａから
メモリ３０ａへのライトアクセスのコピーを、システム
バス６０ａを介してＤＳＢＡ７０ａまたはＤＳＢＡ８０
ａに送信する。ＤＳＢＡ７０ａとＤＳＢＡ８０ａは受信
したコピーを、２重化バス１１０ａまたは２重化バス１
１０ｂを介してＤＳＢＡ７０ｂまたはＤＳＢＡ80ｂに送
信する。ＤＳＢＡ７０ｂとＤＳＢＡ８０ｂは、システム
バス６０ｂを介してＰＭＩ４０ｂに送信する。ＰＭＩ４
０ｂは、受信したコピーをメモリ３０ｂに書き込む。

【００７３】図１１は、周辺装置１５０ａからメモリ３
０ａへのＤＭＡライトアクセスのコピー転送を示してい
る。

【００７４】メモリコピー実行中にＤＭＡライトアクセ
スを実行すると、メモリ一致性を喪失する場合がある。
なぜなら、あるメモリ領域に対して、ＤＭＡライトアク
セスを図６に示すように実行したとき、ＤＭＡライトア
クセスによってメモリ３０ａとメモリ３０ｂにデータが
書き込まれる直前に、メモリコピー制御回路４４０ａが
同一メモリ領域を読み出してそのコピーをメモリ３０ｂ
へ転送すると、メモリ３０ｂにおいて、ＤＭＡライトに
よって更新されたメモリ領域が、メモリ３０ａからのコ
ピーによって再び更新される前の状態に書き戻されてし
まい、メモリ３０ａとメモリ３０ｂの当該領域が不一致
となるからである。したがって、メモリコピー制御回路
４４０ａによって、ＤＭＡライトアクセスのコピー転送
を、以下に説明するように実行し、メモリの一致化を行
う。

【００７５】ＩＯＡ１４０ａは、周辺装置１５０ａから
読み出したデータを、Ｉ／Ｏバス１３０ａを介してＭＢ
Ａ１２０ａに送信し、ＭＢＡ１２０ａは受信したデータ
を２重化バス１１０ａに出力する。ＤＳＢＡ７０ａは２
重化バス１１０ａに出力されたデータを受信し、ＤＳＢ
Ａ７０ｂは２重化バス１１０ａに出力されたデータを受
信しない。ＤＳＢＡ７０ａは受信したデータをシステム
バス６０ａを介してＰＭＩ４０ａに送信する。ＰＭＩ４
０ａは、受信したデータをメモリ３０ａに書き込むとと
もに、そのライトアクセスのコピーを、システムバス６
０ａを介してＤＳＢＡ７０ａまたはＤＳＢＡ８０ａに送
信する。ＤＳＢＡ７０ａとDSBA80aは受信したコピー
を、２重化バス１１０ａまたは２重化バス１１０ｂを介
してＤＳＢＡ７０ｂまたはＤＳＢＡ８０ｂに送信する。
ＤＳＢＡ７０ｂとDSBA80bは、システムバス６０ｂを介
してＰＭＩ４０ｂに送信する。ＰＭＩ４０ｂは、受信し
たコピーをメモリ３０ｂに書き込む。

【００７６】次に、図１２に、Ｂ系ＣＰＵブロック１０
ｂに故障が発生した場合の、障害回復処理プログラムの
実行による障害回復動作を説明するためのフローチャー
トを示す。

【００７７】図中、左側には、Ａ系ＣＰＵブロック１０
ａにおける動作、右側には、Ｂ系ＣＰＵブロック１０ｂ
における動作を示す。始めは、両系ＣＰＵブロックとも
オンライン状態であり、同期動作を行っている（ステッ
プ１２００）。

【００７８】Ｂ系ＣＰＵブロック１０ｂにおいて故障の
発生が検出されると(ステップ1201)、Ｂ系ＣＰＵブロッ
ク１０ｂは、ＰＸＩ５０ｂによってＡ系ＣＰＵブロック
10ａに故障検出を報告する（ステップ１２０２）。Ａ系
ＣＰＵブロック１０ａは、故障検出報告に応答して、Ｂ
系ＣＰＵブロック１０ｂのＰＸＩ５０ｂに切り離しを要
求する(ステップ１２０３)。ＰＸＩ５０ｂは、Ｂ系ＣＰ
Ｕブロック１０ｂで故障が検出され、かつ、Ａ系ＣＰＵ
ブロック１０ａから切り離し要求を受けた時、状態レジ
スタ５５ｂを切り離し状態に設定する。ＤＳＢＡ７０ｂ
とＤＳＢＡ80ｂは切り離し状態になると、２重化バス１
１０ａおよび１１０ｂとの送受信を抑止する。これによ
り、Ｂ系ＣＰＵブロック１０ｂは２重化コンピュータシ
ステムから切り離され（ステップ１２０４）、Ａ系ＣＰ
Ｕブロック１０ａが、単独で処理を継続することにな
る。この時点で、２重系動作が行われなくなる。

【００７９】システムの保守管理を行うユーザは、Ｂ系
ＣＰＵブロック１０ｂの故障部分、例えば、故障したプ
ロセッサやメモリ等を、正常動作する同一の機能を有す
るデバイスと交換する作業を行い（ステップ１２０
５）、作業完了後に、端末装置１８０の操作等によっ
て、Ｂ系ＣＰＵブロック１０ｂを起動する(ステップ120
6)。

【００８０】なお、Ｂ系ＣＰＵブロック１０ｂの起動
は、端末装置１８０の操作により行えるようにシステム
を構成してもよいし、Ｂ系ＣＰＵブロック１０ｂに起動
スイッチを設け、この起動スイッチの操作によって、起
動操作に対応した処理を行うプログラムを実行するよう
にしておいてもよい。

【００８１】Ｂ系ＣＰＵブロック１０ｂは、起動操作が
行われると、ＲＯＭ３５ｂに内蔵してある、自己診断プ
ログラムの実行により、Ｂ系ＣＰＵブロック１０ｂが正
常であるかどうかをチェックし（ステップ１２０７）、
初期化プログラムの実行により、キャッシュ群２２ｂや
メモリ３０ｂを初期化し（ステップ１２０８）、Ａ系Ｃ
ＰＵブロック１０ａに初期化完了を報告する（ステップ
１２０９）。

【００８２】Ａ系ＣＰＵブロック１０ａは、初期化完了
報告に応答して、Ｂ系ＣＰＵブロック１０ｂをコピー状
態に設定し（ステップ１２１０）、メモリコピーを行う
（ステップ１２１１）。そして、メモリコピーが完了し
た後、両系ＣＰＵブロックの同期化を行う（ステップ１
２１２）。この同期化は、両系ＣＰＵブロックの同時リ
セットによって行ってもよいし、あるいは、両系ＣＰＵ
ブロックが、Ａ系周辺装置ブロック１００ａまたはＢ系
周辺装置ブロック１００ｂの、ある特定のＩ／Ｏレジス
タにリードアクセスし、その応答（両系ＣＰＵブロック
に同時に返送される）によって行ってもよいし、あるい
は、同期化のためのタイミング信号を互いに送信して行
ってもよい。

【００８３】両系ＣＰＵブロックの同期化が終了した
後、Ａ系ＣＰＵブロック１０ａは、Ｂ系ＣＰＵブロック
１０ｂをオンライン状態に設定して、２重系動作を再開
する（ステップ１２１３）。

【００８４】図１３は、メモリコピーの動作内容を示す
フローチャートである。メモリコピーのための一連の処
理は、オンライン状態であるＣＰＵブロックのプロセッ
サ群のうちの１つの指定されたプロセッサが行う。

【００８５】まず、指定されたプロセッサは、コピーモ
ードフラグ４４４ａを１にセットする（ステップ１３０
１）。

【００８６】次に、指定されたプロセッサは、コピータ
スクフラグ４４８ａを１にセットする（ステップ１３０
２）。

【００８７】次に、指定されたプロセッサは、一定のメ
モリ領域のキャッシュをフラッシュする（ステップ１３
０３）。これは、プロセッサによるメモリリードアクセ
スを確実に発生させるためである。

【００８８】次に、指定されたプロセッサは、キャッシ
ュをフラッシュが実行されたメモリ領域に対して、ロー
ド命令を実行する(ステップ１３０４)。当該メモリ領域
は、ステップ１３０３でキャッシュフラッシュされてお
り、このため、ロード命令を実行するとキャッシュミス
が発生し、メモリリードが実行される。このメモリリー
ドによって読み出されたメモリの記憶内容は、メモリコ
ピー制御回路４４０ａによってコピーされ、他系のメモ
リへ転送される。

【００８９】次に、指定されたプロセッサは、ロード命
令が実行されたメモリ領域に対して、再びキャッシュフ
ラッシュを実行する（ステップ１３０５）。これは、通
常の演算処理とは無関係にロード命令が実行されたメモ
リ領域のキャッシュ一貫性を回復するためである。

【００９０】なお、ステップ１３０３，１３０４および
１３０５は、例えば、４キロバイトのメモリ領域を単位
として行ってもよいし、キャッシュラインと同じサイズ
のメモリ領域のメモリ空間を単位として行ってもよい。

【００９１】次に、指定されたプロセッサは、コピータ
スクフラグ４４８ａを０にセットする（ステップ１３０
６）。

【００９２】次に、指定されたプロセッサは、全てのメ
モリ領域をコピーしたか判定する（ステップ１３０
７）。全てのメモリ領域がコピーされていないならば、
通常の演算処理に対する影響を小さくするために、予め
定めた時間間隔を開けて（ステップ１３０８）、次のア
ドレス領域に対し、ステップ１３０２からステップ1306
までを実行する。全てのメモリ領域がコピーされたな
ら、プロセッサ群の全てのキャッシュをフラッシュし
て、キャッシュにだけ存在するデータをもコピーし、キ
ャッシュも含んだ全メモリ領域の一致性を確立する（ス
テップ１３０９）。これで、メモリコピーは終了する。

【００９３】以上の説明においては、メモリ３０ａの全
記憶内容をコピーするために、プロセッサ群２０ａの１
つのプロセッサによってメモリ３０ａの記憶内容の読み
出しを行い、また、メモリコピーにおけるデータ一致性
を保証するために、ＤＭＡライトアクセスを常にコピー
しているが、他の実施の形態として、プロセッサ／メモ
リインターフェース４０ａが備える専用のメモリコピー
制御回路によってメモリ３０ａの記憶内容の読み出しを
行うことで、プロセッサの負担を低減することも考えら
れるし、また、メモリコピー中に発生したＤＭＡライト
アクセスのうち、データ一致性の喪失を引き起こす可能
性があると判断したＤＭＡライトアクセスだけをコピー
することで、コピーデータやＤＭＡの転送経路となる２
重化バスへの負荷を削減することも考えられる。

【００９４】即ち、第２の実施の形態として、プロセッ
サ／メモリインターフェース４０ａが備える専用のメモ
リコピー制御回路によってメモリ３０ａの記憶内容の読
み出しを行い、ＤＭＡライトアクセスを常にコピーする
実施の形態、あるいは、プロセッサによってメモリ３０
ａの記憶内容の読み出しを行い、データ一致性の喪失を
引き起こす可能性があると判断したＤＭＡライトアクセ
スだけをコピーする実施の形態、あるいは、プロセッサ
／メモリインターフェース４０ａが備える専用のメモリ
コピー制御回路によってメモリ３０ａの記憶内容の読み
出しを行い、データ一致性の喪失を引き起こす可能性が
あると判断したＤＭＡライトアクセスだけをコピーする
実施の形態が考えられる。ここでは説明上、プロセッサ
／メモリインターフェース４０ａが備える専用のメモリ
コピー制御回路によってメモリ３０ａの記憶内容の読み
出しを行い、データ一致性の喪失を引き起こす可能性が
あると判断したＤＭＡライトアクセスだけをコピーする
実施の形態を第２の実施の形態として説明するが、既に
説明した第１の実施の形態と、以下に説明する第２の実
施の形態から、プロセッサ／メモリインターフェース４
０ａが備える専用のメモリコピー制御回路によってメモ
リ３０ａの記憶内容の読み出しを行い、ＤＭＡライトア
クセスを常にコピーする実施の形態、あるいは、プロセ
ッサによってメモリ３０ａの記憶内容の読み出しを行
い、データ一致性の喪失を引き起こす可能性があると判
断したＤＭＡライトアクセスだけをコピーする実施の形
態を容易に実現できることは言うまでもない。

【００９５】以下、本発明にかかる第２の実施の形態
を、図１４，図１５，図１６，図１７を参照して説明す
る。なお、第２の実施の形態における２重化コンピュー
タシステム，ＤＳＢＡ，Ａ系ＣＰＵブロックとＢ系ＣＰ
Ｕブロックの同期動作，障害回復動作は、第１の実施の
形態と同じであり、図１，図４，図５，図６，図７，図
８，図１０，図１２は、第２の実施の形態にも適用され
る。

【００９６】図１４は第２の実施の形態におけるＰＭＩ
４０ａの構成を示している。PMI40aは、プロセッサ群２
０ａとデータの送受信を行うプロセッサインターフェー
ス１４１０ａと、メモリ３０ａに対してリードおよびラ
イトを行うメモリインターフェース１４２０ａと、シス
テムバス６０ａを介して、ＤＳＢＡ７０ａ，８０ａとの
間でデータの送受信を行うシステムバスインターフェー
ス１４９０ａと、各種の論理演算素子とを有して構成さ
れる。

【００９７】プロセッサインターフェース１４１０ａ
は、プロセッサ群２０ａからのメモリアクセスに応答し
て、メモリインターフェース１４２０ａにメモリアクセ
スを要求し、同様に、システムバスインターフェース１
４９０ａは、ＤＳＢＡ７０ａまたはＤＳＢＡ８０ａから
のメモリアクセスに応答して、メモリインターフェース
１４２０ａにメモリアクセスを要求する。メモリインタ
ーフェース１４２０ａは、プロセッサインターフェース
１４１０ａおよびシステムバスインターフェース１４９
０ａからのメモリアクセス要求を調停して、所望のメモ
リアクセスを実行する。１回のメモリアクセスでアクセ
スされる最大のデータ長は、キャッシュ群２２ａのデー
タライン長と同一である。データラインは複数バイトの
データからなり連続したアドレス領域に割り当てられ
る。なお、ＤＳＢＡ７０ａまたはＤＳＢＡ８０ａからの
メモリアクセスは、周辺装置１５０ａ，１５０ｂからの
データ転送、いわゆるＤＭＡ（Daynamic Memory Acces
s）によって生じるものである。また、プロセッサイン
ターフェース１４１０ａは、プロセッサ群２０ａによ
る、システムバス６０ａ以下の各構成要素が有する各種
レジスタの読み出しおよび書き込み、いわゆるＰＩＯ
（Peripheral Input／Output）アクセスに応答して、シ
ステムバスインターフェース１４９０ａにＰＩＯアクセ
スを要求し、システムバスインターフェース１４９０ａ
はこのＰＩＯアクセス要求に応答して、システムバス６
０ａ以下の各構成要素の各種レジスタに対し、所望のＰ
ＩＯアクセスを実行する。

【００９８】メモリインターフェース１４２０ａについ
て、さらに詳細な構成を述べると、メモリインターフェ
ース１４２０ａは、メモリアクセス制御回路１４２１ａ
と、メモリ３０ａのロー・アドレスおよびカラム・アド
レスを生成するＲＡＳ／CAS生成回路１４２２ａと、メ
モリ３０ａから読み出したリードデータのビット誤りを
ＥＣＣ(Error Correcting Code）を用いて検出および訂
正を行うＥＣＣチェック訂正回路１４２３ａと、メモリ
３０ａへ書き込むライトデータのＥＣＣを生成するＥＣ
Ｃ生成回路１４２４ａと、各種の論理演算素子とを有し
て構成される。次に、メモリインターフェース１４２０
ａの基本動作について説明する。

【００９９】プロセッサインターフェース１４１０ａ
が、メモリアクセス要求信号1413ａと、リード／ライト
およびデータ長を示すアクセスタイプコード信号１４１
４ａを、メモリアクセス制御回路１４２１ａに出力し、
同様に、システムバスインターフェース１４９０ａがメ
モリアクセス要求信号１４９３ａとアクセスタイプコー
ド信号１４９４ａを、メモリアクセス制御回路１４２１
ａに出力すると、メモリアクセス制御回路１４２１ａ
は、これらの信号を参照して、予め設定した優先順位に
基づき、プロセッサインターフェース１４１０ａまたは
システムバスインターフェース１４９０ａからのメモリ
アクセスのいずれか１つを選択して、選択したメモリア
クセスのアクセス元であるインターフェースに、アクセ
ス受理信号１４２５ａまたは１４２６ａを出力し、さら
に、マルチプレクサ１４２７ａを切り換えて、プロセッ
サインターフェース１４１０ａが出力するメモリアクセ
スアドレス１４１１ａ、または、システムバスインター
フェース１４９０ａが出力するメモリアクセスアドレス
１４９１ａ、または、メモリコピー制御回路1440ａが出
力するメモリコピーアドレス１４５４ａのうち、選択し
た１つをＲＡＳ／CAS生成回路１４２２ａに送信して、
ＲＡＳ／ＣＡＳ生成回路１４２２ａで生成されたロー・
アドレスおよびカラム・アドレスを、バッファ１４３１
ａを介してメモリ３０ａに送信する。

【０１００】さらに、メモリアクセス制御回路１４２１
ａは、選択したメモリアクセスがライトアクセスであれ
ば、マルチプレクサ１４２９ａを切り換えて、プロセッ
サインターフェース１４１０ａまたはシステムバスイン
ターフェース１４９０ａが出力する、メモリライトデー
タ１４１２ａまたは１４９２ａのうち選択したいずれか
一方を、ＥＣＣ生成回路１４２４ａで生成したＥＣＣと
ともに、バッファ１４３３ａを介して、メモリに送信
し、または、選択したメモリアクセスがリードアクセス
であれば、メモリ３０ａから、バッファ１４３２ａを介
して読み出したリードデータを、ＥＣＣチェック訂正回
路１４２３ａに送信し、そしてＥＣＣチェックおよび訂
正を行った後のリードデータを、デマルチプレクサ１４
２８ａを切り換えて、プロセッサインターフェース１４
１０ａまたはシステムバスインターフェース１４９０ａ
のうち選択したいずれか一方へ送信する。

【０１０１】次に、メモリコピーのための構成要素につ
いて説明する。

【０１０２】メモリインターフェース１４２０ａは、さ
らに、メモリ３０ａに記憶されているデータをＢ系ＣＰ
Ｕブロック１０ｂのメモリ３０ｂにコピーして、メモリ
30ｂをメモリ３０ａと一致させる、いわゆるメモリコピ
ーを行うために、マルチプレクサ４２７ａで選択された
アクセスアドレスを格納するアドレスキューメモリ４５
１ａと、マルチプレクサ１４２９ａで選択されたライト
データ、および、ＥＣＣチェック訂正回路１４２３ａか
ら出力されたリードデータを格納するデータキューメモ
リ１４５２ａと、データキューメモリ１４５２ａに格納
するライトデータおよびリードデータを選択するマルチ
プレクサ１４５３ａと、メモリ30ａの読み出しと、アド
レスキューメモリ１４５１ａおよびデータキューメモリ
１４５２ａの制御を行うメモリコピー制御回路１４４０
ａを備える。なお、Ａ系ＣＰＵブロック１０ａは通常の
処理と並行してメモリコピーを実行するので、メモリコ
ピー中に、通常の処理によって常に変化するメモリ３０
ａと、メモリ30ｂの一致性を維持するために、メモリ３
０ａに記憶されているデータをコピーするだけでなく、
メモリ３０ａに書き込まれるライトデータもコピーす
る。

【０１０３】図１５に、第２の実施の形態におけるメモ
リコピー制御回路１４４０ａの構成図を示す。メモリコ
ピー制御回路１４４０ａは、メモリコピー実行のトリガ
となるコピーモードフラグ１４４４ａと、メモリ３０ａ
に記憶されているデータをコピーするために、メモリ３
０ａから読み出すべきアドレスを示すコピーアドレスレ
ジスタ１４４３ａと、コピーアドレスレジスタ１４４３
ａが示すアドレスへのリードアクセスを発生する読み出
し部１４４２ａと、読み出し部１４４２ａによるリード
アクセスの発生間隔を決定するタイマ手段１４４５ａ
と、メモリ３０ｂにおいて、コピーによる不正なオーバ
ーラップが生じることを判定する判定部１４４６ａと、
アドレスキューメモリ１４４３ａおよびデータキューメ
モリ１４４４ａの制御を行うコピー制御部１４４１ａを
備える。

【０１０４】コピーモードフラグ１４４４ａと、コピー
アドレスレジスタ１４４３ａは、プロセッサ群２０ａに
よって書き込み／読み出し可能である。また、コピーア
ドレスレジスタ１４４３ａは、メモリコピーアドレス１
４５４ａとして、マルチプレクサ１４２７ａに出力され
る。

【０１０５】読み出し部１４４２ａは、コピーモードフ
ラグ１４４４ａが１にセットされ、かつ、コピーアドレ
スレジスタ１４４３ａに０以外の値が設定されている場
合、メモリアクセス制御回路１４２１ａにメモリアクセ
ス要求信号１４５５ａを出力する。メモリアクセス制御
回路１４２１ａは、予め設定した優先順位に基づいてプ
ロセッサインターフェース１４１０ａ，システムバスイ
ンターフェース1490ａおよび読み出し部１４４２ａから
のメモリアクセスのいずれかを選択するが、読み出し部
１４４２ａからのメモリアクセスを選択した場合、読み
出し部1442ａにアクセス受理信号１４５６ａを出力する
とともに、マルチプレクサ１４２７ａによってコピーア
ドレスレジスタ１４４３ａの値であるメモリコピーアド
レス１４５４ａをＲＡＳ／ＣＡＳ生成回路１４２２ａに
送信して、メモリリードアクセスを実行する。このとき
のリードデータ長は１ラインである。

【０１０６】読み出し部１４４２ａは、アクセス受理信
号１４５６ａに応答して、コピーアドレスレジスタ１４
４３ａの値を１ライン分だけデクリメントして、次に読
み出すべきラインのアドレスに設定し、タイマ手段１４
４５ａを起動する。タイマ手段１４４５ａは時間を計測
する機能を有しており、起動時から予め設定された待ち
時間が経過すると、読み出し部１４４２ａに待ち終了を
通知する。待ち時間の設定は、タイマ手段１４４５ａが
備えるレジスタへの書き込み操作によって行うようにし
ておけばよい。

【０１０７】読み出し部１４４２ａは、タイマ手段１４
４５ａからの待ち終了通知に応答して、メモリアクセス
制御回路１４２１ａに再びメモリアクセス要求信号1455
ａを出力する。

【０１０８】上記の動作は、コピーモードフラグ１４４
４ａが０にセットされるか、または、コピーアドレスレ
ジスタ１４４３ａの値が０になるまで繰り返し実行され
る。なお、読み出し部１４４２ａによるメモリアクセス
の優先順位は、通常の処理を行っているプロセッサ群２
０ａによるメモリアクセスを阻害しないように、最下位
に設定することが望ましい。

【０１０９】判定部１４４６ａは、コピーアドレスレジ
スタ１４４３ａの値と、システムバスインターフェース
１４９０ａからのメモリアクセスアドレス１４９１ａの
値と、システムバスインターフェース１４９０ａからの
アクセスタイプコード信号１４９４ａを参照し、アクセ
スタイプコード信号１４９４ａがメモリライトを示し、
かつ、メモリアクセスアドレス１４９１ａの値が、コピ
ーアドレスレジスタ１４４３ａの値より大きく、コピー
アドレスレジスタ１４４３ａの値＋定数より小さい値で
あると、Ｂ系ＣＰＵブロック１０ｂのメモリ３０ｂにお
いて、ＤＭＡライトにより更新されたメモリ領域に、同
じＤＭＡライトにより更新される前のメモリ３０ａのコ
ピーが書き込まれ、メモリ３０ａとメモリ３０ｂの不一
致が生じると判断し、コピー制御部１４４１ａに、シス
テムバスインターフェース１４９０ａからのメモリアク
セス、即ち、ＤＭＡライトのコピーを要求するために、
ＤＭＡライトコピー要求信号１４４７ａを出力する。な
お、上記の定数の値は、判定部１４４６ａが備えるレジ
スタへの書き込み操作によって行うようにしておくのが
望ましい。定数の値については後で説明する。

【０１１０】コピー制御部１４４１ａは、コピーモード
フラグ１４４４ａと、アクセスタイプコード信号１４１
４ａ，１４９４ａと、アクセス許可信号１４２５ａ，14
26ａ，１４５６ａとを参照して、コピーモードフラグ１
４４４ａが１にセットされている場合は、プロセッサイ
ンターフェース１４１０ａからのメモリライト要求に対
するアクセス許可信号１４２５ａに応答して、マルチプ
レクサ１４２７ａから出力されるライトアドレスと、マ
ルチプレクサ１４２９ａから出力されるライトデータ
を、アドレスキューメモリ１４５１ａとデータキューメ
モリ１４５２ａに格納し、アクセス許可信号１４５６ａ
に応答して、マルチプレクサ１４２７ａから出力される
リードアドレスと、ＥＣＣチェック訂正回路１４２３ａ
から出力されるリードデータを、アドレスキューメモリ
１４５１ａとデータキューメモリ１４５２ａに格納し、
さらに、判定部１４４６ａがＤＭＡライトコピー要求信
号１４４７ａを出力している場合は、システムバスイン
ターフェース１４９０ａからのメモリライト要求に対す
るアクセス許可信号１４２６ａに応答して、マルチプレ
クサ１４２７ａから出力されるライトアドレスと、マル
チプレクサ1429ａから出力されるライトデータを、アド
レスキューメモリ１４５１ａとデータキューメモリ１４
５２ａに格納する。アドレスキューメモリ１４５１ａと
データキューメモリ１４５２ａの格納場所は、ポインタ
１４６０ａで定める。

【０１１１】コピー制御部１４４１ａはさらに、メモリ
アクセスアドレスとデータがアドレスキューメモリ１４
５１ａとデータキューメモリ１４５２ａに格納される
と、格納された順に、Ｂ系ＣＰＵブロック１０ｂのメモ
リ３０ｂへ転送するために、システムバスインターフェ
ース１４９０ａに、コピー送信要求信号１４５８ａと、
転送するアドレスとデータが格納されている位置を示す
ポインタ１４５９ａを出力する。システムバスインター
フェース１４９０ａは、コピー送信要求信号１４５８ａ
に応答して、アドレスキューメモリ１４５１ａとデータ
キューメモリ１４５２ａから、ポインタ１４５９ａで示
されたアドレスとデータを読み出し、これにコピーであ
ることを示す識別子を付加してシステムバス６０ａに送
信する。この識別子は、例えば、システムバス６０ａに
おいて、バスアクセスの種類を示すタイプコードの１つ
のパターンを割り当てることで実現できる。システムバ
スインターフェース１４９０ａは、システムバス６０ａ
へのコピー送信を終了すると、コピー制御部１４４１ａ
にコピー送信終了信号１４９５ａを出力する。コピー制
御部１４４１ａは、コピー送信終了信号１４９５ａを受
信すると、次のコピー送信をシステムバスインターフェ
ース１４９０ａに要求する。

【０１１２】コピー制御部１４４１ａはさらに、アドレ
スキューメモリ１４５１ａとデータキューメモリ１４５
２ａに空がなくなると、メモリアクセス制御回路１４２
１ａに対してＢＵＳＹ信号１４５７ａを出力し、メモリ
アクセス制御回路１４２１ａはＢＵＳＹ信号１４５７ａ
に応答して、コピーを要するメモリアクセスを抑止す
る。例えば、ＢＵＳＹ信号１４５７ａが出力されている
間は、読み出し部1442ａによるリードアクセスと、プロ
セッサによるライトアクセスと、ＤＭＡによるライトア
クセスを受け付けない。これによってメモリコピーの欠
如を防ぐ。

【０１１３】次に、図１，図１６，図１７を参照して、
Ａ系ＣＰＵブロック１０ａがオンライン状態、Ｂ系ＣＰ
Ｕブロック１０ｂがコピー状態、即ち、メモリ３０ａか
らメモリ３０ｂへのメモリコピーを行っている時の、コ
ピー転送について説明する。Ａ系ＣＰＵブロック１０ａ
がオンライン状態、Ｂ系ＣＰＵブロック１０ｂがコピー
状態の場合、ＤＳＢＡ７０ａと８０ａはプライマリモー
ドに、ＤＳＢＡ70ｂと８０ｂはセカンダリモードに設定
される。また、ＤＳＢＡ７０ａと８０ａのコピー転送レ
ジスタは、第１の実施の形態と同様、図８に示すように
設定され、これにより、アドレスが偶数であるコピー
は、ＤＳＢＡ７０ａによって２重化バス１１０ａを経由
して転送され、アドレスが奇数であるコピーは、ＤＳＢ
Ａ８０ａによって２重化バス１１０ｂを経由して転送さ
れる。

【０１１４】図１６は、ＰＭＩ４０ａのメモリコピー制
御回路１４４０ａによって読み出されたメモリ３０ａの
内容のコピー転送を示している。

【０１１５】ＰＭＩ４０ａは、メモリコピー制御回路１
４４０ａによって読み出されたメモリ３０ａの内容のコ
ピーを、システムバス６０ａを介してＤＳＢＡ７０ａま
たはＤＳＢＡ８０ａに送信する。ＤＳＢＡ７０ａとＤＳ
ＢＡ８０ａは受信したコピーを、２重化バス１１０ａま
たは２重化バス１１０ｂを介してＤＳＢＡ７０ｂまたは
ＤＳＢＡ８０ｂに送信する。ＤＳＢＡ７０ｂとＤＳＢＡ
８０ｂは、システムバス６０ｂを介してＰＭＩ４０ｂに
送信する。ＰＭＩ４０ｂは、受信したコピーをメモリ３
０ｂに書き込む。

【０１１６】図１７は、周辺装置１５０ａからメモリ３
０ａへのＤＭＡライトアクセスのコピー転送を示してい
る。

【０１１７】メモリコピー実行中にＤＭＡライトアクセ
スを実行すると、メモリ一致性を喪失する場合がある。
なぜなら、あるメモリ領域に対して、ＤＭＡライトアク
セスを図６に示すように実行したとき、ＤＭＡライトア
クセスによってメモリ３０ａとメモリ３０ｂにデータが
書き込まれる直前に、メモリコピー制御回路1440ａが同
一メモリ領域を読み出してそのコピーをメモリ３０ｂへ
転送すると、メモリ３０ｂにおいて、ＤＭＡライトによ
って更新されたメモリ領域が、メモリ３０ａからのコピ
ーによって再び更新される前の状態に書き戻されてしま
い、メモリ３０ａとメモリ３０ｂの当該領域が不一致と
なるからである。したがって、メモリコピー制御回路１
４４０ａの判定部１４４６ａによって、上記で説明した
メモリ不一致が発生すると判断された場合、ＤＭＡライ
トアクセスのコピー転送を、以下に説明するように実行
し、メモリの一致化を行う。なお、前で述べた、判定部
１４４６ａの定数の値は、次のように求める。即ち、任
意の時刻において、メモリコピー制御回路１４４０ａに
よって読み出されたメモリ３０ａのコピーのうち、メモ
リ３０ｂに書き込まれていないコピーの最大ライン数、
即ち、任意の時刻において、ＰＭＩやＤＳＢＡのコピー
キューメモリに存在するコピー、および、システムバス
や２重化バスに送信中のコピーの最大ライン数と同等以
上の値にすればよい。この値は、システムの構成によっ
て決まるが、できるだけ定数を小さくすることが望まし
い。

【０１１８】ＩＯＡ１４０ａは、周辺装置１５０ａから
読み出したデータを、Ｉ／Ｏバス１３０ａを介してＭＢ
Ａ１２０ａに送信し、ＭＢＡ１２０ａは受信したデータ
を２重化バス１１０ａに出力する。ＤＳＢＡ７０ａは２
重化バス１１０ａに出力されたデータを受信し、ＤＳＢ
Ａ７０ｂは２重化バス１１０ａに出力されたデータを受
信しない。ＤＳＢＡ７０ａは受信したデータをシステム
バス６０ａを介してＰＭＩ４０ａに送信する。ＰＭＩ４
０ａは、受信したデータをメモリ３０ａに書き込むとと
もに、そのライトアクセスのコピーを、システムバス６
０ａを介してＤＳＢＡ７０ａまたはＤＳＢＡ８０ａに送
信する。ＤＳＢＡ７０ａとDSBA80a は受信したコピー
を、２重化バス１１０ａまたは２重化バス１１０ｂを介
してＤＳＢＡ７０ｂまたはＤＳＢＡ８０ｂに送信する。
ＤＳＢＡ７０ｂとDSBA80b は、システムバス６０ｂを介
してＰＭＩ４０ｂに送信する。ＰＭＩ４０ｂは、受信し
たコピーをメモリ３０ｂに書き込む。なお、ＤＭＡライ
トアクセスのコピー転送は、メモリコピー制御回路１４
４０ａの判定部１４４６ａによって、ＤＭＡライトアク
セスをコピーする必要があると判断されたときのみ生
じ、それ以外のＤＭＡライトアクセスでは、図６に示す
ように実行される。

【０１１９】第２の実施の形態における、プロセッサ群
２０ａからメモリ３０ａへのライトアクセスのコピー転
送は、第１の実施の形態と同様に、図１０で説明した動
作で行われる。

【０１２０】次に、第２の実施の形態における、メモリ
コピーの動作内容を示すフローチャートを図１８に示
す。メモリコピーのための、各種レジスタの設定／読み
出しは、オンライン状態であるＣＰＵブロックのプロセ
ッサ群のうちの１つの指定されたプロセッサが行う。

【０１２１】まず、指定されたプロセッサは、コピーア
ドレスレジスタ１４４３ａにメモリ領域の最終アドレス
を設定する（ステップ１８０１）。

【０１２２】次に、コピーモードフラグ１４４４ａを１
にセットする(ステップ１８３０２)。このとき、読み出
し回路１４５１ａによるメモリ内容の読み出し、およ
び、読み出されたメモリ内容のコピー転送が開始され
る。なお、両ＣＰＵブロックの同期化が完了するまで、
コピーモードフラグ１４４４ａは１にセットしたままで
ある。

【０１２３】指定されたプロセッサは定期的にコピーア
ドレスレジスタ１４４３ａを読み出し、値が０になって
いるか確認する（ステップ１８０３）。コピーアドレス
レジスタ１４４３ａの値が０ならば、全てのメモリ空間
のコピーが完了したことになる。但し、この時点では、
キャッシュとの一致性は確立されていない。

【０１２４】そこで、プロセッサ群の全てのキャッシュ
をフラッシュして、キャッシュにだけ存在するデータを
もコピーし、キャッシュも含んだ全メモリ領域の一致性
を確立する（ステップ１８０４）。これで、メモリコピ
ーは終了する。

【０１２５】なお、以上の説明にいおては、図１に示す
ような２重化コンピュータシステムについて説明してき
たが、３重系以上の多重化コンピュータシステムについ
ても本発明を適用できることは、いうまでもない。

【０１２６】以上、第１の実施の形態で説明してきたよ
うに、プロセッサによってメモリユニットから読み出す
記憶データと、プロセッサおよび周辺装置からメモリユ
ニットへの書き込みデータのコピーを、メモリアクセス
と同一の順序で、他系ＣＰＵブロックのメモリにコピー
し、メモリに記憶された全てのデータがコピーされた
後、全てのキャッシュをフラッシュすることにより、両
系ＣＰＵブロックのメモリの一致化を実現する。このた
め、従来のように、メモリコピー実行中、周辺装置とメ
モリ間のＤＭＡを抑止する必要がない。

【０１２７】また、第２の実施の形態で説明してきたよ
うに、メモリコピー中に発生したＤＭＡライトアクセス
のうち、データ一致性の喪失を引き起こす可能性がある
と判断したＤＭＡライトアクセスだけをコピーすること
で、コピーデータやＤＭＡの転送経路となる２重化バス
への負荷を削減できる。

【０１２８】また、第２の実施の形態で説明してきたよ
うに、プロセッサ／メモリインターフェースが備える専
用のメモリコピー制御回路によってメモリの記憶内容の
読み出しを行うと、メモリコピーのための前処理は、最
初のレジスタ設定だけでよいので、メモリコピーの前処
理によるプロセッサの負担を低減できる。

【０１２９】

【発明の効果】本発明によれば、複数の演算処理装置で
構成された耐障害性機能を有するコンピュータシステム
において、プロセッサによってメモリユニットから読み
出す記憶データと、プロセッサおよび周辺装置からメモ
リユニットへの書き込みデータのコピーを、メモリアク
セスと同一の順序で、他系ＣＰＵブロックのメモリにコ
ピーし、メモリに記憶された全てのデータがコピーされ
た後、全てのキャッシュをフラッシュすることにより、
両系ＣＰＵブロックのメモリの一致化を実現する。この
ため、従来のように、メモリコピー実行中、周辺装置と
メモリ間のＤＭＡを抑止する必要がないので、従来方式
よりもオンライン保守中の処理性能を向上できる。

【０１３０】また、メモリコピー中に発生したＤＭＡラ
イトアクセスのうち、データ一致性の喪失を引き起こす
可能性があると判断したＤＭＡライトアクセスだけをコ
ピーすることで、コピーデータやＤＭＡの転送経路とな
る２重化バスへの負荷を削減できるので、さらにオンラ
イン保守中の処理性能を向上できる。

【０１３１】また、プロセッサ／メモリインターフェー
スが備える専用のメモリコピー制御回路によってメモリ
の記憶内容の読み出しを行うと、メモリコピーのための
前処理は、最初のレジスタ設定だけでよいので、メモリ
コピーの前処理によるプロセッサの負担を低減でき、さ
らにオンライン保守中の処理性能を向上できる。

【図面の簡単な説明】

【図１】本発明にかかる実施の形態の構成図である。

【図２】本発明にかかる第１の実施の形態の構成図であ
る。

【図３】本発明にかかる第１の実施の形態の構成図であ
る。

【図４】本発明にかかる実施の形態の構成図である。

【図５】本発明にかかる実施の形態の表である。

【図６】本発明にかかる実施の形態の動作を説明するた
めの構成図である。

【図７】本発明にかかる実施の形態の動作を説明するた
めの構成図である。

【図８】本発明にかかる実施の形態の表である。

【図９】本発明にかかる第１の実施の形態の動作を説明
するための構成図である。

【図１０】本発明にかかる実施の形態の動作を説明する
ための構成図である。

【図１１】本発明にかかる第１の実施の形態の動作を説
明するための構成図である。

【図１２】障害回復動作を説明するためのフローチャー
ト図である。

【図１３】第１の実施の形態のメモリコピーの動作内容
を説明するためのフローチャート図である。

【図１４】本発明にかかる第２の実施の形態の構成図で
ある。

【図１５】本発明にかかる第２の実施の形態の構成図で
ある。

【図１６】本発明にかかる第２の実施の形態の動作を説
明するための構成図である。

【図１７】本発明にかかる第２の実施の形態の動作を説
明するための構成図である。

【図１８】第２の実施の形態のメモリコピーの動作内容
を説明するためのフローチャートである。

【符号の説明】

１０ａ…Ａ系ＣＰＵブロック、１０ｂ…Ｂ系ＣＰＵブロ
ック、２０ａ，２０ｂ…プロセッサ群、２２ａ，２２ｂ
…キャッシュ群、３０ａ，３０ｂ…メモリ、３５ａ，３
５ｂ…ＲＯＭ、４０ａ，４０ｂ…プロセッサ／メモリイ
ンターフェース、５０ａ，５０ｂ…系間インターフェー
ス、６０ａ，６０ｂ…システムバス、７０ａ，７０ｂ，
８０ａ，８０ｂ…２重化バス制御装置、９０ａ，９０ｂ
…クロック装置、１００ａ…Ａ系周辺装置ブロック、１
００ｂ…Ｂ系周辺装置ブロック、１１０ａ，１１０ｂ…
２重化バス、１２０ａ，１２０ｂ…Ｉ／Ｏバス制御装
置、１３０ａ，１３０ｂ…Ｉ／Ｏバス、１４０ａ，１４
０ｂ…周辺装置制御装置、１５０ａ，１５０ｂ…周辺装
置、１６０ｂ…クロック装置、１７０…端末接続装置、
１８０…端末装置。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮崎 直人 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 小倉 真 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 宮崎 義弘 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内

Claims (9)

【特許請求の範囲】
1. 【請求項１】同一動作を同期して行う複数の演算処理装
   置と、全ての演算処理装置にアクセス可能な１つまたは
   複数の周辺装置を備え、前記演算処理装置は少なくと
   も、演算処理を行う１つまたは複数のプロセッサと、プ
   ロセッサおよび前記周辺装置によってアクセス可能なメ
   モリユニットとを備え、前記複数の演算処理装置が相互
   に交信可能な多重化コンピュータシステムにおいて、 前記演算処理装置は、プロセッサによるメモリユニット
   からの読み出しアクセスによりメモリユニットから読み
   出された記憶内容とプロセッサまたは周辺装置によるメ
   モリユニットに対する書き込みアクセスによりメモリユ
   ニットに書き込まれるデータの複製とを、メモリユニッ
   トへの前記読み出しアクセス及び前記書き込みアクセス
   が行われた順番と同一の順番で他の演算処理装置のメモ
   リユニットに転送するコピー手段を備えることを特徴と
   する多重化コンピュータシステム。
2. 【請求項２】請求項１において、前記演算処理装置は、
   指定されたプロセッサが読み出した最新のアドレスと、
   周辺装置からメモリユニットへの書き込みアクセスのア
   ドレスとを比較照合して、２つの値の差が予め定めた値
   よりも小さい場合は、前記コピー手段に対して、他の演
   算処理装置のメモリユニットへの当該書き込みアクセス
   におけるデータの複製の転送を指示し、２つの値の差が
   予め定めた値よりも大きい場合は、前記コピー手段に対
   して、他の演算処理装置のメモリユニットへの当該書き
   込みアクセスデータの複製の転送を抑止する照合手段を
   備えることを特徴とする多重化コンピュータシステム。
3. 【請求項３】請求項１において、上記演算処理装置は、
   メモリコピーのためにメモリユニットの記憶内容の読み
   出しを実行するプロセッサを指定するコピープロセッサ
   レジスタと、自系のメモリユニットの記憶内容と、他系
   の演算処理装置のメモリユニットの記憶内容とを一致化
   するメモリコピー処理を実行中であることを示すコピー
   モードフラグと、メモリコピー処理中でかつ自系のメモ
   リユニットの記憶内容を他系の演算処理装置のメモリユ
   ニットに転送するために、プロセッサがメモリユニット
   の記憶内容を読み出していることを示すコピータスクフ
   ラグを備え、 コピーモードフラグがセットされている時は、前記コピ
   ー手段が、プロセッサまたは周辺装置によりメモリユニ
   ットに書き込まれるデータの複製を、メモリユニットへ
   の書き込みと同一の順番で他の演算処理装置のメモリユ
   ニットに転送し、コピータスクフラグがセットされてい
   る時は、上記コピー手段が、コピープロセッサレジスタ
   で指定されたプロセッサによるメモリユニットからの読
   み出しアクセスによりメモリユニットから読み出された
   記憶内容とプロセッサまたは周辺装置によるメモリユニ
   ットに対する書き込みアクセスによりメモリユニットに
   書き込まれるデータの複製とを、メモリユニットへの前
   記読み出しアクセス及び前記書き込みアクセスが行われ
   た順番と同一の順番で他の演算処理装置のメモリユニッ
   トに転送することを特徴とする多重化コンピュータシス
   テム。
4. 【請求項４】請求項３において、上記演算処理装置は、
   メモリコピー処理の第１の段階でコピープロセッサレジ
   スタにプロセッサ番号を設定してコピーモードフラグを
   セットし、第２の段階でコピータスクフラグをセットし
   てプロセッサによりメモリユニットの一定の領域を読み
   出した後コピータスクフラグをリセットし、この第２の
   段階を、メモリユニットの全ての領域を読み出すまで繰
   り返すことを特徴とする多重化コンピュータシステム。
5. 【請求項５】同一動作を同期して行う複数の演算処理装
   置と、全ての演算処理装置にアクセス可能な１つまたは
   複数の周辺装置を備え、上記演算処理装置は少なくと
   も、演算処理を行う１つまたは複数のプロセッサと、プ
   ロセッサおよび上記１つまたは複数の周辺装置によって
   アクセス可能なメモリユニットを備え、上記複数の演算
   処理装置が相互に交信可能な多重化コンピュータシステ
   ムにおいて、 上記演算処理装置は、メモリユニットの記憶内容を、先
   頭アドレスまたは最終アドレスから順に全領域を読み出
   すメモリ読み出し手段と、メモリ読み出し手段によるメ
   モリユニットに対するアクセスによってメモリユニット
   から読み出された記憶内容、およびプロセッサまたは周
   辺装置によるメモリユニットに対するアクセスによって
   メモリユニットに書き込まれるデータの複製を、対応す
   るメモリユニットに対するアクセスの順序を保ったまま
   で他の演算処理装置のメモリユニットに転送するコピー
   手段を備えることを特徴とする多重化コンピュータシス
   テム。
6. 【請求項６】請求項５において、上記演算処理装置は、
   メモリ読み出し手段が読み出した最新のアドレスと、周
   辺装置からメモリユニットへの書き込みアクセスのアド
   レスとを比較照合して、 ２つの値の差が予め定めた値よりも小さい場合は、前記
   コピー手段に対して、他の演算処理装置のメモリユニッ
   トへの当該書き込みアクセスにおけるデータの複製の転
   送を指示し、 ２つの値の差が予め定めた値よりも大きい場合は、前記
   コピー手段に対して、他の演算処理装置のメモリユニッ
   トへの当該書き込みアクセスデータの複製の転送を抑止
   する照合手段を備えることを特徴とする多重化コンピュ
   ータシステム。
7. 【請求項７】請求項５において、上記演算処理装置は、
   メモリユニットのコピー対象となるアドレスを示すコピ
   ーアドレスレジスタを備え、メモリ読み出し手段が、ア
   ドレスレジスタで示されたメモリユニットの記憶内容の
   読み出しを実行し、当該読み出しが終了する度に、アド
   レスレジスタの値を次に読み出すべきアドレスに更新
   し、メモリユニットの全記憶内容を読み出すまで、アド
   レスレジスタで示されたメモリユニットの記憶内容の読
   み出しとアドレスレジスタの更新を繰り返すことを特徴
   とする多重化コンピュータシステム。
8. 【請求項８】請求項７において、上記演算処理装置は、
   自系のメモリユニットの記憶内容と、他系の演算処理装
   置のメモリユニットの記憶内容とを一致化するメモリコ
   ピー処理を実行中であることを示すコピーモードフラグ
   を備え、 コピーモードフラグがセットされている時は、コピー手
   段が、メモリ読み出し手段によってメモリユニットから
   読み出された記憶内容、および、プロセッサまたは周辺
   装置によってメモリユニットに書き込まれるデータの複
   製を、メモリユニットへのアクセスと同一の順番で他の
   演算処理装置のメモリユニットに転送する多重化コンピ
   ュータシステムであって、上記メモリコピー処理で、プ
   ロセッサがアドレスレジスタにメモリの先頭アドレスま
   たは最終アドレスを設定してコピーモードフラグをセッ
   トすると、メモリ読み出し手段が、メモリユニットの全
   ての領域を読み出すか、または、コピーモードフラグが
   リセットされるまで、メモリユニットの記憶内容の読み
   出しを、連続的にあるいは断続的に繰り返し、さらに、
   コピー手段が、メモリユニットの全ての領域を読み出す
   か、または、コピーモードフラグがリセットされるま
   で、メモリ読み出し手段によるメモリユニットに対する
   アクセスによってメモリユニットから読み出された記憶
   内容、および、プロセッサまたは周辺装置によるメモリ
   ユニットに対するアクセスによってメモリユニットに書
   き込まれるデータの複製を、対応するメモリユニットに
   対する各アクセスと同一の順序で他の演算処理装置のメ
   モリユニットに転送することを特徴とする多重化コンピ
   ュータシステム。
9. 【請求項９】請求項４または請求項８における前記演算
   処理装置は、キャッシュを備え、プロセッサまたはメモ
   リ読み出し手段によってメモリユニットの全記憶内容を
   読み出した後、プロセッサによってキャッシュの記憶内
   容をメモリユニットに書き戻すとともに、コピー手段に
   よって、書き戻されたキャッシュの記憶内容を他の演算
   処理装置のメモリユニットに転送することを特徴とする
   多重化コンピュータシステム。