JPH0934741A

JPH0934741A - メモリコピーシステム

Info

Publication number: JPH0934741A
Application number: JP7180406A
Authority: JP
Inventors: Shinji Watabe; 晋司渡部; Shuya Hirayama; 修也平山
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1995-07-17
Filing date: 1995-07-17
Publication date: 1997-02-07

Abstract

(57)【要約】【目的】冗長構成の３系ＣＰＵにおける１つの系内の
メモリ内容を他系のメモリへ転送する場合、共通のグロ
ーバルメモリ等を設けることなく、直接メモリコピーを
実行可能とする。【構成】各ＣＰＵ内の入出力制御部において、コピー
開始アドレスレジスタ１３３，終了アドレスレジスタ１
３５を設け、レジスタ１３３に格納されたアドレスに順
次＋１カウンタ１３７によりカウントアップしつつ自系
メモリからデータを読出す。この処理をレジスタ１３５
に格納されたアドレスに達するまで（終了チェック回路
１４４で検出）続けることで、メモリコピーが行われ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリコピーシステムに
関し、特にＣＰＵ（中央処理装置）を複数設けて冗長構
成とすることによりシステム全体の信頼性を向上するよ
うにした情報処理システムにおけるメモリコピー方式に
関するものである。

【０００２】

【従来の技術】従来のこの種の冗長構成の情報処理シス
テムはいわゆるフォールトトレラントコンピュータ（Ｆ
ＴＣ）システムとして知られており、例えば特開平２−
２０２６３７号公報、特開平３−０１５９４６号公報、
特開平３−０５０９１６号公報及び特開昭６４−０４６
８４４号公報等に開示されており、冗長構成のＣＰＵ
（情報処理サブシステムとも称されている）の複数出力
の多数決を採り、多数決に合致した出力を選択的に採用
することによってシステム全体の信頼性を向上させる技
術である。

【０００３】例えば、特開平２−２０６３７号公報開示
の技術を参照すれば、図８にそのシステム全体構成が示
されており、３つのＣＰＵサブシステム（ＣＰＵ−ａ，
ｂ，ｃ）と、２つのグローバルメモリ（グローバルメモ
リ＃１，＃２）と、複数のＩ／Ｏプロセッサ（Ｉ／Ｏプ
ロセッサ＃１，＃２，＃３）と、複数のＩ／Ｏコントロ
ーラとから成り立っている。

【０００４】各ＣＰＵサブシステムは内部に夫々ローカ
ルメモリを有しており各ローカルメモリは他のＣＰＵサ
ブシステムから直接アクセスすることはできないように
なっており、これら３つのＣＰＵサブシステムはローカ
ルメモリ内にＯＳの核となるプログラムを有しており、
３つのＣＰＵサブシステムは独立したクロックＣＫによ
り動作するものである。

【０００５】本来独立して動作する３つのＣＰＵサブシ
ステムを互いに同期させて同一動作を行わせ、ＣＰＵサ
ブシステムの挙動を多数決（Ｖｏｔｉｎｇ）すること
で、フォールトトレラントを実現するものである。

【０００６】この多数決のためにグローバルメモリ＃
１，＃２を設けており、グローバルメモリは３つのＣＰ
Ｕサブシステムからアクセス可能であり、ローカルメモ
リとの間でページスワッピングが行われる。具体的に
は、ユーザプログラムやユーザプログラムが使用するデ
ータが格納されるものである。３ＣＰＵサブシステムか
らグローバルメモリへのアクセスはグローバルメモリで
多数決される。

【０００７】２つのグローバルメモリは夫々に複数のＩ
／Ｏプロセッサとの間がバスにて接続されており、グロ
ーバルメモリとＩ／Ｏプロセッサとの間のバスは二重化
されている。

【０００８】周辺装置（Ｉ／Ｏコントローラ配下のディ
スク装置等）のＤＭＡ動作は、Ｉ／Ｏプロセッサ及びＩ
／Ｏコントローラを介してグローバルメモリに対しての
み行われ、周辺装置からＣＰＵサブシステム内の各ロー
カルメモリへのＤＭＡ動作は行われない。

【０００９】グローバルメモリ内のレジスタ、Ｉ／Ｏプ
ロセッサ内のレジスタ、Ｉ／Ｏコントローラ内のレジス
タへの各アクセスが行われるが、これらアクセスはグロ
ーバルメモリ内のポート回路にて多数決されるようにな
っている。

【００１０】グローバルメモリは二重化されており、各
ＣＰＵサブシステムとは１：２接続構成であり、一方が
「プライマリ」、他方が「バックアップ」として定義さ
れている。ＣＰＵサブシステムからグローバルメモリへ
のライトは両方へ行われ、グローバルメモリからのリー
ドはプライマリから行われる。リード時、バックアップ
側は内部でリード動作を行うが、リードデータの出力は
行わず、ステータスのみをＣＰＵサブシステムへ返すよ
うになっている。

【００１１】Ｉ／Ｏプロセッサからグローバルメモリへ
のライト動作は二重化されたバスを使用してプライマ
リ、バックアップの両方に対して行われる。リード動作
については、両メモリからのデータを受信してプライマ
リ側のデータが用いられる。

【００１２】ここで、２つのグローバルメモリ間のメモ
リコピーは２ステップのプロセスで実行される。例とし
て、グローバルメモリ＃１から＃２へのメモリコピーを
行う場合、第１のステップとしてグローバルメモリ＃１
の全てのロケーションをプロセッサがリードし、グロー
バルメモリ＃１，＃２の両方に対してライトする。グロ
ーバルメモリ＃１，＃２は通常動作でもプライマリとバ
ックアップとに夫々定義されており、リードはどちらか
一方のプライマリと定義された方からリードされ、ライ
トはプライマリとバックアップとの両方に対して行われ
る。第１のステップでは、ＩＯバスから生じるライトは
全て無視される。

【００１３】第２のステップでは、ＩＯバスからのライ
トも実行されることを除いて第１のステップと同一であ
る。この第２のステップがグローバルメモリのアドレス
の最初から最後まで指定された時に、グローバルメモリ
＃１と＃２とは同一内容となる。この第１と第２のステ
ップは通常の動作が進行中に実行中のタスクに挿入して
行われるようになっている。

【００１４】各プロセッサのローカルメモリは、これ等
ローカルメモリ間でメモリコピー機能を有していない。
正常な２つのプロセッサのローカルメモリの内容をグロ
ーバルメモリ＃１と＃２とにコピーして、その後各プロ
セッサをリセットすることにより、ローカルメモリの内
容はクリアされる。リセット後に、全プロセッサが同期
すると、グローバルメモリ＃１，＃２にコピーしていた
内容をローカルメモリへコピーして戻すことで、各プロ
セッサのローカルメモリの内容は同一になる。

【００１５】

【発明が解決しようとする課題】従来のこの様な構成で
は、多数決論理回路より前段のローカルメモリの内容を
メモリコピーするためには、多数決論理回路以後の段に
３重化モジュールの全てからアクセス可能なグローバル
メモリを設ける必要がある。

【００１６】メモリコピーはグローバルメモリに一旦正
常なローカルメモリの内容をコピーし、全てのローカル
メモリの内容をクリアしてしかる後に、全てのローカル
メモリにグローバルメモリにコピーした内容を戻すとい
う作業が必要であるために、１つのローカルメモリの内
容を他のローカルメモリへ直接移すということは不可能
である。

【００１７】本発明の目的は、グローバルメモリを必要
とすることなく簡単な構成で１つのローカルメモリの内
容を他のローカルメモリへ直接移すことが可能な情報処
理装置におけるメモリコピーシステムを提供することで
ある。

【００１８】

【課題を解決するための手段】本発明によれば、冗長構
成とされた少なくとも３系統の情報処理サブシステム
と、入出力バスと、この入出力バスに接続された複数の
周辺制御装置と、これ等複数の周辺制御装置に共通に設
けられ前記情報処理サブシステムと前記入出力バスとの
間の接続をなし前記情報処理サブシステムの各々から前
記周辺制御装置への出力の多数決論理を実行するバスイ
ンタフェース装置とを含み、前記情報処理装置サブシス
テムの各系は、演算処理を実行する演算処理部と、プロ
グラムデータを格納するメモリと、前記演算処理部から
前記周辺制御装置をアクセスするトランザクション及び
前記周辺制御装置から前記メモリをアクセスするトラン
ザクションを制御する入出力制御部とを有する情報処理
装置におけるメモリコピーシステムであって、前記入出
力制御部の各々は、自系の前記メモリの内容を他系のメ
モリへ転送するメモリコピーの開始及び終了を指示する
指示手段と、前記メモリコピーの開始指示から終了指示
までの間、自系メモリの内容を順次読出しつつ前記バス
インタフェース装置へ送出するメモリコピー制御手段と
を有し、前記バスインタフェース装置は、前記入出力制
御部から送出されてきたメモリの内容を前記他系のメモ
リへ順次送出制御する送出制御手段を有することを特徴
とするメモリコピーシステムが得られる。

【００１９】そして、前記指示手段は、指示されたメモ
リコピー開始アドレスと、メモリコピー終了アドレスと
を夫々保持する手段を有し、前記メモリコピー制御手段
は、前記メモリコピ−開始アドレスを前記メモリコピー
終了アドレスまで順次更新する手段と、この更新メモリ
コピーアドレスの前記自系メモリからデータを読出す手
段と、前記更新メモリコピーアドレスと前記自系メモリ
からの読出しデータとを前記バスインタフェース装置へ
送出する手段とを有することを特徴としている。

【００２０】

【作用】ある１系の情報処理サブシステム内のメモリの
内容を他系のメモリへコピーするとき、当該１系の情報
処理サブシステム内の入出力制御部において、自系のメ
モリ内容を他系メモリへ転送するメモリコピー開始及び
終了を指示し、このメモリコピーの開始から終了までの
間自系メモリの内容を順次読出しつつバスインタフェー
ス装置へ送出し、当該バスインタフェース装置では、こ
の送出されてきたメモリ内容を他系のメモリへ順次送出
制御することで、メモリ間のデータ転送が直接可能とな
る。

【００２１】

【実施例】以下に図面を参照して本発明の実施例を詳細
に説明する。

【００２２】図１は本発明の実施例のシステムブロック
図である。図１において、演算処理を実行する演算処理
装置（ＥＰＵ）１００ａ，１００ｂ，１００ｃと、プロ
グラムデータを格納するメモリ１０１ａ，１０１ｂ，１
０１ｃと、ＥＰＵから周辺制御装置（ＰＣＵ）へアクセ
スするたのＩＯトランザクションとＰＣＵからメモリを
アクセスするためのＤＭＡ（ダイレクトメモリアクセ
ス）トランザクションとを制御する入出力制御装置（Ｂ
ＩＵ）１０３ａ，１０３ｂ，１０３ｃとを夫々含んで３
系統の情報処理サブシステム（以下、単にＣＰＵと称す
る）が構成されている。

【００２３】これ等各ＥＰＵ，メモリ，ＢＩＵはキャッ
シュコヒーレンシ機能を有するＭＰバス１０２ａ，１０
２ｂ，１０２ｃにて夫々相互に接続されている。これ等
３系統の冗長構成のＣＰＵは同期クロックにより同期動
作しかつ同一プログラムを実行することにより３重化動
作を行うものである。

【００２４】複数のＰＣＵはＩＯバス１０８〜１１１を
夫々介してバスインタフェースアダプタ（ＢＩＡ）１０
４〜１０７に接続されており、これ等ＢＩＡ１０４〜１
０７では、３重化された各ＣＰＵ系からＰＣＵへのアク
セスの多数決論理をとる機能を有している。障害が生じ
ていない限り、各ＣＰＵ系からのアクセスは一致してい
るが、いずれかのＣＰＵ系に障害が生じると、多数決論
理で障害が発見されて他の正常な２つのＣＰＵ系と異な
るアクセスのＣＰＵ系は故障とみなされる。

【００２５】各ＣＰＵ系からＰＣＵへのアクセスはＢＩ
Ａでの多数決論理により１つとなり、ＰＣＵをアクセス
する。ＰＣＵからのメモリへのアクセスはＢＩＡから全
てのＣＰＵ系に対するトランザクションとして実行され
る。各ＢＩＡはそのために３つのＣＰＵ系への入出力ポ
ートを夫々有してる。

【００２６】上記構成において、メモリコピーに関係す
る重要な機能を有するＢＩＵ１０３ａ，１０３ｂ，１０
３ｃについて、更に詳述する。ＢＩＵは内部に中間バス
であるＮＡバスを有しており、ＭＰバスとＮＡバスとの
インタフェース制御はＩＡＣ（インタフェースアドレス
コントローラ）及びＩＤＢ（インタフェースデータバッ
ファ：ＩＯキャッシュ）により行われる。ＮＡバス配下
には、ＢＩＡとのインタフェースとＮＡバスとのインタ
フェースの制御を行うＴＩＵ（トリプルリダンダンシイ
ンタフェースユニット）が複数接続されている。各ＴＩ
Ｕは夫々異なるＢＩＡに接続され、各ＣＰＵ系のシステ
ム構成として等しいＴＩＵが同じＢＩＡに接続されてい
る。

【００２７】本システムでは、ＣＰＵ系で障害が発生す
るとＢＩＡで検出され、障害の発生したＣＰＵ系は切り
離され、残りの２つのＣＰＵ系で動作し続ける。障害が
発生したＣＰＵ系では、障害の要因が取り除かれた後、
再度システムに組み込まれて３重化運転に戻るようにな
っている。この３重化に戻す場合にメモリコピーが必要
になる。通常動作しているＣＰＵ系から、組込もうとし
ている障害を起こしたＣＰＵ系にメモリデータをコピー
するもので、１対２のコピーや２対１のコピーが可能と
なる。

【００２８】本発明のメモリコピー機能はＢＩＵ内のＩ
ＡＣにあり、このＩＡＣについて図２のブロック図を参
照して説明する。ＮＡバススレーブ制御部１２０はＮＡ
バス１２１からＩＡＣが受信する（つまりＴＩＵからＩ
ＡＣに発行される）トランザクションの制御を行う。Ｎ
Ａバス１２１から受信するトランザクションには、ＤＭ
Ａリード／ライトトランザクション、ＩＯリードレスポ
ンストランザクション、割込みトランザクションがあ
る。ＩＯリードレスポンストランザクションまたは割込
みトランザクションの場合は、ＭＰバス１２２にそのト
ランザクションを発行するためのＩＡＣの内部要求を行
うように内部要求制御部１２３に指示を出す。

【００２９】ＤＭＡリード／ライトトランザクションの
場合は、ＤＭＡ制御部１２４に制御が移される。これは
ＩＡＣでは、メモリアクセスの効率化のためにＩＯキャ
ッシュを備えているため、ＤＭＡトランザクションに対
するキャッシュのヒットチェックを行うためである。Ｄ
ＭＡ制御部１２４はＩＯキャッシュ制御部１２５にＤＭ
Ａトランザクションのヒットチェックを行うよう指示を
出す。

【００３０】ＩＯキャッシュ制御部１２５でＤＭＡトラ
ンザクションがミスヒットした場合は、キャシュに必要
なデータを読込むために、メモリに対してリード要求を
行うためのＭＰバスのトランザクションを実行する必要
がある。そのために、そのＭＰバストランザクションを
実行する内部要求を行うように内部要求制御部１２３に
指示を出す。

【００３１】この様に、ミスヒットの場合はキャッシュ
に新しいデータを読込むため、キャッシュのエントリが
全て使用されている（全エントリが有効）場合は、どれ
かのエントリを無効にしなければならない。無効にする
ように選択されたエントリのキャッシュデータが既に変
更されている場合は、そのデータをメモリに書き戻す必
要がある。そのために、上記の場合には選択されたキャ
ッシュのデータを書き戻すためのＭＰバストランザクシ
ョンを発行する内部要求を行うように内部要求制御部１
２３に指示を出す。

【００３２】内部要求制御部１２３では、各内部要求の
調停を行い、その結果選択された内部要求に対するＭＰ
バストランザクションの要求をＭＰバスマスタ制御部１
２６に行う。ＭＰバスマスタ制御部１２６は内部要求制
御部１２３から要求されたＭＰバストランザクションを
ＭＰバス上に発行する。

【００３３】ＩＯキャッシュ制御部１２５でＤＭＡライ
トトランザクションがキュッシュヒットした場合は、ヒ
ットしたキャッシュのエントリにＤＭＡライトデータが
書込まれる。ＤＭＡリードトランザクションがキャッシ
ュにヒットした場合はＮＡバス１２１にデータレスポン
スを実行する。

【００３４】ＤＭＡリード／ライトトランザクションで
キャッシュにミスヒットしたトランザクションは、メモ
リからデータがリプライされるのを待つ。ＭＰバススレ
ーブ制御部１２７でメモリからのデータリプライを受信
すると、ＩＯキャッシュ制御部１２５に制御を移し、Ｉ
Ｏキャッシュ制御部１２５はメモリからリプライデータ
をキャッシュに格納する。

【００３５】ＤＭＡライトトランザクションの場合は、
その後ＤＭＡライトデータがリプライデータを格納した
キャッシュのエントリに書込まれ、ＤＭＡライトトラン
ザクションは完了する。ＤＭＡリードトランザクション
の場合は、ＤＭＡレスポンス制御部１２８にＤＭＡリー
ドトランザクションに対するレスポンスを行うように指
示し、ＤＭＡレスポンス制御部１２８はＮＡバスマスタ
制御部１２９にＮＡバスに対してＤＭＡリードレスポン
ストランザクションを発行するよう指示する。ＮＡバス
マスタ制御部１２９はＤＭＡリードレスポンストランザ
クションをＮＡバスに発行して、ＤＭＡリードトランザ
クションが終了する。

【００３６】ＭＰバススレーブ制御部１２７がＩＯリー
ド／ライトトランザクションを受信すると、ＩＯ制御部
１３０に制御を移し、ＩＯ制御部１３０はＮＡバスマス
タ制御部１２９にＩＯトランザクションを実行するよう
指示を出す。ＩＯライトトランザクションの場合は、Ｎ
Ａバスマスタ制御部１２９がＮＡバスにＩＯライトトラ
ンザクションを発行すると、完了する。

【００３７】ＩＯリードトランザクションの場合は、Ｎ
ＡバスにＩＯリードトランザクションを発行すると、Ｉ
Ｏリードレスポンストランザクションが返ってくるのを
待つ。ＩＯリードレスポンストランザクションをＮＡバ
ススレーブ制御部１２０が検出すると、内部要求制御部
１２３に内部要求を行い、内部要求制御部１２３はＩＯ
リードレスポンスを行うＭＰバストランザクションをＭ
Ｐバスマスタ制御部１２６に要求する。ＭＰバスマスタ
制御部１２６がＩＯリードに対するレスポンストランザ
クションをＭＰバス上に発行すると、一連のＩＯリード
トランザクションは完了する。

【００３８】以上がＩＡＣの通常の機能の説明である。
以下に、図２のメモリコピー制御部１３１の説明を図３
のブロック図を使用して説明する。メモリコピー制御部
には、ソフトウェアで設定可能なメモリコピー制御レジ
スタ１３２，開始アドレスレジスタ１３３，予告アドレ
スレジスタ１３４及び終了アドレスレジスタ１３５があ
る。

【００３９】メモリコピー制御レジスタ１３２はメモリ
コピーの開始及び中止を指示するレジスタである。この
レジスタは上記のソフトウェアで設定可能なレジスタの
中で最後に設定されるものである。

【００４０】開始アドレスレジスタ１３３はメモリコピ
ーを開始するアドレスを示すレジスタである。ＩＡＣは
ＩＯキャッシュを備えているため、キャッシュのブロッ
クサイズを考慮してブロックアドレスで開始アドレスは
与えられている。この開始アドレスレジスタ１３３の出
力はコピーアドレスレジスタ１３６に格納され、メモリ
コピー動作を一度実行する毎に、ＩＯキャッシュブロッ
クサイズ分進めるように、＋１カウンタ１３７とセレク
タ１３８とにより＋１カウントアップされる。このカウ
ントアップの制御はカウンタ制御部１３９により制御さ
れる。これにより、メモリコピーの開始アドレスから連
続したアドレスでメモリコピーが実行されていくことに
なるのである。

【００４１】終了アドレスレジスタ１３５はメモリコピ
ーを終了するアドレスを示すレジスタである。開始アド
レスレジスタと同様の理由で終了アドレスもブロックア
ドレスで与えられている。ここで、メモリコピー終了動
作について説明する。

【００４２】ソフトウェアで設定可能な終了アドレスレ
ジスタ１３５の値と、メモリコピー動作を一度実行する
毎に＋１カウントアップされるコピーアドレスレジスタ
１３６の値とは、コピー終了検出回路１４４で比較さ
れ、一致することによりメモリコピーの終了が検出され
ると、メモリコピーは終了となる。

【００４３】予告アドレスレジスタ１３４はメモリコピ
ーが終了する前のある程度前のアドレスを格納する。こ
れは、実際にＯＳがメモリコピーが終了してからメモリ
コピー終了動作を実行すると時間差が生じて効率が落ち
るため、予め終了が近いことをＯＳに報告するために使
用される。

【００４４】本システムにおいてメモリコピーは新たな
ＣＰＵ系を組込む場合に使用するため、メモリコピー終
了後には各ＣＰＵ系の同期をとる必要がある。各ＣＰＵ
系の同期を取る時は、組込まれる側で動作している全て
のプロセスを停止し、ＥＰＵのキャッシュはフラッシュ
され（フラッシュによるメモリ更新もメモリコピーの対
象となる）、メモリ以外を同時にリセットすることによ
り実行される。これらの動作を効率良く予め実行するた
めにも、ＯＳにメモリコピーの終了が近いことを報告す
る必要がある。

【００４５】メモリコピーアドレスが予告アドレスに達
したかどうかは、コピーアドレスの出力と予告アドレス
の比較チェックを行う予告チェック回路１４３によって
監視される。予告アドレスに達した場合は、ＯＳに通知
するためのメモリコピー終了予告割込みを発行するよう
に内部要求制御部１２３に指令を出す。

【００４６】スヌープ制御レジスタ１４０はメモリの更
新を監視するスヌープの開始及び中止を指示するレジス
タである。メモリコピー制御レジスタ１３２にメモリコ
ピーの開始を指示する前にセットされる。

【００４７】メモリコピー中も通常動作を続けているた
め、既にメモリコピーを終了したアドレスに対するメモ
リへの書込みが発生する。その場合、もう一度書込みの
あったアドレスに対するメモリコピーを実行する必要が
ある。従って、ＭＰバスを監視して既にメモリコピーを
終えたアドレスであった場合は、スヌープバッファに登
録し、もう一度メモリコピーを実行する。

【００４８】ＭＰバス上でメモリに対するライトは大き
く分けて２つある。１つはＭＰバス上でライトトランザ
クションとして実行されるトランザクションであり、Ｅ
ＰＵからの直接ライトである１〜８バイト長のシングル
ライト（ＳＷ）と、キャッシュのリプレースによって発
生するキャッシュのブロックデータのメモリへのライト
であるブロックライト（ＢＷ）である。

【００４９】もう１つはＭＰバス上でコヒーレントリー
ドトランザクション（各キャッシュの一致を保ちながら
リードする）として実行されるトランザクションに対す
るデータレスポンストランザクションである。これは、
ＭＰバスはキャッシュプロトコルとしてイリノイプロト
コルをサポートしているため、データを変更したキャッ
シュに対するアクセスが発生した場合、リード元に対し
てデータレスポンスを実行すると同時にメモリを更新す
る。

【００５０】ＭＰバス上のコヒーレントリードトランザ
クションはコヒーレントブロックリード（ＣＲ）または
エクスクルーシブコヒーレントブロックリード（ＣＥ）
である。データレスポンス時にメモリ更新があるかどう
かは、どのリードに対するレスポンスかを示すＩＤであ
るＲＲＩＤの情報に含まれている。リードレスポンスが
メモリを更新する場合、リードレスポンストランザクシ
ョンからはリードアドレスが分からないため、ＭＰバス
スレーブ制御部１２７にあるリードトランザクションを
登録し管理するリードリソース管理テーブル（ＲＲＭ
Ｔ）よりリードトランザクションのアドレスを得て、メ
モリコピーを実行するかどうかが判断される。

【００５１】スヌープバッファ制御部１４１ではスヌー
プしたトランザクションのアドレスが既にメモリコピー
を実行したアドレスかどうか、コピーアドレスレジスタ
１３６のアドレスと比較して小さいかどうかによって判
断する。既にメモリコピーを実行したアドレスであれ
ば、メモリコピーをもう一度実行するため、スヌープし
たトランザクションのアドレスをスヌープバッファ１４
２に登録するように指示を出す。

【００５２】スヌープバッファ１４２はライトトランザ
クションのＳＷ／ＢＷを登録するＳＷ／ＢＷアドレスバ
ッファ１４２０と、リードトランザクションのＣＲ／Ｃ
Ｅトランザクションを登録するＣＲ／ＣＥアドレスバッ
ファ１４２１との２つのバッファに分かれている。スヌ
ープバッファが溢れることを防ぐために、ＳＷ／ＢＷリ
トライチェック回路１７２及びＣＲ／ＣＥリトライチェ
ック回路１７３によって夫々のスヌープバッファにある
数以上のトランザクション（ＩＡＣでは２以上）が登録
されていることをチェックし、ある数以上のトランザク
ションが登録されていた場合は、そのトランザクション
に対してＭＰバス上でリトライを指示するＡＮＡＣＫ信
号をアサートするように指示をＭＰバススレーブ制御部
１２７に対して出す。

【００５３】メモリコピー出力選択回路１７０では、メ
モリコピー制御レジスタ１３２とＳＷ／ＢＷスヌープバ
ッファ１４２０とＣＲ／ＣＥスヌープバッファ１４２１
とからメモリコピーの要求の何れか一つを選択し、メモ
リコピー要求を行うと同時に、アドレス選択回路１７１
に選択したメモリコピー要求のアドレスを選択するよう
に指示する。

【００５４】アドレス選択回路１７１はメモリコピー出
力選択回路１７０の指示するアドレスを選択し、図２の
ＤＭＡ制御部１２４へアドレスを出力する。

【００５５】以下に、メモリコピー制御部１３１より要
求されたメモリコピーのＩＡＣにおける概略動作を図２
により説明する。メモリコピーはＤＭＡリードトランザ
クションの制御回路を使用して実行する。従って、まず
ＮＡバスを獲得することにより開始される。メモリコピ
ー制御部１３１からＮＡバスマスタ制御部１２９にメモ
リコピーの要求が指示されると、ＮＡバスマスタ制御部
１２９はＮＡバスを獲得する。

【００５６】ＮＡバスを獲得するとＤＭＡリードトラン
ザクションを受信したのと同様にして、ＤＭＡ制御部１
２４に制御を移す。メモリコピーのデータが自身のキャ
ッシュ上に存在する可能性もあるため、ＤＭＡリードト
ランザクション同様にＩＯキャッシュ制御部１２５でキ
ャッシュヒットチェックが実行される。

【００５７】キャッシュにミスヒットした場合は、ＤＭ
Ａリードと同様にＩＯキャッシュ制御部１２５より内部
要求制御部１２３に指示を出し、メモリコピーアドレス
のデータをメモリからリードするために、ＭＰバスマス
タ制御部１２６よりコヒーレントブロックリード（Ｃ
Ｒ）トランザクションがＭＰバス１２２上に発行され
る。メモリからデータリプライがあると、この時もＤＭ
Ａリードトランザクションと同様に実行される。

【００５８】但し、ＤＭＡレスポンス制御部１２８を通
してＮＡバスマスタ制御部１２９よりＮＡバスに実行さ
れるトランザクションは、ＤＭＡリードレスポンストラ
ンザクションではなく、データ長が６４バイトのＩＯラ
イトトランザクションとして実行される。これはデータ
長６４バイトのＩＯライトトランザクションをメモリコ
ピートランザクションとして定義し、ＮＡバス配下のＴ
ＩＵ及びその先のＢＩＡでその他のトランザクションと
区別するためである。

【００５９】ＩＯトランザクションの最大データ長はＯ
ＳまたはＥＰＵにより左右されるが、一般に現在は６４
ビットアーキテクチャの８バイトが最大である。データ
長６４バイトのＩＯライトトランザクションは実際には
存在しないトランザクションであるために、このトラン
ザクションをメモリコピートランザクションと定義し
た。

【００６０】キャッシュにヒットした場合は、ＤＭＡリ
ードトランザクションと同じ経路でＮＡバスに出力され
るが、制御は異なってくる。これはＮＡバスの仕様によ
りＤＭＡリードトランザクションがキャッシュにヒット
した場合、ＤＭＡリードトランザクションはスプリット
されず、そのままデータレスポンスが実行されるからで
ある。メモリコピーにおいては、ＤＭＡリードトランザ
クションではないためデータレスポンスを行うのは不可
能である。

【００６１】そこで、キャッシュにミスヒットして、メ
モリからデータがリプライされたとみなして動作する。
ＩＯキャッシュ制御部１２５よりＤＭＡレスポンス制御
部１２８に、そのトランザクションのメモリコピーを実
行するように指示し、ヒットしたキャッシュのエントリ
番号やメモリコピーアドレスなどの情報を送る。その
後、キャッシュミスヒット時と同様にしてＮＡバスマス
タ制御部１２９よりデータ長６４バイトのメモリコピー
トランザクションが実行される。

【００６２】ＢＩＡの動作を図４のブロック図を用いて
説明する。尚、図１のシステム構成図より明らかなよう
に、ＩＡＣとＢＩＡとの間にはＴＩＵが存在するが、こ
のＴＩＵは単なる中継機能を有するにすぎないので、Ｔ
ＩＵは本発明に関連する特別な機能はなく、よってその
動作説明は省略する。

【００６３】ＢＩＡでは、ＣＰＵ０系、ＣＰＵ１系、Ｃ
ＰＵ２系夫々からのリクエストを受けて、リクエストは
夫々リクエスト０レジスタ１４５，リクエスト１レジス
タ１４６，リクエスト２レジスタ１４７に保持される。
各リクエストレジスタの出力を調停回路１４８で受け、
調停回路１４８は各リクエストの調停を行う。３重化で
動作している場合は、どのリクエストレジスタにもリク
エストが保持されているが、メモリコピーの場合はどれ
か１つ（または２つ）のＣＰＵ系からのリクエストが存
在しない。

【００６４】調停結果レジスタ１４９では、調停回路１
４８の出力に基づきどのＣＰＵ系からリクエストがあっ
たかを保持する。最終的にメモリコピー先はリクエスト
の来なかったＣＰＵ系に対して実行される。また、通常
機能において、調停結果レジスタの情報はＶｏｔｉｎｇ
（多数決）判定にも使用される。

【００６５】ＣＰＵ０系、ＣＰＵ１系、ＣＰＵ２系から
のトランザクションデータは夫々ダウンデータ０レジス
タ１５０、ダウンデータ１レジスタ１５１、ダウンデー
タ２レジスタ１５２に保持される。トランザクションは
各フェーズで意味が異なり、アクセスコード、アドレ
ス、データの順に転送される。

【００６６】ダウンデータ０，１，２レジスタの出力は
比較回路１５３〜１５５にて夫々の間で比較チェックさ
れ、その結果と調停結果レジスタ１４９の出力によりＶ
ｏｔｉｎｇ判定回路１５６により多数決論理が取られ
る。通常、３重化動作時には、調停結果レジスタ１４９
は全ての３つのＣＰＵ系からリクエストがあったことを
示し、ダウンデータ０，１，２レジスタの全ての出力は
有効となる。

【００６７】しかし、メモリコピー時には、調停結果レ
ジスタ１４９は１つのＣＰＵ系からしかリクエストがな
いことを示し、その結果Ｖｏｔｉｎｇ判定回路１５６で
は、リクエストのあったＣＰＵ系のみがＶｏｔｉｎｇ対
象となる。２つのＣＰＵ系のＶｏｔｉｎｇの場合は、単
にどちらか一方を選択するのみである。Ｖｏｔｉｎｇ判
定回路１５６はＶｏｔｉｎｇの結果選択されたＣＰＵ系
のデータを選択するようデータ選択回路１５７に指示す
る。データ選択回路１５７はＶｏｔｉｎｇ判定回路１５
６から指示のあったＣＰＵ系のダウンデータレジスタの
出力を選択して出力する。

【００６８】ダウン制御部１５８はまずデータ選択回路
１５７から最初のフェーズで受けるアクセスコードによ
りメモリコピートランザクションか通常のトランザクシ
ョンかを判断する。メモリコピートランザクション、つ
まりデータ長６４バイトのＩＯライトトランザクション
である場合は、次のフェーズ以降に続くアドレスとデー
タとを格納するようにデータバッファ１６１に対して指
示を出す。また通常のトランザクションである場合は、
出力バッファ１６６に対して次のフェーズ以降に続くア
ドレスとデータとを格納するように指示を出す。

【００６９】メモリコピートランザクションの場合は、
メモリコピー先を判定するようにメモリコピー先判定回
路１５９にダウン制御部１５８から指示を出し、メモリ
コピー先判定回路１５９は調停結果レジスタ１４９の内
容に基づいてメモリコピー先を決定する。メモリコピー
先は調停結果レジスタでリクエストを受けていなかった
ＣＰＵ系になる。つまり、メモリコピーはデータを出力
したＣＰＵ系からデータを出力しなかったＣＰＵ系へと
自動的に実行されることになる。メモリコピー先判定回
路１５９により決定されたメモリコピー先は、メモリコ
ピー先レジスタ１６０によって保持される。

【００７０】データバッファ１６１はダウン制御部１５
８からの指示によりアドレス及びデータを格納し、それ
をアクセスコード変換回路１６２へ出力する。アクセス
コード変換回路１６２はメモリコピートランザクション
が６４バイト長のＩＯライトであったアクセスコード
を、データ長６４バイトのＤＭＡライトに変換する。こ
のＤＭＡライトの実行先ＣＰＵ系はメモリコピー先レジ
スタ１６０から指定されるＣＰＵ系に対してのみ実行さ
れる。

【００７１】アップデータ０レジスタ１６３、アップデ
ータ１レジスタ１６４、アップデータ２レジスタ１６５
にて指定されたＣＰＵ系のアップデータレジスタに対し
て、アクセスコード変換回路１６２からデータ長６４バ
イトのＤＭＡライトが実行され、そのＣＰＵ系に対する
メモリへのライトが実行される。その後、ＤＭＡライト
は通常と同じに処理される。

【００７２】図５，６のＩＡＣのブロック図を参照して
ＩＡＣの詳細説明を行う。この説明に先立ち図２との対
応関係を以下に示す。但し、図５，６の１つの機能が図
２の１つの機能と一対一で対応しているとは限らず、例
えば、図５のＳＷ（ソフトウェア）ビジブルレジスタ群
２０は図２の全ての制御部に対応している。

【００７３】ＮＡバススレーブ制御部：１〜４，５，６，８，９，２０ＤＭＡ制御部：７，９，２０，５０ＩＯキャッシュ制御部：１０，１１，２０，３１，３２，８０内部要求制御部：１２，１３，１７，２０ＭＰバスマスタ制御部：１４〜１６，２０〜２６，４５ＭＰバススレーブ制御部：１８〜２０，２７〜３０，３３〜４４，４６ＩＯ制御部：２０，４７〜４９，５４，６０ＤＭＡレスポンス制御部：２０，５１〜５３，７２ＮＡバスマスタ制御部：２０，６１，６３〜７１，７３〜７９メモリコピー制御部：２０，５５〜５９，６２。

【００７４】レジスタ１はＮＡバスからのトランザクシ
ョンタイプを格納し、レジスタ２，３はＮＡバスからア
ドレスを格納するものである。ＮＡバスは３６ビットで
あり、レジタ２には上位４ビットが格納され、レジスタ
３には下位３２ビットが格納される。レジスタ４にはＮ
ＡバスからのリードトランザクションのスプリットＩＤ
が格納される。ＩＡＣの場合は、ＮＡバスからＤＭＡリ
ードに対するレスポンスを受けることはないため、ＩＯ
リードに対するレスポンストランザクション時のみにそ
のスプリットＩＤを格納する。

【００７５】各レジスタ１〜４でＮＡバスから受信した
信号はパリティ等の不正チェックを行って、エラーがな
ければレジスタ５〜８に夫々格納される。ここで、レジ
スタ７にはレジスタ２，３のアドレスが両方結合させて
格納される。またレジスタ７はメモリコピー実行時には
メモリコピー元アドレスを格納する。

【００７６】レジスタ６はＮＡバスのアドレスにより転
送される割込みデータを格納する。割込みトランザクシ
ョンではレジスタ３にアドレスが格納された次のサイク
ルには、割込みデータが格納される。この割込みデータ
をレジスタ６は格納する。

【００７７】ＮＡバススレーブ制御部９はレジスタ１に
格納されたトランザクションタイプによりＮＡバスのト
ランザクションが何のトランザクションであるかを判断
し、そのトランザクションに対応するＭＰバストランザ
クションを開始する要因をセットするように、ＭＰバス
リクエスト要因制御部１２に指示を出す。

【００７８】例えば、ＮＡバストランザクションが割込
みトランザクションであれば、割込みトランザクション
の要因のセット指示を出し、ＤＭＡリードトランザクシ
ョンであれば、コヒーレントブロックリードの要因のセ
ット指示を出す。メモリコピーの場合は、ＤＭＡリード
トランザクションと同様にコヒーレントブロックリード
の要因のセット指示を出す。

【００７９】レジスタ７に保持されているＮＡバスから
のアドレスは比較回路８０及び１０で、バッファ１１と
３１とに格納されているアドレスとヒットチェックさ
れ、その結果はＭＰバスリクエスト要因制御部１２に通
知される。

【００８０】ＩＡＣには同時に２つのＤＭＡトランザク
ションが存在する場合があり、その管理のためにバッフ
ァ１１が存在する。ＮＡバスはスプリット可能なバスで
あり、よって２つのＤＭＡリードトランザクションが登
録されている場合と、ＤＭＡリードとＤＭＡライトとの
２つのトランザクションが登録されいる場合がある。

【００８１】但し、バッファ１１に登録されるＤＭＡト
ランザクションはキャッシュにミスヒットして、メモリ
へデータを要求するＭＰバストランザクションを実行し
ている場合に登録される。ＤＭＡライトトランザクショ
ンがキャッシュにヒットした場合は、ライトを実行して
ＤＭＡライトトランザクションを終了し、ＤＭＡリード
トランザクションがキャッシュにヒットした場合は、即
座にＮＡバスへデータレスポンスを行ってＤＭＡリード
トランザクションは終了する。そのために、キャッシュ
にヒットしたＤＭＡトランザクションはバッファ１１に
登録されることはない。

【００８２】比較回路８０でヒットした時は、同じキャ
ッシュブロックアドレスのトランザクションがＭＰバス
上に既に前ＤＭＡトランザクションにより発行されてい
ることを示し、前ＤＭＡトランザクションのメモリから
のレスポンスデータに現トランザクションに必要なデー
タ含んでいるため、現トランザクションはキャッシュに
ミスヒットしても、メモリに対してデータを要求するＭ
Ｐバストランザクションを発行する必要はない。従っ
て、比較回路８０でヒットしたトランザクションはバッ
ファ１１に登録されるのみで、ＭＰバスリクエスト要因
制御部１２でＭＰバストランザクションを開始する要因
をセットしない。

【００８３】バッファ３１はキャッシュのアドレスタグ
であり、バッファ３１のアドレスにヒットするというこ
とは、キャッシュにデータが存在することを示す。キャ
ッシュのデータはＩＤＢチップで保持されいる。キャッ
シュは４エントリであるので、バッファ３１も４エント
リのアドレスタグである。

【００８４】ＤＭＡリードトランザクション時に比較回
路１０でレジスタ７のアドレスとバッファ３１のアドレ
スとが一致すると、ＤＭＡリードキャッシュヒット制御
部７２にＮＡバスへのデータレスポンスを開始するよう
に指示を出す。ＤＭＡリードキャッシュヒット制御部７
２はＤＭＡリードをスプリットしないでデータレスポン
スをすることを示すＮＡバスのスプリットＩＤを出力
し、それが選択回路７３で選択されてレジスタ７４に格
納される。レジスタ７４は格納されたスプリットＩＤを
ＮＡバス上に出力する。

【００８５】ＭＰバスリクエスト要因制御部１２はＮＡ
バススレーブ制御部９からの指示に従ってＭＰバストラ
ンザクションを開始する要因をセットする。但し、ＤＭ
Ａトランザクションまたはメモリコピーの場合は、比較
回路８０及び比較回路１０でヒットしなかった場合にの
みＭＰバストランザクションを開始する要因がセットさ
れる。

【００８６】また、ＭＰバスの調停結果を格納している
レジスタ３６により、自ＩＡＣがＭＰバスにキャッシュ
にデータをリードするコヒーレントブロックリードまた
はコヒーレントブロックリードエクスクルーシブが発行
成功していると、キャッシュの空きエントリを用意する
ために、キャッシュデータのメモリへの書き戻しが発生
する可能性がある。メモリへの書き戻しがあった場合、
ＭＰバスにブロックライト（ＢＷ）トランザクションを
発行する必要がある。

【００８７】ブロックライトが必要がどうかはブロック
ライト（ＢＷ）チェック回路１７でチェックされる。ブ
ロックライトが必要だと判断されると、ＭＰバスリクエ
スト要因制御部１２にブロックライトトランザクション
を開始する要因がセットされる。

【００８８】更に、ＭＰバスのスレーブトランザクショ
ン（自ＩＡＣ以外が発行したトランザクション）のアド
レスを格納するレジスタ３７のアドレスとキャッシュの
アドレスタグ部のバッファ３１のアドレスとを比較回路
３０でヒットチェックする。スレーブトランザクション
がコヒーレントリードトランザクション（ＣＲ／ＣＥ）
の時にヒットし、かつそのキャッシュのデータが変更さ
れていた場合は、ＭＰバスに対してブロックデータレス
ポンスを行う必要がある。そのために、比較回路３０は
ＭＰバスリクエスト要因制御部１２にブロックデータレ
スポンスを開始する要因のセットを指示する。ＭＰバス
リクエスト要因制御部１２はＭＰバスリクエスト内部要
求制御部１３にＭＰバスリクエストのセットを指示す
る。

【００８９】ＭＰバスリクエスト内部要求制御部１３は
ＭＰバスリクエスト要因制御部１２に従ってＭＰバスト
ランザクションの実行を要求するＭＰバス内部リクエス
トをセットし、ＭＰバス内部調停回路１４にＭＰバス内
部リクエストを出力する。但し、リードトランザクショ
ンの場合、既に発行されていてまだレスポンスのないＭ
Ｐバスリードトランザクションと同じアドレスのリード
トランザクションがあった場合は、キャッシュのコヒー
レンシを保つために、既に発行されている同じアドレス
のリードトランザクションのデータレスポンスが完了す
るまで、ＭＰバス上に発行することはできない。

【００９０】そのため、ＭＰバスのリードトランザクシ
ョンを管理するバッファ１９に登録されているアドレス
とレジスタ７に格納されているアドレスとが比較回路１
８で一致した場合は、ＭＰバスリクエスト内部要求制御
部１３はそのリードトランザクションのＭＰバスリクエ
ストをセットしない。アドレスが一致したＭＰバスリー
ドトランザクションのデータレスポンスが終了し、バッ
ファ１９より削除されるまで待たされる。尚、リードト
ランザクションのＭＰバス上でのスプリットＩＤはバッ
ファ１９に登録されるエントリ番号に等しい。

【００９１】ＭＰバス内部調停部１４では、ＭＰバスリ
クエスト内部要求制御部１３からのＭＰバスリクエスト
を調停し、その調停結果はレジスタ１５に格納される。
ＭＰバスは図７にあるように、４ステートを１サイクル
とするバスである。最初の４ステートの中で、ステート
Ｉでリクエストを出力し、ステートIII でアドレスやコ
マンドやスプリットＩＤを出力する。

【００９２】レジスタ１５に格納されている調停結果に
基づきリクエスト生成回路２３はリクエストを生成し、
選択回路２５はリクエスト生成回路２３の出力を選択
し、レジスタ２６に格納する。そして、レジスタ２６は
ステートＩでリクエストをＭＰバスへ出力する。

【００９３】ＩＡＣはＭＰバスの全ノードのリクエスト
を取り込んでレジスタ３３に格納する。レジスタ３３に
格納されているリクエストをＭＰバス調停回路３４で調
停し、その調停結果からレジスタ１５に格納されている
リクエストのどれかがＭＰバスを獲得したかを判断し、
その結果をレジスタ３５に格納する。

【００９４】レジスタ３６はレジスタ３５に格納されて
いる自ＩＡＣ発行のトランザクションがＭＰバス上でリ
トライにならなかった場合に、レジスタ３５の出力が格
納される。コマンド生成回路２１はレジスタ１５の出力
からＭＰバスコマンドを生成し、レジスタ２２はそのＭ
Ｐバスコマンドを格納する。

【００９５】割込みデータ生成回路１６は割込みトラン
ザクション時に、ＮＡバスから受信した割込みデータを
格納するレジスタ６の出力とＳＷビジブルレジスタ群２
０にあるレジスタからの出力により、ＭＰバスへの割込
みコードを発生して選択回路２４に出力する。

【００９６】選択回路２４は、割込みトランザクション
時は、割込みデータ生成回路１６の出力を選択し、キャ
ッシュのリプレースによるブロックライトの場合は、バ
ッファ３１からのアドレスを選択し、それ以外の場合は
レジスタ７に格納されているアドレスを選択して選択回
路２５へ出力する。選択回路２５はリクエスト生成回路
２３からのリクエストを選択した後は、選択回路２４の
アドレスを選択してレジスタ２６に格納する。

【００９７】レジスタ２２に格納されているコマンドと
レジスタ２６に格納されているアドレスとは、レジスタ
３５に格納されているＭＰバスを獲得したトランザクシ
ョンがコヒーレントブロックリードの様なリードトラン
ザクション、またはブロックライトの様なライトトラン
ザクションの場合にのみＭＰバスへ出力される。

【００９８】リードトランザクションに対するレスポン
ストランザクションの場合は、ＭＰバス出力スプリット
ＩＤ選択回路４５により選択されたスプリットＩＤがレ
ジスタ４２に格納され、ステートIII でスプリットＩＤ
が出力される（図７（２）参照）。ＭＰバス出力スプリ
ットＩＤ選択回路４５はＮＡバスに対するＩＯリードト
ランザクションの場合は、レジスタ８に格納されている
ＮＡバスのスプリットＩＤとバッファ４８に格納されて
いるＩＯリードトランザクションの情報とにより、ＭＰ
バスのスプリットＩＤを選択する。

【００９９】ＭＰバスのスレーブリードトランザクショ
ンのキャッシュヒットによるレスポンスの場合は、スレ
ーブリードトランザクションが登録されるバッファ１９
のエントリ番号がＭＰバス上のスプリットＩＤになるた
めに、登録ＩＤ生成回路２９でＭＰバス上のスプリット
ＩＤを生成し、そのスプリットＩＤがＭＰバス出力スプ
リットＩＤ選択回路４５で選択される。

【０１００】レジスタ２７はどのＳＷビジブルレジスタ
にライトするかを判別するために、アドレスの下位バイ
トを格納する。レジスタ２８はＳＷビジブルレジスタに
ライトするデータを格納する。ＳＷビジブルレジスタ群
２０はＳＷビジブルなレジスタの集合であり、メモリコ
ピー機能のＳＷビジブルレジスタも含まれる。

【０１０１】レジスタ３３はＭＰバスステートＩでリク
エストを取り込み、ステートIII でアドレスを取り込
む。ステートIII で取り込まれたアドレスはアドレス空
間チェック回路３８でどのアドレス空間に対するトラン
ザクションかがチェックされる。自ＩＡＣ配下のＩＯ空
間に対するトランザクションであれば、ＩＯトランザク
ションの開始をＩＯトランザクション制御部４７に対し
て指示する。メモリに対するシングルライト（ＳＷ）ま
たはブロックライト（ＢＷ）の場合は、メモリコピー時
のスヌープ対象のチェックを行うように、ＳＷ／ＢＷス
ヌープ制御部５５に指示を出す。

【０１０２】レジスタ３９はＭＰバスステートIII でス
プリットＩＤを取り込む。レジスタ４０はレジスタ３９
の出力を取り込む。バッファ１１に登録されているメモ
リからデータレスポンス待ちのトランザクションに対す
るレスポンスかどうか、レジスタ４０に格納されている
スプリットＩＤとバッファ１１に登録されているスプリ
ットＩＤとが比較回路４１でチェックされる。

【０１０３】一致した場合は、バッファ１１に登録され
ているデータレスポンス待ちのトランザクションのデー
タがリプライされたことを示しており、バッファ１１の
データリプライのあったトランザクションの情報はレジ
スタ３２に格納される。データがキャッシュに格納され
ると、キャッシュのアドレスタグ部であるバッファ３１
にアドレスが登録される。

【０１０４】ＤＭＡリードトランザクションまたはメモ
リコピーの場合に、ＮＡバスに対してトランザクション
を発行する必要がある。選択回路５１はメモリコピーが
バッファ３１にヒットしたときはレジスタ７の出力を選
択し、データがリプライされたトランザクションがレジ
スタ３２に格納されている場合は、レジスタ３２の出力
を選択し、バッファ１１に登録されているトランザクシ
ョンがバッファ１１のもう一方のエントリのトランザク
ションにヒットしたＤＭＡリードトランザクションであ
りかつそのヒットしたトランザクションのデータレスポ
ンスが確認されている場合は、バッファ１１の出力を選
択する。

【０１０５】選択回路５１で選択されたトランザクショ
ンはバッファ５２に格納される。バッファ５２で、ＤＭ
Ａリードレスポンストランザクションまたはメモリコピ
ーの実行を待たされる。バッファ５２に実行待ちのトラ
ンザクションがあると、ＤＭＡリードレスポンス制御部
５３はＮＡバス内部調停部６６にバス獲得要求を出し、
ＤＭＡリードレスポンストランザクションまたはメモリ
コピーによるＩＯライトトランザクションを開始する。

【０１０６】レジスタ４３はＭＰバスステートIII でコ
マンドを取り込む。レジスタ４４はレジスタ４３の出力
を取り込む。レジスタ４３に格納されているコマンドは
コマンドデコード回路４６でデコードされ、何のトラン
ザクションであるかが判定される。

【０１０７】シングルリードまたはシングルライトの場
合は、ＩＯトランザクションを発行するためＩＯトラン
ザクション制御部４７に指示を出す。ＩＯトランザクシ
ョン制御部４７では、ＩＯトランザクション制御部４７
とアドレス空間チェック回路３８との両方からの指示が
あると、ＩＯトランザクションを開始する。リードトラ
ンザクションであれば、バッファ４８にＩＯリードトラ
ンザクションを登録し、ライトトランザクションなら
ば、レジスタ４９にライトトランザクションを登録す
る。

【０１０８】シングルライトまたはブロックライトの場
合は、メモリコピー時のスヌープのためにＳＷ／ＢＷス
ヌープ制御部５５に指示を出す。ＳＷ／ＢＷスヌープ制
御部５５はメモリコピー中であれば、コマンドデコード
回路４６からの指示とアドレス空間チェック回路３８か
らの指示の両方があった場合、現在メモリコピー中のア
ドレスと比較して既にメモリコピーが終了しているアド
レスならば、レジスタ３７に格納されているアドレスを
バッファ５７に登録する。

【０１０９】ＣＲ／ＣＥスヌープ制御部５６は、ＭＰバ
ス上のコヒーレントブロックリード（ＣＲ）またはコヒ
ーレントブロックリードエクスクルーシブ（ＣＥ）に対
するデータレスポンストランザクション時に、レジスタ
４０に格納されているスプリットＩＤによりメモリに更
新があるかどうかを判断し、メモリコピー時のスヌープ
するか否かの判断をする。

【０１１０】メモリ更新があった場合は、ＭＰバス上の
リードトランザクション管理するバッファ１９にアドレ
スが登録されているため、スプリットＩＤによりどのエ
ントリのアドレスかを選択し、そのアドレスが既にメモ
リコピーが終了しているアドレスならば、選択したアド
レスをバッファ５８に登録する。

【０１１１】バッファ５７，５８は夫々のバッファが溢
れる可能性をチェックし、溢れる可能性のある場合は、
バッファ５７はＭＰバス上の全てのシングルライト及び
ブロックライトに対してリトライ指示を出し、バッファ
５８は全てのコヒーレントブロックリード及びコヒーレ
ントブロックリードエクスクルーシブに対してリトライ
指示を出す。リトライ指示はバッファが溢れる可能性が
なくなるまで続けられる。

【０１１２】選択回路５９はメモリコピー時のアドレス
を選択し、ソフトウェアビジブルレジスタ群２０からの
メモリコピーアドレスか、シングルライトまたはブロッ
クライトをスヌープしたバッファ５７のアドレスか、コ
ヒーレントブロックリードまたはコヒーレントエクスク
ルージブをスヌープしたバッファ５８のアドレスの何れ
かを選択し、選択されたアドレスはレジスタ７に格納さ
れる。

【０１１３】割込みクリア制御部６１はコマンドデコー
ド回路４６がトランザクションを割込みクリアだと判断
すると、ソフトウェアビジブルレジスタ群２０の情報に
従って割込みクリアトランザクションを開始する。

【０１１４】メモリコピー制御部はソフトウェアビジブ
ルレジスタ群２０の指示に従ってメモリコピーを開始す
る。

【０１１５】ＤＭＡリードレスポンス制御部５３、ＩＯ
リード／ライト制御部６０、割込みクリア制御部６１、
メモリコピー制御部６２からの夫々のリクエストをＮＡ
バス内部調停回路６６は調停し、ＮＡバス調停回路６７
にＮＡバス獲得のためのリクエストを出す。

【０１１６】ＮＡバス調停回路６７はレジスタ７９で受
け取っているＮＡバスの他のノードからのリクエスト
に、ＮＡバス内部調停回路６６からの自ＩＡＣのリクエ
ストを含めて調停し、リクエストを出した何れか１つが
ＮＡバスを獲得する。調停結果はレジスタ７８に格納さ
れ、ＮＡバスの各ノードに通知される。

【０１１７】選択回路６３は、ＮＡバスのスプリットＩ
Ｄを選択し、ＤＭＡリードレスポンス制御部５３とＩＯ
リード／ライト制御部６０とメモリコピー制御部６２の
出力の中から、ＮＡバス内部調停回路６６で選択された
トランザクションのスプリットＩＤを選択する。

【０１１８】選択結果はレジスタ６８に格納される。選
択回路７３はＤＭＡリード時のキャッシュヒットでない
限りレジスタ６８の出力を選択し、レジスタ６８に格納
されているＮＡバスのスプリットＩＤはレジスタ７４に
格納される。その後、レジスタ７４に格納されているス
プリットＩＤがＮＡバスに出力される。

【０１１９】選択回路６４はＮＡバスのトランザクショ
ンが何のトランザクションであるかを示すトランザクシ
ョンタイプを、ＤＭＡリードレスポンス制御部５３とＩ
Ｏリード／ライト制御部６０と割込みクリア制御部６１
とメモリコピー制御部６２の出力の中から、ＮＡバス内
部調停回路６６で選択されたトランザクションのトラン
ザクションタイプを選択する。

【０１２０】選択結果はレジスタ６９に格納され、次に
レジスタ７５に格納された後にＮＡバスにトランザクシ
ョンタイプが出力される。

【０１２１】選択回路６５は、メモリコピー時のＤＭＡ
リードレスポンス制御部５３の出力とＩＯリード／ライ
ト制御部６０の出力と割込みクリア制御部６１の出力の
中から、ＮＡバス内部調停回路６６で選択されたトラン
ザクションのアドレスを選択する。

【０１２２】選択結果はレジスタ７０に格納される。選
択回路７１は割込みトランザクションの時のみレジスタ
７０のアドレスを選択した後に割込みクリア制御部から
の割込みをクリアデータを選択してレジスタ７６及びレ
ジスタ７７に格納する。割込みトランザクション以外の
時はレジスタ７０のアドレスを選択する。

【０１２３】レジスタ７６はアドレス上位４ビットを格
納しＮＡバスへ出力する。レジスタ７７は下位３２ビッ
トを格納しＮＡバスへ出力する。

【０１２４】実施例でのメモリコピートランザクション
の動作を説明する。図３のメモリコピー制御部ブロック
図の各機能が実施例のどの機能に対応するかを示す。

【０１２５】メモリコピー制御機能：ＳＷビジブルレジスタ機能群２０メモリコピー制御レジスタ：ＳＷビジブルレジスタ機能群２０コピー開始アドレスレジスタ：ＳＷビジブルレジスタ機能群２０カウンタ制御：ＳＷビジブルレジスタ機能群２０コピーアドレスレジスタ：ＳＷビジブルレジスタ機能群２０予告アドレスレジスタ：ＳＷビジブルレジスタ機能群２０終了アドレスレジスタ：ＳＷビジブルレジスタ機能群２０スヌープ制御レジスタ：ＳＷビジブルレジスタ機能群２０メモリコピー出力選択：メモリコピー制御部６２予告チェック回路：メモリコピー制御部６２終了チェック回路：メモリコピー制御部６２アドレス選択回路：選択回路５９スヌープバッファ制御：ＳＷ／ＢＷ，ＣＲ／ＣＥスヌープバッファ制御部５５，５６スヌープバッファ：バッファ５７，５８ＳＷ／ＢＷリトライチェック回路：バッファ５７ＣＲ／ＣＥリトライチェック回路：バッファ５８

【０１２６】ＳＷビジブルレジスタ群２０からのメモリ
コピー開始指示がメモリコピー制御部６２に出される
と、メモリコピー制御部６２はＮＡバス内部調停部６６
に対してＮＡバスを獲得するためのリクエストを発行す
る。ＮＡバス内部調停部６６でメモリコピーのリクエス
トが選択され、ＮＡバス調停部６７でＩＡＣがＮＡバス
を獲得する。すると、選択回路５９で選択されたアドレ
スが選択回路５０で選択されてレジスタ７に格納され、
メモリコピーのトランザクションが開始される。

【０１２７】レジスタ７のアドレスがバッファ１１のア
ドレスにもバッファ３１のアドレスにもヒットしない場
合は、ＤＭＡリードトランザクションと同様にＭＰバス
リクエスト要因制御部１２に指示を出し、最終的にはＭ
Ｐバスにコヒーレントブロックリードトランザクション
が発行される。この時にレジスタ７のアドレスはバッフ
ァ１１に登録され、データがリプライされるのを待つ。

【０１２８】バッファ１１にはアドレスだけでなく、Ｍ
Ｐバスに発行されたコヒーレントブロックリードトラン
ザクションのスプリットＩＤも登録される。スプリット
ＩＤは、発行したコヒーレントブロックリードがバッフ
ァ１９に登録され、登録されたエントリ番号により登録
ＩＤ生成回路２９で生成され、バッファ１１に登録され
る。

【０１２９】バッファ１１に登録されているスプリット
ＩＤと、データレスポンストランザクションのスプリッ
トＩＤとの比較回路４１でのチェックにおいて、バッフ
ァ１１に登録されているトランザクションに対するデー
タレスポンスであると確認すると、バッファ１１内のア
ドレスはレジスタ３２に格納される。レジスタ３２の出
力は選択回路５１で選択され、バッファ５２に登録され
てＮＡバスにメモリコピーのデータ長６４バイトのＩＯ
ライトを実行するのを待つ。

【０１３０】レジスタ７のアドレスがバッファ１１のア
ドレスにヒットした場合、これは偶然にメモリコピーの
アドレスとＤＭＡリードのアドレスが一致した時に起こ
る。この時のメモリコピートランザクションはＤＭＡリ
ードトランザクションと同様に、バッファ１１に登録す
るのみでＭＰバスにコヒーレントブロックリードは発行
しない。

【０１３１】メモリコピートランザクションはバッファ
１１でヒットしたトランザクションのデータレスポンス
が実行されるのを待つ。バッファ１１でヒットしたトラ
ンザクションのデータレスポンスが実行され、そのトラ
ンザクションのデータがレジスタ３２に格納され、次に
バッファ５２に登録されると、その次に選択回路５１は
バッファ１１のメモリコピートランザクションを選択
し、メモリコピートランザクションがバッファ５２に登
録される。

【０１３２】レジスタ７のアドレスがバッファ３１にヒ
ットした場合、選択回路５１はレジスタ７の出力を選択
し、メモリコピートランザクションはバッファ５２に登
録される。

【０１３３】以上のようにメモリコピーのトランザクシ
ョンは必ずバッファ５２に登録されて、ＮＡバスに出力
されるのを待つ。

【０１３４】バッファ５２はＤＭＡリードレスポンス制
御部５３にメモリコピートランザクションであることを
指示し、ＤＭＡリードレスポンス制御部５３はＮＡバス
に対するデータ長６４バイトのＩＯライトの実行を開始
する。ＮＡバス内部調停部６６にリクエストを出し、Ｎ
Ａバス内部調停部６６の内部調停結果によって選択さ
れ、トランザクションタイプがレジスタ６９に格納され
て、アドレスがレジスタ７０に格納される。

【０１３５】ＮＡバス調停部６７の結果によってＩＡＣ
がＮＡバスを獲得すると、レジスタ７５にトランザクシ
ョンタイプが格納され、アドレスがレジスタ７６とレジ
スタ７７に格納されて、ＮＡバスに対するデータ長６４
バイトのＩＯライト、すなわちメモリコピーが実行され
る。

【０１３６】ＢＩＡの動作は図４のＢＩＡブロック図を
使用して前述した通りである。メモリコピー時の動作を
以下に述べる。例としてＣＰＵ１系と２系とからＣＰＵ
０系へメモリコピーする動作の説明をする。

【０１３７】ＣＰＵ１系と２系からリクエストがきてリ
クエスト１レジスタ１４６とリクエストレジスタ１４７
とに格納され、調停回路１４８で調停される。調停回路
１４８ではＣＰＵ１系と２系が選択され、その結果が調
停結果レジスタ１４９に格納される。

【０１３８】データはダウンデータ１レジスタ１５１と
ダウンデータ２レジスタ１５２のみに格納される。Ｖｏ
ｔｉｎｇ判定回路１５６は単にダウンデータ１レジスタ
１５１とダウンデータ２レジスタ１５２の出力のどちら
か一方を選択するのみであり、どちらを選択しても結果
は変わらない。データ選択回路１５７はダウンデータ１
レジスタ１５１またはダウンデータ２レジスタ１５２の
いずれかを選択し、ダウン制御部１５８は最初のフェー
ズのアクセスコードでデータ長６４バイトのＩＯライト
トランザクションであればメモリコピーと判断し、次フ
ェーズ以降のデータをデータバッファに格納するように
指示を出す。データバッファはダウン制御部１５８の指
示に従ってデータを格納する。

【０１３９】メモリコピー先判定回路１５９では調停結
果レジスタより、リクエストのきていないＣＰＵ系をメ
モリコピー先と判断して、結果をメモリコピー先レジス
タ１６０に格納する。

【０１４０】アクセスコード変換回路１６２ではデータ
長６４バイトのＩＯライトのアクセスコードを、データ
長６４バイトのＤＭＡライトのアクセスコードに変換す
る。データ長６４バイトのＤＭＡライトは通常のトラン
ザクションであり、メモリコピーのための特別なトラン
ザクションではない。

【０１４１】アクセスコード変換回路１６２はメモリコ
ピー先レジスタが示しているＣＰＵ０系に対して、変換
したデータ長６４バイトのＤＭＡライトを実行する。ま
ず、アップデータ０レジスタ１６３にデータ長６４バイ
トのＤＭＡライトのアクセスコードを格納し、ＣＰＵ０
系に送出する。次にデータバッファ１６１からメモリコ
ピーデータをアップデータ０レジスタ１６３に格納し、
ＣＰＵ０系へデータを送出する。以上によりメモリコピ
ー動作が完了するのである。

【０１４２】

【発明の効果】以上述べた如く、本発明によれば、グロ
ーバルメモリ等の共通のメモリを特別に設けることな
く、ＣＰＵ系の各ローカルメモリの内容を他系へ直接に
転送してメモリコピー処理を実行することができるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の実施例が適用されるシステムブロック
図である。

【図２】図１のＩＡＣの機能ブロック図である。

【図３】図２のメモリコピー制御部１３１の機能ブロッ
ク図である。

【図４】図１のＢＩＡの機能ブロック図である。

【図５】図２のＩＡＣ機能ブロックの更に詳細ブロック
の一部を示す図である。

【図６】図２のＩＡＣ機能ブロックの更に詳細ブロック
の一部を示す図である。

【図７】ＭＰバストランザクションの処理例を説明する
図である。

【図８】従来の３重化構成の情報処理装置のシステムブ
ロック図である。

【符号の説明】

１００ａ〜１００ｃＥＰＵ１０１ａ〜１０１ｃメモリ１０２ａ〜１０２ｃＭＰバス１０３ａ〜１０３ｃＢＩＵ１０４〜１０７ＢＩＡ１０８〜１１１ＩＯバス１２０ＮＡバススレーブ制御部１２１ＮＡバス１２２ＭＰバス１２３内部要求制御部１２４ＤＭＡ制御部１２５ＩＯキャッシュ制御部１２６ＭＰバスマスタ制御部１２７ＭＰバススレーブ制御部１２８ＤＭＡレスポンス制御部１２９ＮＡバスマスタ制御部１３０ＩＯ制御部１３１メモリコピー制御部１３２メモリコピー制御レジスタ１３３開始アドレスレジスタ１３４予告アドレスレジスタ１３５終了アドレスレジスタ１３６コピーアドレスレジスタ１３７＋１カウンタ１３８，１７１セレクタ１３９カウンタ制御部１４０スヌープ制御レジスタ１４２スヌープバッファ１４４終了チェック回路１４８調停回路１４９調停結果レジスタ１５６Ｖｏｔｉｎｇ判定回路１５７データ選択回路１５８ダウン制御部１５９メモリコピー先判定回路１６０メモリコピー先レジスタ１６１データバッファ１６２アクセスコード変換回路１７０メモリコピー出力選択回路１７１アドレス選択回路１７２ＳＷ／ＢＷリトライチェック回路１７３ＣＲ／ＣＥリトライチェック回路

Claims

【特許請求の範囲】

【請求項１】冗長構成とされた少なくとも３系統の情
報処理サブシステムと、入出力バスと、この入出力バス
に接続された複数の周辺制御装置と、これ等複数の周辺
制御装置に共通に設けられ前記情報処理サブシステムと
前記入出力バスとの間の接続をなし前記情報処理サブシ
ステムの各々から前記周辺制御装置への出力の多数決論
理を実行するバスインタフェース装置とを含み、前記情報処理装置サブシステムの各系は、演算処理を実
行する演算処理部と、プログラムデータを格納するメモ
リと、前記演算処理部から前記周辺制御装置をアクセス
するトランザクション及び前記周辺制御装置から前記メ
モリをアクセスするトランザクションを制御する入出力
制御部とを有する情報処理装置におけるメモリコピーシ
ステムであって、前記入出力制御部の各々は、自系の前記メモリの内容を他系のメモリへ転送するメモ
リコピーの開始及び終了を指示する指示手段と、前記メモリコピーの開始指示から終了指示までの間、自
系メモリの内容を順次読出しつつ前記バスインタフェー
ス装置へ送出するメモリコピー制御手段とを有し、前記バスインタフェース装置は、前記入出力制御部から送出されてきたメモリの内容を前
記他系のメモリへ順次送出制御する送出制御手段を有す
ることを特徴とするメモリコピーシステム。
【請求項２】前記指示手段は、指示されたメモリコピ
ー開始アドレスと、メモリコピー終了アドレスとを夫々
保持する手段を有し、前記メモリコピー制御手段は、前記メモリコピー開始ア
ドレスを前記メモリコピー終了アドレスまで順次更新す
る手段と、この更新メモリコピーアドレスの前記自系メ
モリからデータを読出す手段と、前記更新メモリコピー
アドレスと前記自系メモリからの読出しデータとを前記
バスインタフェース装置へ送出する手段とを有すること
を特徴とする請求項１記載のメモリコピーシステム。
【請求項３】前記入出力制御部の各々は、更に前記メ
モリコピー終了アドレスよりも前のアドレスである終了
予告アドレスを予め保持する手段と、この終了予告アド
レスに前記メモリコピーアドレスが達した時にメモリコ
ピー終了予告情報を生成する手段とを有することを特徴
とする請求項２記載のメモリコピーシステム。
【請求項４】前記入出力制御部の各々は、更に前記メ
モリコピー動作中におけるメモリ内容の更新を監視する
監視手段と、この監視手段により検出されたメモリ更新
アドレスを格納する格納手段と、この格納されたアドレ
スのメモリからデータを読出して前記バスインタフェー
ス装置へ送出する手段とを有し、前記バスインタフェー
ス装置は前記入出力制御部から送出されてきたメモリデ
ータを前記他系のメモリへ送出するようにしたことを特
徴とする請求項１〜３いずれか記載のメモリコピーシス
テム。