JP2980632B2 - データ処理システム内のメモリモジュールの交換方法と該方法を実施するためのデータ処理システム - Google Patents

データ処理システム内のメモリモジュールの交換方法と該方法を実施するためのデータ処理システム

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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、データ処理システムの分野に関し、特に詳
細には、このようなシステムの有用性の改善の問題に関
する。
従来の技術 長年にわたり、設計者はシステムの信頼性を改善する
ことに専念してきたが、特に部品の信頼性の向上により
大きな進歩が達成された。さらに、適切なシステムの論
理的および技術的構成によりこれら部品中に欠陥が存在
してもエラーを避けることができる。
しかし、使用した手段の有効性がどうあれ、エラーを
訂正して欠陥をカバーする可能性は限られている。この
ような制限は、システムが複雑になればなるほど大きく
なる。
この問題を解決するため、システムの欠陥要素を交換
することが考えられる。
このような修理により起こる妨害は、システムの使用
可能度に影響を及ぼすので、当然できる限り減少しなけ
ればならない。
使用可能度の問題に取り組むためには、データ処理シ
ステムを構成する様々な要素を考慮しなければならな
い。システムは主に３種類のユニットすなわち、プロセ
ッサ、メモリモジュールおよび入力−出力制御ユニット
をいくつか備えている。このようなシステムは一般に、
バスを介して複数のメモリモジュールと通信する複数の
プロセッサを備えている。プロセッサは、バスに直接あ
るいはインターフェースとして作用する制御ユニットを
介して接続することができる。外部と通信するために、
プロセッサは１つもしくは複数の入力−出力ユニットに
も接続されている。主要素の他に、システムの初期化お
よび保守、例えば、様々なユニット中で検出されたエラ
ーの報告のため使用される通常「サービスプロセッサ」
と呼ばれる保守装置が一般に上記要素に付属している。
多数の基本プロセッサを備えたシステム（マルチプロ
セッサシステム）中で、プロセッサのうちの１つが故障
しても、必ずしもシステムが即座に止まるわけではな
い。実際には、プロセッサ中に存続するエラーがサービ
スプロセッサにより検出されると、このサービスプロセ
ッサは故障したプロセッサを論理的に遮断することがで
きる。その結果、システムは残ったプロセッサにより継
続して機能することができるが、勿論性能は低下する。
保守サービスにより後で故障したプロセッサを新しい
（交換用）プロセッサと交換し、その論理再接続を制御
しなければならない。これらの操作は、現在のシステム
が通常備えている再構成可能性により実現することがで
きる。
よく知られたシステムでは、プロセッサの故障および
その交換はユーザの目に見える大きな妨害は引き起こさ
ない。実際には、冗長性により、機能状態は中断され
ず、故障時点において故障プロセッサで実行中のプロセ
スを再実行することができる。反対に、メモリモジュー
ルの故障では、故障したモジュールが復元不可能なデー
タを含む可能性があるので、全く異なる問題が生じる。
これは、データがシステム自体に関する場合さらに深刻
になる。外部メモリ中のメモリの内容の保護を定期的に
実行するために、オペレーティングシステムが設計され
ていたとしても、最後に更新されたデータを含むモジュ
ールは、このような保護が実施される前に故障する可能
性がある。
この危険性を減少させるため、現在のメモリモジュー
ルは、技術語を成すビットの各々が異なる部品に保存さ
れるように複数の部品から構成されている。その結果、
１語の任意の２つのビットについての故障の確率は等し
く、互いに無関係となるので、予備部品中に記憶された
ハミングタイプの自動訂正コードを使用することができ
る。このようにして、１つまたは複数の部品の故障を検
出し、訂正することができる。
発明が解決しようとする課題 しかし、モジュールの寿命中、訂正不可能となるまで
故障が蓄積する可能性もある。従って、この限界時点に
達する前にモジュールの交換を行うことが望ましい。い
ずれにせよ、有益なデータはこのモジュール中に記憶さ
れている可能性があることを考慮しなければならない。
この問題の解決法は、運転システムが許す限り、故障し
たモジュールの内容を外部メモリ中に再コピーすること
にある。モジュールの交換後、保護した情報を再びロー
ドする。しかし、この方法は、故障したモジュールが運
転システムの要素を含んでいる場合に、特に実施するの
が難しい。
もう１つの解決法は、故障したモジュールのデータを
システムの１つもしくは複数の別のモジュールに移すこ
とである。しかし、この方法は、メモリ空間の再割当て
を行う必要があり、その結果、該当するメモリ空間用の
アドレス対応テーブルを管理しなければならないソフト
が複雑になる。
本発明は、システムの機能状態をできる限り妨害せず
にメモリモジュールを交換するための簡単な解決法を提
供することを目的とする。
課題を解決するための手段 本発明は、データ処理システムの１つもしくは複数の
メモリモジュールの交換を実施する方法であって、該メ
モリモジュールはバスを介してシステムの処理手段と通
信し、該バスは、上記モジュールが接続される接続ロケ
ーションを備え、 ａ）正常構成のシステムに必要な接続ロケーション以外
に、少なくとも１つの予備の接続ロケーションを備え、 ｂ）交換すべきモジュールが識別されると、交換用モジ
ュールを上記予備接続ロケーションの１つに接続し、 ｃ）交換すべきモジュールに向けられた全ての書き込み
要求について、交換すべきモジュールと交換用モジュー
ルにより同時に同じアドレスで書込み要求を実行し、交
換すべきモジュールに向けられた全ての読取り要求につ
いて、交換すべきモジュールだけに読取り要求の実行を
許可し、 ｄ）交換すべきモジュールのメモリ空間全体にわたるア
ドレス集合全体での読取り要求、次いで再書込み要求か
ら成る再コピー操作を開始し、 ｅ）上記再コピー操作が終了すると、交換すべきモジュ
ールに向けられた後の全要求について、交換用モジュー
ルだけに後で起こった上記要求の実行を許可する ことを特徴とする方法を提供する。
この方法により、再コピー操作がシステムで実行中の
他のプログラムと同時に実施可能となることに留意すべ
きである。実際には、再コピーの間中、交換すべきモジ
ュールに向けられた全ての要求は、再コピーの終了を待
つことなく満たされる。反対に、一般に手で行われるメ
モリ再構成を実施する従来の方法では、取り替えるべき
モジュールにあるプログラムは繰り返さなければならな
い。
従って、このような特性を利用し、本発明の別の特徴
に従えば、再コピー操作は、システムで実行中の他のプ
ログラムを並行して実行す可能である。
再コピー操作の実行では、交換すべきモジュールに向
けられた全ての読取り要求を交換すべきモジュール中だ
けで行い、交換用モジュールでは行わないことが必要で
ある。このため、交換すべきモジュールだけに読取り要
求を送るようにすることができる。この方法も検討可能
であるが、次のような場合に実施が困難となる。再コピ
ー操作が終了したとき、交換用モジュールはそのステー
タスを変えて「正式の」モジュールになる。ところが、
このステータスの変更が起こった時点から、交換すべき
モジュールに向けられた読取りおよび書込み操作は、通
常交換用モジュールが実行しなければならない。同時
に、交換すべきモジュールは他の一切の要求を実行して
はならない。しかし、読取り要求の実行は、一般に複数
の段階的操作を必要とする。その結果、検討している方
法では、ステータスの変更が読取り操作中に起こらない
ようにしなければならない。そのためには、読取り期間
以外にしかステータスの変更を許可しない機構を備える
ことができるが、これは実施を複雑にすることになる。
この問題点を解決するため、本発明の別の特徴に従え
ば、再コピー操作中、読取りまたは書込み要求を交換す
べきモジュールと交換用モジュールに同時に送り、読取
り要求の場合には、２つのモジュールは通常読み取るべ
きデータにアクセスするが、アクセスされたデータを交
換用モジュールが送ることは禁止される。
従って、読取り操作中にステータス変更が起こって
も、読取りの操作は確実に実施される。
本発明の別の特徴に従えば、アクセスされたデータ伝
送の禁止は、交換用モジュールを示し、このモジュール
の代替ステータスを知らせることのできるモードインジ
ケータにより調整される。
複数のメモリモジュールを備える従来のシステムで
は、読取りまたは書込み操作は、１つのアドレスから発
生した選択信号を該当するモジュールに送信することに
より初期化される。従って、これらのシステムは選択回
路を備えており、この回路はプロセッサの１つが供給し
た論理アドレスに応じて、ｎ（ｎはモジュール数）個の
うち１つの選択信号を送る。本発明の実施のためには、
選択回路を変える必要があるが、できる限り簡単な方法
で変えるのが望ましい。このため、従来の回路を再使用
するが、信号がモジュールに直接送信されることはな
い。これらの信号は、ソフトのレベルで明白な「論理」
モジュールを定めることのできる「論理選択信号」と呼
ばれる中間信号として作用する。次に、論理信号の物理
信号への変換により物理的レベルで論理モジュール−物
理モジュールの対応を実現する。正常な機能状態では、
この対応は一対一である。反対に、再コピーの間、交換
すべきモジュールと交換用モジュールに同時に送られる
２つの物理信号は論理信号に対応する。
さらに詳細には、本発明の別の特徴に従えば、本方法
は、システムが正常構成でｎ個のモジュールを備え、あ
らゆる要求が、対応するアドレスに応じて「論理選択信
号」と呼ばれるｎ個のうち１つの信号をアクティブに
し、バスに実際に接続された各モジュールは、「物理選
択信号」と呼ばれる選択信号により制御されて、所定の
要求に応じて２つのモジュールを同時に選択することが
でき、該所定の要求に対応する論理選択信号は、上記２
つのモジュールにそれぞれ与えられる２つの物理選択信
号を同時にアクティブにすることを特徴とする。
本発明はまた、すでに説明した方法の実施を可能にす
るデータ処理システムを提供する。本発明に従うシステ
ムは、バスを介して複数のメモリモジュールに接続され
る処理手段を備え、該バスは、上記モジュールが接続さ
れる接続ロケーションを備える。このシステムは、処理
手段から出たメモリアクセス要求に対応するアドレスに
応じてモジュールを選択するための制御手段も備え、さ
らに保守装置が該システムに接続されている。上記シス
テムはさらに、 ａ）正常構成のシステムに必要な接続ロケーション以外
に、交換用モジュールを受ける少なくとも１つの予備の
接続ロケーションを備え、 ｂ）１つのモジュールを別のモジュールと交換するため
に、上記制御手段は、 −交換すべきモジュールに向けられた全ての書込み要求
が、交換すべきモジュールとこれに対応する交換用モジ
ュールにより同時にかつ同じアドレスで実行され、 −交換すべきモジュールに向けられた全ての読取り要求
が、交換すべきモジュールだけによって実行される ように、保守装置により条件付けることができ、 ｃ）システムが、上記保守装置の制御下で、読取り要求
と再書込み要求から成る再コピー操作を交換すべきモジ
ュールのメモリ空間全体を覆うアドレス全体で実行する
ための手段を備える ことを特徴とする。
特殊な実施態様によれば、上記システムは、再コピー
操作を実行する手段が、上記処理手段中に充填されたプ
ログラムまたはマイクロプログラムから成り、該プログ
ラムまたはマイクロプログラムが、上記処理手段で実行
中の他のプログラムと並行して実行可能であることを特
徴とする。
本発明を実施するための他の特徴および実施例の詳細
は、添付の図面を参照にして以下に説明することにす
る。
実施例 第１図は、非限定的な例として、本発明の実施を可能
にするデータ処理システムを示す。ここに説明するシス
テムは、複数の基本プロセッサCP0、...CP1、...CP2か
ら構成される処理手段CPUを有するマルチプロセッサシ
ステムである。これらプロセッサの各々は、他のユニッ
トと通信することができるようにシステムバスSBに接続
されている。１つまたは複数の入力−出力ユニットIOU
もまたシステムバスSBに接続されている。さらにこのシ
ステムは、接続ロケーションC1、C2、...Ci、...Crをそ
れぞれ介してメモリバスMBに接続される複数のメモリモ
ジュールMU1、MU2、...MUi、...MUrから構成されるメモ
リを備える。基本プロセッサとメモリモジュール間の情
報の交換を可能にするために、システムバスSBが、メモ
リ制御ユニットSCUを介してメモリバスMBに接続されて
いる。メモリ制御ユニットSCUは第一に基本プロセッサ
から出た要求を一個所に集め、第二に制御および禁止信
号をメモリモジュールと交換し、プロセッサにより所望
の読取りおよび書込み操作を実施する働きをする。
「中央サブシステム」と呼ばれる上記集合体には、特
にシステムの初期化および保守操作に役立つサービスプ
ロセッサから主に構成される保守装置が付属する。サー
ビスプロセッサは、オペレータとの対話を可能にする表
示および制御手段を備える。いくつかの保守操作を実施
するため、サービスプロセッサSPは、保守ラインMC1、M
C2、MC3をそれぞれ介して様々なユニットCPU、SCU、MUi
に接続されている。これらのラインは、ユニットに含ま
れる保守回路（図示せず）に接続される。これらの保守
回路は、診断を行ったり、サービス回路により命令され
る保守操作をユニット中で行うために設計されている。
さらにサービスプロセッサは端子と同じ様にシステムに
接続することができる。この接続方法（図示せず）によ
り、テストプログラム、特に再コピー操作を実施するた
めの読取りおよび再書込みプログラムを起動させること
ができる。
ここに行う説明では、本発明に従うシステムは予備コ
ネクタCrの存在によってのみ従来のシステムと物理的に
区別される。尚、この予備コネクタCrは、メモリモジュ
ールの交換操作に使用される。
上に説明したシステムは、メモリに割当てられた個別
のバスMBを有する。しかし、プロセッサ、入力−出力ユ
ニットおよびメモリモジュールが共有する単一のバスを
備えたシステムにも本発明は適用できることに留意され
たい。
第２図は、メモリ制御ユニットSCU、ならびに該ユニ
ットと一方でシステムバスSB、他方でメモリバスMBとの
接続をさらに詳細に示すものである。
従来の方法では、制御ユニットSCUは、システムバスS
Bを介してプロセッサと制御信号RQおよび応答信号ACK、
アドレス信号ADLおよびデータDTLを交換する。さらに、
制御ユニットSCUはメモリモジュールに向けて選択信号S
T、制御信号ED、LD、WR、LGおよびモジュール内のアド
レス信号ADを送り、モジュールから監視信号BUSY、DOF
を受け、モジュールとデータDTを交換する。
本発明の特殊な実施例によれば、制御ユニットSCU
は、モード変更信号CHMODも送る。この信号については
後に詳しく説明することにする。
本発明は、例えば、「メッセージ」形式のバス等任意
の形式のシステムバスに充分適用可能であることに留意
されたい。
説明した実施例では、メモリモジュールと交換された
信号を２種類に分類することができる。すなわち、全モ
ジュールに共通の信号AD、DT、LG、WR、CHMODと、ただ
１つのモジュールにだけ関与する信号ST、ED、LD、BUS
Y、DOFである。後者の信号は、メモリバスに接続可能な
モジュールと同数のラインにより運搬される。例えば、
選択ラインSTはコネクタC1、C2、...Ci、...Crにそれぞ
れ接続されたラインST1、ST2、...STi、...STrから構成
される。
本発明を実施するためには、制御ユニットSCUが１つ
の要求について複数のモジュールを同時に選択すること
ができることが必要である。反対に、従来のシステムで
は、制御ユニットは一度にただ１つのモジュールしか選
択することはできない。実施を簡略にするため、提案す
る解決法では、従来の制御ユニットを構成する要素の大
部分をそのまま残し、これに同時選択を可能にする予備
回路を付加することを試みる。
制御ユニットSCUにおいて、従来の３つの主要サブシ
ステム、すなわちデータ伝送回路SCD、アドレス処理回
路１、２、３、ならびに制御回路SCAが識別される。前
述の予備回路はモジュールと制御回路SCA間で交換され
る信号の変換回路４である。これらの機能回路に、例え
ば、接続系列から成る保守ラインMC2を介してサービス
プロセッサSPに接続される保守回路５、5Aが付加され
る。
このような構成の実施例で、制御回路SCAとモジュー
ル間で交換される非共通の各形式の選択、制御、監視信
号について、ｎ個（ｎは正常構成でのシステムのモジュ
ール数）のうち一度にただ１つの信号がアクティブであ
る。従来のシステムでは、これら信号はモジュールと直
接交換される。反対に、本発明によれば、制御回路SCA
から出た非共通信号およびこれが受けた非共通信号は、
変換されなければならないので、「論理」信号となる。
同様に、従来のシステムの場合にこれらの信号により該
当する実際あるいは「物理」モジュールに対応する付属
の「論理」モジュールを定義する。
このように、制御回路SCAは論理選択信号STL、論理制
御信号EDL、LDLを送り、論理監視信号BUSYL、DOFLを受
ける。これらの論理信号に、変換後、物理信号と実際に
交換され、「物理」信号と呼ぶことのできる信号ST、E
D、LD、BUSY、DOFが対応する。勿論、共通信号WR、LGな
らびにADおよびDTはこの定義には当てはまらない。シス
テムが正常な構成にあるとき、変換回路４は各論理信号
と単一物理信号との間の単純な一対一の対応を成立させ
る。
これから第２図に示した制御ユニットならびにその機
能についてさらに詳しく説明することにする。
プロセッサから出た要求は、書込みの場合にはアドレ
ス信号ADLおよびデータDTLを伴う制御信号RQの形態をし
ている。
この要求ならびに制御ユニットの状態に応じて、回路
SCAは応答信号ACKを供給する。アドレス処理回路は、回
路SCAにより制御され、バスSBのアドレスADLのラインに
接続された入力緩衝装置（バッファ）１とバスMBのアド
レスADのラインに接続された出力緩衝装置３を備える。
入力緩衝装置１は複数のレジスタから構成することがで
き、各レジスタはプロセッサまたはシステムの入力−出
力制御ユニットに割当られる。同様に回路SCAにより制
御されるデータ伝送回路SCDは、エラー検出および訂正
回路ECCを介して、システムバスSBのデータDTLのライン
をメモリバスMBのデータDTのラインに接続する。回路EC
Cは従来の形式でよく、エラー検出信号ERを送る。入力
緩衝装置１の出力は、受けたアドレスADLと選択すべき
論理モジュール間の対応を成立させるのに役立つ論理構
成の連想テーブル２に選択的に接続される。この対応
は、制御回路SCAに伝送された一致信号HITにより実現さ
れる。制御信号RQおよび一致信号HITに応じて、制御回
路SCAは、メモリモジュールを制御するのに役立つ論理
選択信号STLおよび論理制御信号EDL、LDLを発生するこ
とができる。さらに回路SCAは、モジュールの状態およ
び応答を表す論理監視信号BUSYL、DOFLを受ける。
制御ユニットSCUはまた、読取りまたは書込みのいず
れに関するかを示す論理値を有する信号WRを送る。さら
に、制御ユニットは転送長さを示す信号LGを送る。これ
らの信号WR、LGは制御回路SCAから出て、変換なしにモ
ジュールに与えられる。
制御ユニットSCUは第一に、サービスプロセッサから
出たコマンドを記憶、伝送し、第二にサービスプロセッ
サの制御下で制御ユニットに関するエラー報告を記憶、
伝送する働きをする。特に、回路５は、変換回路４の位
置決めと前述の信号CHMOD発生のため保守回路5Aを制御
する。
変換回路４を除き、制御ユニットSCUを構成する要素
は、メモリ制御ユニットの技術において公知の形式のも
のである。従って、これらの実現は当業者の技術的範囲
内にあるので、これら要素についての説明は省略する。
本発明がさらに明瞭に理解されるように、制御ユニット
と交換される主要な信号と関連してこの制御ユニットの
主な機能について説明することにする。勿論、ここで説
明する制御ユニットは一例にすぎず、この制御ユニット
の多数の変形例が、本発明の範囲を越えることなく考え
られる。
ここで考慮する例では、制御ユニットSCUは、複数の
プロセッサと複数のメモリモジュール間のインターフェ
ースとして作用する。本来のメモリ制御ユニットの役割
の他に、制御ユニットSCUはプロセッサから出た要求の
一箇所集中化の機能も有する。このため、待機中の要求
は回路SCAにより管理された待機ファイル中に配置され
る。各論理モジュールについて、システムがプロセッサ
および入力−出力ユニットを備えるのと同数の要求を記
憶することができる待機ファイルを用意する。受けた要
求に応答し、該当するメモリモジュールの使用可能度に
応じて、回路SCAは、アドレス情報ADおよびデータDTを
伴う、あるいはこれらが後に続く選択信号および論理制
御信号の伝送によりモジュールのレベルで読取りまたは
書込み操作の実行を開始する。要求の受け手であるモジ
ュールが使用できない場合には、ラインBUSYLの１つに
現れる使用中の信号により制御回路SCAがこれを検知す
る。この場合、回路SCAは、モジュールが解放されるま
でモジュールに対応する待機ファイルの緩衝メモリ中に
待機中の要求を維持する。
待機中の要求の受け手であるモジュールが使用可能に
なれば、信号BUSYLの１つは、例えば、論理値０を取っ
て状態を変え、要求を実行することができる。待機ファ
イルの更新と並行して、回路SCAは論理選択信号STLの１
つをアクティブにし、この論理選択信号が今度は信号ST
をアクティブにする。回路SCAはまたアドレスADを出力
レジスタ３中に配置する。ラインLGは移動長さを表す論
理プロフィールに配置される。最後に、要求が読取りあ
るいは書込みのどちらであるかによって、信号WRは論理
値０または１に位置する。上記の信号は、要求を実行す
る状態にある該当するモジュールが受ける。
読取りの場合には、モジュールで読み取られたデータ
の使用可能性は、論理信号DOFLに変換された信号DOFの
１つによって制御回路SCAに通知される。回路SCAがデー
タを受ける状態にあるときは、モジュールが受けた信号
EDの１つをアクティブにし、データの伝送を許可する。
次に、これらデータは回路SCDの入力緩衝装置にロード
される。その後、これらデータは、システムバスに関し
て回路ECCを介して出力緩衝装置に伝送される。エラー
が検出された場合には、回路ECCは信号ERを有効にし、
これは回路５により報告される。
書込みの場合には、データが回路SCDの出力緩衝装置
中に存在すれば、制御回路SCAは信号LDLの１つにより信
号LDをアクティブにし、この信号LDはモジュールに伝送
されて、該モジュールがメモリバスに存在するデータDT
を報告するのを許可する。
以上の説明は正常のメモリアクセスに関するものであ
る。
本発明を実施するため、変換回路４は交換すべきモジ
ュール中と交換用モジュール中での書込み操作の同時実
行を可能にする。また、変換回路４は交換すべきモジュ
ールだけに読取り操作の実行を許可する手段を備える
か、あるいはこのような手段に接続されていなければな
らない。
回路４とこれに付属する上記手段の詳細な説明は後に
行うが、その前に第３図を参照にして回路が受ける論理
信号を発生させることができる手段について説明するこ
とにする。
第３図は、回路SCAに属する論理選択回路に付属する
論理構成の連想テーブル２を示す。読取りまたは書込み
要求を実行するために、制御ユニットSCUは対応するア
ドレスADLをアドレスレジスタRA中に配置する。アドレ
スADLはさらに３つの主要領域に区分することができ
る。すなわち、アドレスの大きい重みから形成される領
域ADH、小さい重みから形成される領域ADBおよび残りの
ビットから形成される領域ADである。連想テーブル２は
ｎ個の論理構成のレジスタR1、R2、...、Rj、Rn（ただ
しｎは論理モジュール、すなわち正常構成においてメモ
リを構成するモジュールの数）を備える。各レジスタRj
は、対応するモジュールに特有の値を有する複数の情報
領域ADH、Ｔ、Ｅ、Ｖを含む。最初の領域ADHは、モジュ
ールに帰属するアドレスの大きな重みに割り当てられ
る。モジュールが異なる寸法を有することが可能であれ
ば、領域Ｔはモジュールの寸法に割り当てられる。同様
に領域Ｅは、使用した組み合わせの種類を表す情報を含
むようにすることができる。最後の領域Ｕは通常論理モ
ジュールの有効性のビットを含むようにされている。
受けたアドレスADLと該当する論理モジュールｊ間に
対応を成立させるため、各レジスタの内容は、アドレス
の大きい重みADHおよび小さい重みADBと比較される。こ
れらの比較は、比較器K1、K2、...Kj...、Kn中で行わ
れ、通常これら回路のうちただ１つの回路が一致信号HI
T1、HIT2、...HITj、HITnをアクティブにし、これら信
号がアドレスに割り当てられた論理モジュールｊを識別
することができる。一致信号HITjに応じて、論理選択回
路６は論理選択信号STL1、STL2、...STLj...、STLnの１
つをアクティブにする。正常の機能状態では、論理選択
信号STLjのうちただ１つの信号が、例えば、論理値１を
取ってアクティブである。勿論、この論理選択信号は、
該当する論理モジュールが使用可能であるという条件で
のみアクティブにすることができる。
一致信号HITjはまた、すでに説明した信号LDLまたはE
DLのどちらをアクティブにするべきかを選択するため
に、制御回路SCAが使用する。すでに述べたように、こ
れらの要素は、メモリのアドレス指定に通常使用される
技術に属するので、その詳細な説明は本発明の範囲を越
えることになる。
第４図は、選択信号ST、STLに関する変換回路４の一
部を示す。この回路は、メモリバスが接続ロケーション
を有するのと同数のマルチプレクサMX1、MX2、...MXi、
MXrを備える。各マルチプレクサは入力で論理選択信号S
TL1、...、STLnから構成される信号STLを受ける。これ
らマルチプレクサには、物理構成のレジスタRP1、R
P2、...RPi、RPrがそれぞれ付属している。各マルチプ
レクサMXiは、これに付属する物理構成レジスタRPiの内
容により制御される。各レジスタRPiは、サービスプロ
セッサの受けた順番に応じて保守回路5Aにより再ロード
されることができる。マルチプレクサの出力は、コネク
タC1、C2、...Ci、Crにそれぞれ送られた、従って、物
理モジュールMU1、MU2、...、MUi、MUrにそれぞれ向け
られたST1、ST2、...STi、STrを送る。
第４図の回路の機能を説明する前に、マルチプレクサ
MXiの１つと、物理モジュールMUiに割り当てられ、該マ
ルチプレクサに付属した物理構成レジスタを詳細に示す
第５図を参照にして説明することにする。マルチプレク
サMXiは、ｎ個の入力STL1、STL2、...STLj、STLnおよび
出力STLiを備える。マルチプレクサの入力Ａに与えられ
たアドレス信号に応じて、確認入力Ｖに与えられた確認
信号がアクティブであるとき、出力STiは、入力STLjの
１つの値を取る。物理構成レジスタRPiは物理モジュー
ルMUiに付属する論理モジュールMLiの番号を含む。レジ
スタRPiには、ステータスマルチバイブレータ回路BEiが
付属し、この回路の出力はマルチプレクサMXiの確認入
力Ｖに接続されている。マルチバイブレータ回路BEiは
物理モジュールMUiに付属するステータスインジケータO
Niを含む。保守回路5Aは、レジスタRPiおよびマルチバ
イブレータ回路BEiに入力信号をそれぞれCHMLIとCHI、
ならびに確認信号それぞれVMLとVCHを供給する。
このような構成により、サービスプロセッサはレジス
タRPiに任意の論理モジュールMLiの番号をロードするこ
とができる。従って、論理モジュールｊを物理モジュー
ルMUiに対応させるためには、レジスタRPiの内容MLiを
強制的に値ｊにするだけでよい。この場合、信号STLjの
活性化は、物理モジュールMUiの選択を可能にする信号S
Tiの活性化を引き起こす。
論理信号EDLおよびLDLの物理信号EDおよびLDへの変換
は、第４図の手段と同じ回路手段により実現することが
できる。勿論、レジスタRPiとステータスマルチバイブ
レータ回路BEiは、３つの変換回路に共通でってもよ
い。
例えば、初め論理モジュールｊに対応したモジュール
MUiの内容を交換用モジュールMUr中に再コピーするため
には、まず値ｊをレジスタRPrにロードする。従って、
モジュールMUiとMUrにそれぞれ付属するレジスタRPiとR
Prは、双方とも値ｊを含む。このようにして、論理モジ
ュールｊに向けられた全書込み要求は、モジュールMUi
とMUrに物理的に同時に向けられる。以下の説明では、
読取りの場合はどのように扱うかを見ることにする。
選択信号および制御信号の変換の問題は、第４図の回
路により解決されたので、以下は第６図を参照にして、
監視信号、すなわちモジュールにより送られる信号につ
いて扱うことにする。
第６図は、モジュールにより送られる使用中の信号BU
SYiの変換を可能にする回路の実施例を示す。第４図の
回路と同様に、物理構成のレジスタRPiを使用する。こ
れらのレジスタは、付属するレジスタ中に含まれる論理
モジュールの番号によりそれぞれアドレス指定されたデ
マルチプレクサDX1、DX2、...DXi、DXrを制御する。各
デマルチプレクサDXiは物理モジュールMUiに付属し、入
力でこのモジュールの使用中の信号BUSYiを受ける。ま
た各デマルチプレクサDXiは、アドレスＡの入力で受け
たアドレスに応じてｎ個の信号から選択された信号を出
力で送る。さらにこの回路は、デマルチプレクサDX1、D
X2、...DXi、DXrの同じ列ｊの入力が、この列に割り当
てられた論理ゲートGjの入力に接続されるように、デマ
ルチプレクサの出力に接続された論理ゲートG1、
Gi、...Gnを備える。各論理ゲートGjは、論理使用中信
号BUSYLを供給する。モジュールの使用中信号BUSYiが、
このモジュールが使用中のとき、論理値１を取るとする
ならば、ゲートGjはORゲートである。このように、再コ
ピーの最中に、２つのレジスタ、例えば、RPiとRPrには
同じ論理番号ｊがロードされる。対応するデマルチプレ
クサDXiとDXrは、同じ論理ゲートGjの入力にこれらモジ
ュールの使用中信号BUSYiとBUSYrを伝送する。その結
果、モジュールMUiまたはMUrのいずれかが使用中のと
き、ゲートGjの出力BUSYjは論理値１を取り、論理モジ
ュールｊ、従って、対応する物理モジュールMUiとMUrの
選択を一切禁止する。
物理信号DOFの論理信号DOFLへの変換を実施するため
に同様の回路を使用することができる。
以上、モジュールMUiの内容の別のモジュールMUrへの
再コピーは、読取りを行った後、物理モジュールMUiに
初め付属していた論理モジュールｊにより覆われる全メ
モリ空間の再書込みを行うことにより実現されることを
見てきた。物理モジュールのレベルでは、問題の論理モ
ジュールｊに関する全ての読取りは、交換すべきモジュ
ールMUiだけにより実行されなければならないのに対
し、全ての書込みは、交換すべきモジュールMUiと交換
用モジュールMUrで同時に実行されなければならない。
この操作を可能にするために、交換用モジュールは、こ
のモジュールの読取りの全実行を妨げるため目印を付け
なければならない。この目的のためには、多数の解決法
が考えられる。例えば、交換用モジュールに向けての全
ての読取り要求の伝送を禁止することができる。これ
は、読取り操作が実行されたとき、対応する物理モジュ
ールの代替ステータスを知らせるインジケータに応じ
て、該当するマルチプレクサの確認信号を強制的にゼロ
にすることにより実現することができる（WR＝０）。こ
の解決法を実施するためには、各物理構成レジスタRPi
にモードマルチバイブレータ回路を付属させるだけでよ
い。このマルチバイブレータ回路の論理状態は、対応す
る物理モジュールが「正式な」モジュール、あるいは交
換用モジュールであるかを示す。このとき、マルチプレ
クサの確認信号Ｖは、モードマルチバイブレータ回路の
論理状態、ステータスマルチバイブレータ回路BEiの論
理状態および読取り／書込み信号WRによって決定され
る。
しかし、この解決法は、次のような点を考慮に入れた
場合に問題が生じる。再コピーが終了すると、交換用モ
ジュールが正式のモジュールになるのに対し、交換すべ
きモジュールは非アクティブになる新しい再構成でシス
テムを立て直さなければならない。このようなステータ
スの変更は、サービスプロセッサにより初期化され、保
守回路５により実行されるが、この保守回路５は、非ア
クティブにしたいモジュールMUiに付属するステータス
インジケータONiをゼロにリセットしなければならな
い。さらに、交換用モジュールに付属するマルチバイブ
レータ回路の状態を変える必要がある。勿論、このマル
チバイブレータ回路の状態の変更は、妨害がメモリアク
セスの実行時に現れるとすれば、妨害を防ぐため完全に
同期でなければならない。しかし、この同期化にもかか
わらず、読取り操作の実行中の状態の変更には問題が生
じる。通常、読取りは複数の段階で行われる。交換用モ
ジュールが読取り要求を受けていない、従って、全く実
行していないのに、交換すべきモジュールはそのデータ
が伝送される前に無効になる恐れがある。この問題を防
ぐため、読取り操作時以外にしか状態変更を許可しない
ように実行中の全読取り操作を永続的に監視する監視機
構を備える必要がある。
このような機構により、実施が非常に複雑になること
は明らかである。このために、本発明の特徴に従い、異
なる解決法が採用された。この方法によれば、読取りな
らびに書込みの全ての要求は、交換すべきモジュールと
交換用モジュールに同時に送られる。しかし、読取りの
場合には、交換すべきモジュールだけがこのモジュール
にアクセスされたデータを実際に送ることを許可され
る。その結果、ステータスの変更は、情報を失うことな
く読取りの最中に行うことができる。
この解決法の実施について、メモリモジュールMUi、
ならびにメモリバスMBと交換された主要信号を示す第７
図を参照にして以下に説明することにする。
公知のように、モジュールMUiは一般に複数の構成要
素から成るメモリ回路８を備える。メモリ回路８には、
アドレスおよび読取りまたは書込み操作の実行に必要な
制御信号を該回路に供給する制御装置７が付属してい
る。データDTは、エラー検出および訂正回路によるコー
ディング後、メモリ回路８が受ける。制御装置７はすで
に定義した信号STi、LDi、EDi、DOFi、BUSYi、WR、LGを
バスMBと交換する。さらに、制御装置は入力緩衝装置９
を介してアドレス信号ADを受ける。メモリ回路８は、主
に入力および出力緩衝装置とこれらに付属する増幅器か
ら構成されるインターフェース回路10を介してバスMBに
接続される。制御装置７も同様に、保守操作を実施する
ためサービスプロセッサSPに保守ラインCiを介して接続
される保守回路7Aを備える。
本発明の特徴に従えば、モジュールMUiは、制御装置
７から出た信号Ｅ、制御ユニットSCUかた出た信号CHMOD
および保守回路7Aから出た信号SMODに応じて、信号ENに
よりインターフェース10の出力の増幅器を制御する禁止
回路11を備えている。
正常な機能状態では、モジュールMUiは、受けた読取
りおよび書込み要求に応答する。反対に、モジュールMU
iが交換用モジュールであれば、このステータスはサー
ビスプロセッサにより保守回路7Aに通知される。保守回
路7Aは、代替モードへの条件付け信号SMODをアクティブ
にし、この信号が禁止回路11を操作し、インターフェー
ス回路10によりデータの伝送を全て遮断する。
モジュールMUiをその正常機能状態に戻すためには、
モジュールMUiのステータスを制御ユニットSCUによるモ
ード変更信号CHMODの伝送により変える。信号CHMODに応
じて、禁止回路は元の状態に戻り、データの伝送を許可
する。
第８図は、インターフェース10の出力増幅器10Aに関
連して禁止回路11をさらに詳細に示す。読取りでは、エ
ラー検出および訂正回路ECCから出たデータが出力緩衝
装置10Bにロードされた後、出力増幅器10AによりバスMB
のデータDTラインに伝送される。従来のメモリモジュー
ルでは、モジュールの制御装置７は伝送制御信号Ｅによ
り出力増幅器10Aを制御する。モジュールが伝送しない
とき、信号Ｅは最初の論理値を取り、この値が増幅器10
Aを高インピーダンス状態Ｅにする。この信号の反転値
について、増幅器10Aはアクティブな状態に置かれ、緩
衝装置10Bに含まれるデータはメモリバスMBのデータDT
のラインが受ける。
本発明によれば、伝送制御信号Ｅは、増幅器10の確認
入力に直接ではなく、禁止回路11を介して与えられる。
回路11はモードマルチバイブレータ回路BMと論理ゲート
12を備え、該ゲートの出力ENは増幅器10Aの確認入力に
接続される。さらに、マルチバイブレータ回路BMの条件
付け入力Ｓは回路7Aから出る信号SMODを受ける。マルチ
バイブレータ回路BMのゼロリセット入力Ｒは信号CHMOD
を受ける。増幅器10Aは、その確認入力が論理値ゼロを
受けたとき、高インピーダンス状態にあると仮定する。
さらに、モードマルチバイブレータ回路BMが論理値１の
状態にあるとき、対応するモジュールは代替ステータス
を有するものとする。マルチバイブレータ回路BMの逆転
出力Ｑ＊はこのときゲートET12の入力に接続され、ゲー
トET12の第２の入力は制御装置７から出た伝送制御信号
Ｅを受ける。
第８図の回路は、次のように機能する。交換用モジュ
ールがバスMBに接続されると、サービスプロセッサは信
号SMODを強制的に論理値１にする。マルチバイブレータ
回路BMは従って、状態MOD＝１を取り、反転信号MOD＊が
ゲート12の入力に与えられる。その結果、このゲートの
出力はゼロになり、これによって増幅器10Aは高インピ
ーダンス状態に維持されるので、モジュールで読み取ら
れた全てのデータの伝送が禁止される。モジュールのス
テータスを変えるために、制御ユニットSCUの保守回路5
Aは信号CHMODを論理値１にし、これによってマルチバイ
ブレータ回路BMがゼロにリセットされる。増幅器10A
は、制御装置７の信号Ｅにより通常制御される。
一度ただ１つのモジュールを交換するだけでよいな
ら、代替ステータスを有する多くとも１つのモジュール
がある。ステータスの変更は、全モジュールに共通の単
一の信号CHMODにより実施することができる。反対に、
一度に複数の交換を実施できるようにしたい場合には、
各モジュールについて特定のモード変更信号CHMODを選
択的に送ることができるようにしなければならない。こ
の解決法は、メモリバスのコネクタ数と同数のモード変
更ラインと、これらラインの選択手段とを備えるという
条件で、第８図に示す回路により実施することができ
る。
第９図は、ただ１つのモード変更ラインCHMODしか必
要とせずに複数のモジュールを同時に交換することを可
能にする禁止回路11の変形例を示す。第９図には、モー
ドマルチバイブレータ回路BMがあるが、その条件付け入
力ＲはゲートET13の出力からの信号を受け、ゲート13の
第１の入力はモード変更信号CHMODを受け、またその第
２の入力は予備条件付けマルチバイブレータ回路BPの非
逆転出力Ｑに接続されている。マルチバイブレータ回路
BPの条件付け入力Ｓは、サービスプロセッサから予備条
件付け信号PMODを受け、そのゼロリセット入力Ｒは信号
SMODを受ける。モードマルチバイブレータ回路BMの条件
付け入力Ｓは、第８図のように信号SMODを受ける。
第９図の回路の機能は次の通りである。所定の交換用
モジュールのモードマルチバイブレータ回路BMを０にリ
セットするため、サービスプロセッサはまず信号PMODに
より予備条件付けマルチバイブレータ回路を１にする。
その結果、ゲートET13は信号CHMODの伝送を許可する。
ステータスの変更が保守回路５で開始されると、信号CH
MODは前述のように値１となり、これによってモードマ
ルチバイブレータ回路BMは０にリセットされる。従っ
て、該当するモジュールのステータス変更は、他の交換
用モジュールを除いて適切に行われる。これらの交換用
モジュールでは、予備条件付けマルチバイブレータ回路
BPは常に０であり、これによってモード変更信号の報告
が禁止される。
これから、まず一度にただ１つのモジュールの交換を
行う単純な場合を仮定してモジュール交換の完全な手順
について説明することにする。
通常、モジュールMUiの交換は、制御ユニットSCUのエ
ラー検出および訂正回路ECCにより読取りのエラーER検
出により行われる。このエラーは対応するアドレスと同
時にサービスプロセッサに通知される。これらの情報に
応じて、サービスプロセッサは欠陥のある物理モジュー
ルに付属する論理モジュール番号を決定することができ
る。さらに、サービスプロセッサの保守コンソールによ
り故障がオペレータに通知される。
オペレータが交換を実施したいときには、使用可能な
コネクタに交換用モジュールMUrを配置する。この操作
の前に、通常システムの機能を妨害することなく上記接
続を可能にする予備操作が行われることに留意された
い。これについては例えば、本出願人により、1988年12
月９日出願されたフランス国特許出願第88 16194号「複
数の取外し可能なユニットを有する電子システム」の文
献に従い実施することができる。この出願の内容は、本
文の一部を成すものと考えなければならない。
次にオペレータはサービスプロセッサに再コピーの実
施を命令する。これによってサービスプロセッサは下記
の操作をアクティブにする。
−保守回路7Aを介して、信号SMODにより交換用モジュー
ルMUrのモードマルチバイブレータ回路BMを１にし（第
８図）、 −保守回路5Aを介して、モジュールMUrの物理構成レジ
スタRPrに、故障モジュールに付属する論理番号と同じ
番号をロードし、付属するステータスマルチバイブレー
タ回路BErを１にし（第５図）、 −該当するメモリ空間を示すため、処理手段CPUにより
パラメータを移行し、プロセッサの１つで再コピーのプ
ログラムまたはマイクロプログラムを起動し（第１
図）、 −処理手段により通知された再コピー操作の終了を報告
し、 −保守回路5Aを介して、交換すべきモジュールに付属す
るステータスマルチバイブレータ回路BEiを０にすると
同時に、モード変更信号CHMODを１にする（第２、５、
７、８図）、 −保守コンソールにより、再コピーが終了し、故障カー
ドを引き出すことができることを示す。
上記操作の後、オペレータは、システムを問題なくカ
ードを引き出せる状態にしてから故障カードを引き出す
ことができる。
複数のモジュールを同時に取り替えたい場合には、上
記と同様の操作を適用するが、オペレータはサービスプ
ロセッサに予め操作された物理モジュールの同一性を知
らせておく必要がある。さらに、交換用モジュールのモ
ードマルチバイブレータ回路BMの状態の変更の前に、予
備条件付けマルチバイブレータ回路BPの条件付けを行う
（第９図）。
【図面の簡単な説明】
第１図は、本発明の実施のためのデータ処理システムを
概略的に表し、 第２図は、本発明に従うシステムのメモリ制御ユニット
の構成を示し、 第３図は、論理選択信号を発生するためのメモリ制御ユ
ニットの手段を示し、 第４図は、メモリ制御ユニットにより送られる信号の論
理−物理変換回路を示し、 第５図は、第４図に示した変換回路の実施例の詳細を示
し、 第６図は、メモリ制御ユニットが受けた信号の物理−論
理変換回路を示し、 第７図は、メモリモジュールと、該モジュールがバスと
交換する主要信号を示し、 第８図は、メモリモジュールの読取り禁止回路を示し、 第９図は、禁止回路の別の実施例を示す。 （主な参照番号） CCU……処理手段、 SCU……メモリ制御ユニット、 SB……システムバス、 MB……メモリバス、 IOU……入力−出力ユニット、 C1、C2、Ci、・・・、Cr……接続ロケーション、 MU1、MU2、MUi、・・・、MUr……メモリモジュール、 SP……サービスプロセッサ、 １……入力緩衝装置、２……連想テーブル、 ３……出力緩衝装置、４……変換回路、 ５……保守回路、６……論理選択回路、 ７……制御装置、 ECC……エラー検出−訂正回路、 MX1、MX2、MXi、・・・、MXr……マルチプレクサ、 RP1、RP2、RPi、・・・、RPr……物理構成レジスタ、 BEi……ステータスマルチバイブレータ回路、 DX1、DX2、DXi、・・・、DXr……デマルチプレクサ、 G1、G2、・・・Gn……論理ゲート、 ONi……ステータスインジケータ、 ８……メモリ回路、９……入力緩衝装置、 10……インターフェース回路、 11……禁止回路、12、13……論理ゲート、 BM……モードマルチバイブレータ回路、
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャン―ジャック ペロー フランス国 92100 ブローニュ ビヤ ンクール リュ ドゥ パリ 64 (56)参考文献 特開 昭61−136149（ＪＰ，Ａ) 特開 昭56−93197（ＪＰ，Ａ) 特開 昭63−282546（ＪＰ，Ａ) 特開 昭60−222945（ＪＰ，Ａ)

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のメモリモジュール（MU1〜MUn）がバ
    ス（MB）に具備されたコネクタ（C1〜Cn）と接続され
    て、これらのメモリモジュールが該バスを介して処理手
    段（CPU）と通信するよう構成されたデータ処理システ
    ムにおいて実行される方法であって、少なくとも１つの
    メモリモジュール（MUi）を交換する方法において、 ａ）バスに予備用のコネクタ（Cr）を備えさせるステッ
    プと、 ｂ）交換用メモリモジュール（MUr）を予備用のコネク
    タに接続するステップと、 ｃ）交換用メモリモジュール（MUr）の論理アドレスを
    交換すべきメモリモジュール（MUi）の論理アドレスと
    同一に設定して、交換すべきメモリモジュール（MUi）
    に向けられたアクセス要求がこれら２つのメモリモジュ
    ールへ伝達されるようにするステップと、 ｄ）交換用メモリモジュール（MUr）中のモードインジ
    ケータ（MOD）を第１の論理値から第２の論理値に変更
    して該メモリモジュールからの読み出しが不可能となる
    ようにすることにより、交換すべきメモリモジュール
    （MUi）に向けられた書き込み要求に関しては、該交換
    すべきメモリモジュール（MUi）と交換用メモリモジュ
    ール（MUr）とにおいて同時に書き込みが可能である
    が、交換すべきメモリモジュール（MUi）に向けられた
    読み取り要求に関しては、該交換すべきメモリモジュー
    ル（MUi）においてのみ読み取りが可能となるようにす
    るステップと、 ｅ）交換すべきメモリモジュール（MUi）に記憶された
    すべてのデータを読みとって、この読み出したデータを
    交換用メモリモジュール（MUr）に書き込む再コピー処
    理を実行するステップと、 ｆ）再コピー処理の後に、交換すべきメモリモジュール
    （MUi）が接続されているコネクタ（Ci）に対応して設
    けられたステータスインジケータ（ONi）を第１の論理
    値から第２の論理値に変更して、該コネクタ（Ci）を介
    してのメモリモジュールの物理選択信号（STi）の供給
    を不能にし、かつ ｇ）交換用メモリモジュール（MUr）中のモードインジ
    ケータ（MOD）を第２の論理値から第１の論理値に変更
    して、該メモリモジュールからの読み出しが可能となる
    ようにするステップと からなり、メモリモジュールの交換後は、交換すべきメ
    モリモジュール（MUi）に向けられたすべての要求につ
    いて、該要求の実行が交換用メモリモジュール（MUr）
    においてのみ同一アドレスで実行可能にしたことを特徴
    とするメモリモジュール交換方法。
  2. 【請求項２】請求項１記載のメモリモジュール交換方法
    において、再コピー処理は、処理手段（CPU）中にロー
    ドされたプログラムによって実行され、かつ、データ処
    理システムで実行中の他のプログラムと平行して実行可
    能であることを特徴とするメモリモジュール交換方法。
  3. 【請求項３】請求項１又は２記載のメモリモジュール交
    換方法において、ステップｄ）における、交換用メモリ
    モジュール（MUr）中のモードインジケータ（MOD）の第
    １の論理値から第２の論理値への変更により、該メモリ
    モジュールにおいて読み取られたデータのバスヘの伝送
    が禁止されることを特徴とするメモリモジュール交換方
    法。
  4. 【請求項４】請求項１〜３いずれかに記載のメモリモジ
    ュール交換方法において、該方法はさらに、 ステップｃ）の後に、交換すべきメモリモジュール（MU
    i）に対する書き込み要求又は読み取り要求が処理手段
    （CPU）から発生された場合、交換すべきメモリモジュ
    ール（MUi）と交換用メモリモジュール（MUr）との両方
    にアクセス可能とするために、これら２つのメモリモジ
    ュールそれぞれ選択する２つの物理選択信号（STi,S
    Tr）を同時にアクティブとするステップ を備えていることを特徴とするメモリモジュール交換方
    法。
  5. 【請求項５】請求項４記載のメモリモジュール交換方法
    において、 それぞれのコネクタ（C1〜Cn,Cr）に対応するステータ
    スインジケータが第１の論理値の場合にのみ、該コネク
    タに接続されたメモリモジュールへ物理選択信号が供給
    される ことを特徴とするメモリモジュール交換方法。
  6. 【請求項６】複数のメモリモジュール（MU1〜MUn）がバ
    ス（MB）に具備されたコネクタ（C1〜Cn）と接続され、
    これらのメモリモジュールが該バスを介して処理手段
    （CPU）と通信するよう構成されたデータ処理システム
    において、 処理手段（CPU）によって発せられたメモリアクセス要
    求のアドレスに応じて、メモリモジュールを選択してア
    クセスするメモリ制御手段（SCU）と、 交換用メモリモジュール（MUr）をバスに接続するため
    の少なくとも１つの予備用のコネクタ（Cr）と、 交換すべきメモリモジュール（MUi）を交換用メモリモ
    ジュール（MUr）に交換するための制御を行うサービス
    プロセッサ（SP）と、 サービスプロセッサ（SP）により制御され、メモリ制御
    手段に対して、交換すべきメモリモジュール（MUi）に
    記憶されたすべてのデータを読みとって、この読み出し
    たデータを交換用メモリモジュール（MUr）に書き込ま
    せる要求を発生する再コピー処理手段（CPU）と からなり、 サービスプロセッサ（SP）は、 交換すべきメモリモジュール（MUi）に向けられたアク
    セス要求が交換用メモリモジュール（MUr）へも伝達さ
    れるようにするために、メモリ制御手段（SCU）中にお
    いて、交換用メモリモジュール（MUr）の論理アドレス
    を交換すべきメモリモジュール（MUi）の論理アドレス
    と同一に設定し、 交換すべきメモリモジュール（MUi）に向けられた書き
    込み要求に関しては、該交換すべきメモリモジュール
    （MUi）と交換用メモリモジュール（MUr）とにおいて同
    時に書き込みが可能であるが、交換すべきメモリモジュ
    ール（MUi）に向けられた読み取り要求に関しては、該
    交換すべきメモリモジュール（MUi）においてのみ読み
    取りが可能となるようにするために、交換用メモリモジ
    ュール（MUr）中のモードインジケータ（MOD）を第１の
    論理値から第２の論理値に変更して該メモリモジュール
    からの読み出しが不可能となるよう制御し、 再コピー処理の後に、交換すべきメモリモジュール（MU
    i）が接続されているコネクタ（Ci）に対応してメモリ
    制御手段（SCU）中に設けられているステータスインジ
    ケータ（ONi）を第１の論理値から第２の論理値に変更
    して、該コネクタ（Ci）を介してのメモリモジュールの
    物理選択信号（STi）の供給が不可能となるように制御
    し、 再コピー処理の後に、メモリ制御手段（SCU）を制御し
    て、交換用メモリモジュール（MUr）中のモードインジ
    ケータ（MOD）を第２の論理値から第１の論理値に変更
    して、該メモリモジュールからの読み出しが可能となる
    ようにする よう構成されており、メモリモジュールの交換後は、交
    換すべきメモリモジュール（MUi）に向けられたすべて
    の要求について、該要求の実行が交換用メモリモジュー
    ル（MUr）においてのみ同一アドレスで実行可能にした
    ことを特徴とするデータ処理システム。
  7. 【請求項７】請求項６記載のデータ処理システムにおい
    て、再コピー処理は、処理手段（CPU）中にロードされ
    たプログラムによって実行され、かつ、データ処理シス
    テムで実行中の他のプログラムと平行して実行可能であ
    ることを特徴とするデータ処理システム。
  8. 【請求項８】請求項６又は７記載のデータ処理システム
    において、サービスプロセッサ（SP）による、交換用メ
    モリモジュール（MUr）中のモードインジケータ（MOD）
    の第１の論理値から第２の論理値への変更により、該メ
    モリモジュールにおいて読み取られたデータのバスへの
    伝送が禁止されるよう構成されていることを特徴とする
    データ処理システム。
  9. 【請求項９】請求項６〜８いずれかに記載のデータ処理
    システムにおいて、メモリ制御手段（SCU）はさらに、 交換用メモリモジュール（MUr）の論理アドレスが交換
    すべきメモリモジュール（MUi）の論理アドレスと同一
    に設定された後は、交換すべきメモリモジュール（M
    Ui）に対する書き込み要求又は読み取り要求が処理手段
    （CPU）から発生された場合、交換すべきメモリモジュ
    ール（MUi）と交換用メモリモジュール（MUr）との両方
    にアクセス可能とするために、これら２つのメモリモジ
    ュールそれぞれ選択する２つの物理選択信号（STi,S
    Tr）を同時に発生する手段 を備えていることを特徴とするデータ処理システム。
  10. 【請求項１０】請求項９記載のデータ処理システムにお
    いて、メモリ制御手段（SCU）は、それぞれのコネクタ
    （C1〜Cn,Cr）に対応するステータスインジケータが第
    １の論理値の場合にのみ、該コネクタに接続されたメモ
    リモジュールへ物理選択信号を供給するよう構成されて
    いることを特徴とするデータ処理システム。
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