JPS60128535A - 割り込み処理装置 - Google Patents
割り込み処理装置Info
- Publication number
- JPS60128535A JPS60128535A JP23741983A JP23741983A JPS60128535A JP S60128535 A JPS60128535 A JP S60128535A JP 23741983 A JP23741983 A JP 23741983A JP 23741983 A JP23741983 A JP 23741983A JP S60128535 A JPS60128535 A JP S60128535A
- Authority
- JP
- Japan
- Prior art keywords
- address
- processing
- interrupt
- interruption
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は情報処理装置に関し、とくにその割り込み処理
機構に関する。
機構に関する。
一般に１割９込与処理を行なうことのできる情報処理装
置では１割り込みを受け卜」けると、割シ込み処理ルー
チンの最初で割シ込み処理後の戻９番地並びにフラグ、
レジスタの内容をスタックしておくようになっている。
置では１割り込みを受け卜」けると、割シ込み処理ルー
チンの最初で割シ込み処理後の戻９番地並びにフラグ、
レジスタの内容をスタックしておくようになっている。
この際、従来の情報処理装置には１割９込みを受け付け
ると、当該側シ込みを受け付けた時点でのプログラム・
カウンタの内容を戻り番地とし、フラグ内容とともにス
タック・エリアに退避する処理を実行するハードウェア
を有し、その１ｍのレジスタの値の退避は、ソフトウェ
アを用いて行なっているものが多い。
ると、当該側シ込みを受け付けた時点でのプログラム・
カウンタの内容を戻り番地とし、フラグ内容とともにス
タック・エリアに退避する処理を実行するハードウェア
を有し、その１ｍのレジスタの値の退避は、ソフトウェ
アを用いて行なっているものが多い。
しかしながら、退避すべきレジスタの数が多く、かつ割
シ込捷、−た処理（現在冥行中の処理）は優先度が低く
、比較的簡単で短いものであるのに対して、割シ込み処
理は優先度が高く急を要するような場合には、前記割シ
込まれた処理において使用されている多くのレジスタの
内容を退避するために非常（Ｃ長い時間を要し、これが
割シ込み処理を迅速ｅこ行なうことを困難にしていた。
シ込捷、−た処理（現在冥行中の処理）は優先度が低く
、比較的簡単で短いものであるのに対して、割シ込み処
理は優先度が高く急を要するような場合には、前記割シ
込まれた処理において使用されている多くのレジスタの
内容を退避するために非常（Ｃ長い時間を要し、これが
割シ込み処理を迅速ｅこ行なうことを困難にしていた。
さらに、多くのレジスタの内容を退避するため、相当数
のエリアが必−υ：であった。
のエリアが必−υ：であった。
本’；６８ｉ’−１の目的は釧シ込み処理の改良を目的
とし。
とし。
その！！り成をψ、リシ込み処理を行なうことのできる
データ処理装置γにおいて、プログラム會カウンタの内
容を修飾するだめの情報を蓄えでおく第１手段と、プロ
グラム會カウンタの内容と別記第１手段に蓄えである＋
ｒ４報とから、プログラム・メモリのアドレスを生成す
る第２手段とを崩し、割シ込み処理を受け付けた時に、
前記第１手段と第２手段とを用いることによシ、割シ込
み処理実行後の戻り番地として５割り込まれた処理の開
始番地を生成する割９込み処理装置としたことを特徴と
する。
データ処理装置γにおいて、プログラム會カウンタの内
容を修飾するだめの情報を蓄えでおく第１手段と、プロ
グラム會カウンタの内容と別記第１手段に蓄えである＋
ｒ４報とから、プログラム・メモリのアドレスを生成す
る第２手段とを崩し、割シ込み処理を受け付けた時に、
前記第１手段と第２手段とを用いることによシ、割シ込
み処理実行後の戻り番地として５割り込まれた処理の開
始番地を生成する割９込み処理装置としたことを特徴と
する。
次に１本発明の一実施例につい℃、図面を用いてＨ５）
、明する。
、明する。
第１１は、プｒｊグラム実行中に、割り込みがかかった
時の処理の流れを示す図、第２図は１本発明の一実施例
を示す図である。
時の処理の流れを示す図、第２図は１本発明の一実施例
を示す図である。
本実施例では、プログラム・メモリの大きさを２５６バ
イトとし、したがってプログラム・メモリを指すアドレ
ス幅を８ビツトとする。
イトとし、したがってプログラム・メモリを指すアドレ
ス幅を８ビツトとする。
第１図に於いて、２０（Ｈ）、４０日、４Ａ（Ｈ）。
６０（Ｈ）、０３（ハ）、１Ｆ（）Ｉ）は、プログラム
・メモリのアドレスである。本実施例では、−まとまり
の処理の開始アドレスを、アドレスの下位５ビツトゝ″
０“となるところにわりつけである。また１割り込み処
理の開始アドレスを０３１１、終了アドレスをＩＦ（Ｈ
）とし、１Ｆ（ハ）には、リターン命令が入っているも
のとする。
・メモリのアドレスである。本実施例では、−まとまり
の処理の開始アドレスを、アドレスの下位５ビツトゝ″
０“となるところにわりつけである。また１割り込み処
理の開始アドレスを０３１１、終了アドレスをＩＦ（Ｈ
）とし、１Ｆ（ハ）には、リターン命令が入っているも
のとする。
第２図に於いて％ １０ｔｄプログラム・カウンタ。
１１はマスク・レジスタ、１２はスタック中レジスタで
、本実施例では、それぞれ１６ビツトである。前記マス
ク・レジスタ１１にはマスク・パターンとしてＥＱ（Ｈ
）が入っている。同図に於いて。
、本実施例では、それぞれ１６ビツトである。前記マス
ク・レジスタ１１にはマスク・パターンとしてＥＱ（Ｈ
）が入っている。同図に於いて。
２０．２１．２２は前記プログラム・カウンタ１１につ
ながるバス％ ３０．３１はそれぞれ前記プログラム・
カウンタ１１に対するアドレス出力信号及びアドレス入
力信号、３２は割シ込み受け付は信号、３３は割シ込み
終了信号、４０〜４８は入力を前記プログラム・カウン
タ１１と前記マスク・レジスタ１１とからのそれぞれの
ビットとし、出力を前記スタック・レジスタ１２につな
ぐＡＮＤ回路である。
ながるバス％ ３０．３１はそれぞれ前記プログラム・
カウンタ１１に対するアドレス出力信号及びアドレス入
力信号、３２は割シ込み受け付は信号、３３は割シ込み
終了信号、４０〜４８は入力を前記プログラム・カウン
タ１１と前記マスク・レジスタ１１とからのそれぞれの
ビットとし、出力を前記スタック・レジスタ１２につな
ぐＡＮＤ回路である。
本実施例の動作を、第１図、第２図を用いて説明する。
今、４０（Ｈ）を開始アドレスとするーまとまりの処理
をしているものとする。この時のプログラム・カウンタ
１０の動作は次のようになる。命令実行にともない、現
在のプログラム−カウンタ１ｏの内容をアドレス出力信
号３０によりバス２２に出力し、プログラム・メモリを
アドレッシングする。
をしているものとする。この時のプログラム・カウンタ
１０の動作は次のようになる。命令実行にともない、現
在のプログラム−カウンタ１ｏの内容をアドレス出力信
号３０によりバス２２に出力し、プログラム・メモリを
アドレッシングする。
この時、出力するアドレスは１次に実行する命令をさす
ものである。通常、命令が分岐命令でなければ、アドレ
ス入力信号３１にｚＢ前記バス２２に出力した内容をイ
ンクリメントした値がバス２１を通してプログラム・カ
ウンタ１ｏに取９込まれる。以下、同様にプログラム・
カウンタ１゜の内容は更新され、４ｏ＠からの−まとま
シの処理が進んでいく。ここで、４ＡＨＫある命令を実
行している時に割シ込みがががシ、これを受け付けたと
する。このときのプログラム・カウンタ１゜の内容４Ｂ
（社）は、アドレス出力信号３０にＬシバス２２に出力
されプログラム−メモリをアドレッシングするが、一方
、割り込み受け付は信号３２によｐＡＮＤ回路４０〜４
７にも送られる。同時に割り込み受け付は信号３２によ
り、マスク−レジスタ１１の内容もＡＮＤ回路４０〜４
７に送られる。本実施例においては、マスク骨レジスタ
１１の内容は、ＥＱ（Ｈ）である。ＡＮＤ回路４０〜４
７では、前記プログラム・カウンタ１０の内容４朋と、
前記マスク・レジスタ１１の内容ＢＱ（Ｈｌとの論理和
をとシ、結果４０閲をスタック・レジスタ１２に格納す
る。割シ込みを受け付けると、プログラム・カウンタ１
０には、アドレス入力信号３１にＪニジ、割シ込み開始
アドレスが、バス２１を通して取シ込まれる。本実施例
では１割シ込み開始アドレスを０３（Ｅ（ｌとしている
。プログラム・カウンタ１０に、割シ込み開始アドレス
が゛取シ込まれると、次のアドレス出力から直ちに割り
込み処理が開始される１、この際、割シ込み処理の最初
の部分で内部レジスタの値の退避は行なわず、すぐに目
的の割シ込み処理を実行する。以下、割シ込み処理中の
プログラム・カウンタ１０の動作は、前記、通常の場合
と同様である。
ものである。通常、命令が分岐命令でなければ、アドレ
ス入力信号３１にｚＢ前記バス２２に出力した内容をイ
ンクリメントした値がバス２１を通してプログラム・カ
ウンタ１ｏに取９込まれる。以下、同様にプログラム・
カウンタ１゜の内容は更新され、４ｏ＠からの−まとま
シの処理が進んでいく。ここで、４ＡＨＫある命令を実
行している時に割シ込みがががシ、これを受け付けたと
する。このときのプログラム・カウンタ１゜の内容４Ｂ
（社）は、アドレス出力信号３０にＬシバス２２に出力
されプログラム−メモリをアドレッシングするが、一方
、割り込み受け付は信号３２によｐＡＮＤ回路４０〜４
７にも送られる。同時に割り込み受け付は信号３２によ
り、マスク−レジスタ１１の内容もＡＮＤ回路４０〜４
７に送られる。本実施例においては、マスク骨レジスタ
１１の内容は、ＥＱ（Ｈ）である。ＡＮＤ回路４０〜４
７では、前記プログラム・カウンタ１０の内容４朋と、
前記マスク・レジスタ１１の内容ＢＱ（Ｈｌとの論理和
をとシ、結果４０閲をスタック・レジスタ１２に格納す
る。割シ込みを受け付けると、プログラム・カウンタ１
０には、アドレス入力信号３１にＪニジ、割シ込み開始
アドレスが、バス２１を通して取シ込まれる。本実施例
では１割シ込み開始アドレスを０３（Ｅ（ｌとしている
。プログラム・カウンタ１０に、割シ込み開始アドレス
が゛取シ込まれると、次のアドレス出力から直ちに割り
込み処理が開始される１、この際、割シ込み処理の最初
の部分で内部レジスタの値の退避は行なわず、すぐに目
的の割シ込み処理を実行する。以下、割シ込み処理中の
プログラム・カウンタ１０の動作は、前記、通常の場合
と同様である。
割シ込み処理終了に際しては１本実施例の場合。
ＩＦ（Ｅｌでリターン命令を実行する。リターン命令実
行にともない割シ込み終了信号３３がスタックレジスタ
１２に入る。スタック・レジスタ１２は。
行にともない割シ込み終了信号３３がスタックレジスタ
１２に入る。スタック・レジスタ１２は。
前記スタック・レジスタ１２に取如込まれた内容４０（
Ｈ）をプログラムｅカウンタＩＯＫ、バス２０を通して
転送する。プログラム・カウンタ１ｏの内容は４０（）
ｌとなシ５割シ込み処理終了後は、再び４０ｆｉＪｌ）
処理を開始する。
Ｈ）をプログラムｅカウンタＩＯＫ、バス２０を通して
転送する。プログラム・カウンタ１ｏの内容は４０（）
ｌとなシ５割シ込み処理終了後は、再び４０ｆｉＪｌ）
処理を開始する。
以上説明した＝うに、本発明は１割り込みを受け付けた
時のプログラム・カウンタの内容を修飾して、割り込み
を受け付けた時に実行していたーまとまシの処理の開始
アドレスを生成しスタックする機構を持つことにＬシ１
割り込み処理終了、割シ込まれた処理を最初から実行し
なおすため。
時のプログラム・カウンタの内容を修飾して、割り込み
を受け付けた時に実行していたーまとまシの処理の開始
アドレスを生成しスタックする機構を持つことにＬシ１
割り込み処理終了、割シ込まれた処理を最初から実行し
なおすため。
割り込み処理開始時に１割シ込まれた処理で用いていた
レジスタの内容を退避する必要がなくな見本来の割り込
み処理を迅速に開始することができ。
レジスタの内容を退避する必要がなくな見本来の割り込
み処理を迅速に開始することができ。
かつレジスタの内容を退避するためのエリアを節約でき
るという効果を持つ。なお１割シ込まれた処理は優先度
が低くかつ短時間で実行できるものであるため、最初か
らやシ直しても差程プログラム実行時間が長くなるもの
ではない。また、本願の割シ込み処理がこのような処理
に対してのみ割り込まれるように、実行中の処理名（ア
ドレスても可）をレジスタにセットしておき、割シ込み
をかけてよいか否かを即座に検出できるようにしておい
てもよい。
るという効果を持つ。なお１割シ込まれた処理は優先度
が低くかつ短時間で実行できるものであるため、最初か
らやシ直しても差程プログラム実行時間が長くなるもの
ではない。また、本願の割シ込み処理がこのような処理
に対してのみ割り込まれるように、実行中の処理名（ア
ドレスても可）をレジスタにセットしておき、割シ込み
をかけてよいか否かを即座に検出できるようにしておい
てもよい。
第１図は、フログラム実行中に割シ込みがかかった時の
処理の流れを示す図、第２図は１本発明の一実施例を示
す回路図である。 １０・・・・・・グログラム・カウンタ、１１・・・・
・・マスク・レジスタ、１２・・・・・・スタック会レ
ジスタ、２０゜２１．２２・・・・・・バス、３０・・
・・・・アドレス出力信号、３１・・・・・・アドレス
入力信号、３２・・・・・・割シ込み受け付は信号、３
３・・山・割）込み終了信号、４０〜４７・・・・・・
ＡＮＤ回路。 第１図 第２図
処理の流れを示す図、第２図は１本発明の一実施例を示
す回路図である。 １０・・・・・・グログラム・カウンタ、１１・・・・
・・マスク・レジスタ、１２・・・・・・スタック会レ
ジスタ、２０゜２１．２２・・・・・・バス、３０・・
・・・・アドレス出力信号、３１・・・・・・アドレス
入力信号、３２・・・・・・割シ込み受け付は信号、３
３・・山・割）込み終了信号、４０〜４７・・・・・・
ＡＮＤ回路。 第１図 第２図
Claims (1)
- 割シ込み処理を行なうことのできるデータ処理装置にお
いて、プログラム・カウンタの内容を修飾する丸めの情
報を蓄えておく第１手段と、プログラム・カウンタの内
容と前記第１手段に蓄えである情報とからプログラム・
メモリのアドレスを生成する第２手段とを有し、割９込
み処理を受け付けた時に前記第１手段と第２手段とを用
いることにより割り込み処理実行後の戻シ番地として割
り込まれた処理の開始番地を生成することを特徴とする
割り込み処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23741983A JPS60128535A (ja) | 1983-12-16 | 1983-12-16 | 割り込み処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23741983A JPS60128535A (ja) | 1983-12-16 | 1983-12-16 | 割り込み処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60128535A true JPS60128535A (ja) | 1985-07-09 |
Family
ID=17015073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23741983A Pending JPS60128535A (ja) | 1983-12-16 | 1983-12-16 | 割り込み処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60128535A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001042918A1 (fr) * | 1999-12-07 | 2001-06-14 | Matsushita Electric Industrial Co., Ltd. | Procede et dispositif de gestion d'interruption |
-
1983
- 1983-12-16 JP JP23741983A patent/JPS60128535A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001042918A1 (fr) * | 1999-12-07 | 2001-06-14 | Matsushita Electric Industrial Co., Ltd. | Procede et dispositif de gestion d'interruption |
| US6820155B1 (en) | 1999-12-07 | 2004-11-16 | Matsushita Electric Industrial Co., Ltd. | Interruption managing device and interruption managing method |
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