DE4232053C1

DE4232053C1 - Schaltung zur Emulationsbeschleunigung

Info

Publication number: DE4232053C1
Application number: DE19924232053
Authority: DE
Inventors: Klaus Nagel
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1992-09-24
Filing date: 1992-09-24
Publication date: 1993-11-25
Anticipated expiration: 2012-09-25

Description

Bei einer Emulation wird der Maschinencode eines Rechners auf einem anderen Rechner interpretiert. Damit ist es möglich, die für den fremden Rechner entwickelten System- und Anwenderprogramme auf dem eigenen Rechner zu benutzen. Sind die beiden Rechner nicht befehlskompatibel, so kostet es viel Zeit, die Befehle zu dekodieren. Die Register der emulierenden Maschine werden für die Steuerung der Emulation gebraucht; die Register der emulierten Maschine müssen deshalb im Speicher nachgebildet werden mit dem Nachteil des langsameren Zugriffs.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungs anordnung zur Emulationsbeschleunigung anzugeben.

Diese Aufgabe wird durch eine Schaltungsanordnung zur Be schleunigung der Emulation eines Befehlssatzes eines Rechners auf einem Datenverarbeitungssystem mit Merkmalen nach Anspruch 1 gelöst.

Bei dieser Schaltungsanordnung ist mindestens ein Register vorgesehen, in welches bzw. welche ein zu emulierender Befehl geschrieben wird. Weiterhin ist mindestens ein Latch vorgesehen, mit welchem bzw. welchen die Ausgänge der Register verbunden sind. Ferner ist ein Speicher vor gesehen, der den Registersatz des zu emulierenden Rechners enthält. Ein Demultiplexer verbindet wahlweise den Ausgang des Speichers oder die Ausgänge der Latches mit einem Datenbus.

Fig. 1 zeigt eine schematische Darstellung der erfindungs gemäßen Schaltungsanordnung.

Im folgenden wird die Erfindung anhand eines bevorzugten Ausführungsbeispiels beschrieben.

Die Erfindung beschleunigt die Emulation bei der Befehls decodierung und beim Zugriff auf die Register der emulierten Maschine.

Befehlsdecodierung

Der Code eines zu emulierenden Befehls wird in ein Hardware-Register geladen. Die Ausgänge dieses Registers werden mit mehreren Latches so verbunden, daß die einzelnen Bestandteile des Befehls (z. B. Operationscode, Registeradressen, Speicheradressen, Conditioncode) mit Lesebefehlen in die Register des emulierenden Rechners ge laden werden können. Beim Übergang vom Befehlsregister zu den Latches können die Befehlsteile in eine Form gebracht werden, die für die Weiterverarbeitung im emulierenden Rechner optimiert ist, etwa durch Permutieren, Invertieren, Verschieben oder Umsetzen.

Registerzugriffe

Der Registersatz der emulierten Maschine wird in die Be schleunigungsschaltung eingebaut und so mit den Latches verbunden, daß mit einem einzigen Schreib- oder Lesebefehl auf ein durch den emulierten Befehlscode adressiertes Register zugegriffen werden kann.

Die Schaltung ist mit den Daten-, Adreß- und Steuer leitungen des Rechnerbusses verbunden. Zu Beginn der Emulation eines Befehles wird der Befehlscode in das Re gister 1 geschrieben und bei längeren Befehlen in den Registern 2 und 3 fortgesetzt. Dazu wird der Befehl auf den Datenbus D gelegt, die Steuerlogik 4 erzeugt aus dem Adreß- und Steuerteil (A, C) des Busses die Schreibpulse für die Register 1 bis 3. Die Ausgänge der drei Befehls register sind so mit den Latches 5 bis 8 verbunden, daß alle relevanten Teile des Befehls in einer für die Weiter verarbeitung geeigneten Ausrichtung auf den Datenbus ge legt werden Können. Die Steuerlogik 4 erzeugt dazu das Auswahlsignal (Output Enable) für das entsprechende Latch (5-8) und schaltet den Demultiplexer 10 auf den unteren Eingang.

Der Speicher 9 enthält den Registersatz der zu emulierenden Maschine. Um ein Register zu lesen, wird das Latch (5-8), welches die Registeradresse enthält, aktiviert und der Demultiplexer 10 auf den Ausgang des Registersatzes 9 geschaltet. Zum Schreiben eines Registers wird der Inhalt auf den Datenbus D gelegt. Die Steuerlogik 4 wählt das Latch mit der Registeradresse aus und erzeugt den Schreibpuls für den Speicher 9.

Claims

1. Schaltungsanordnung zur Beschleunigung der Emulation eines Befehlssatzes eines Rechners auf einem Datenverarbeitungssy stem mit folgenden Merkmalen:

a) Es sind mehrere Register (1, 2, 3) vorgesehen, in welche ein zu emulierender Befehl geschrieben wird;
b) es sind mehrere Latches (5, 6, 7, 8) vorgesehen, mit wel chen die Ausgänge der Register so verbunden sind, daß ein zelne Bestandteile eines Befehls mit Lesebefehlen in die Register des Datenverarbeitungssystems geladen werden kön nen;
c) es ist ein Speicher (9) vorgesehen, der den Registersatz des zu emulierenden Rechners enthält;
d) ein Demultiplexer (10) verbindet wahlweise den Ausgang des Speichers (9) oder die Ausgänge der Latches (5, 6, 7, 8) mit einem Datenbus (D).

2. Schaltungsanordnung nach Anspruch 1, bei der eine Steuerlogik (4) ein Auswahlsignal zur Auswahl eines Latches erzeugt und den Demultiplexer (10) auf die Ausgänge der Latches schaltet.

3. Schaltungsanordnung nach einem der vorhergehenden An sprüche, bei der eine Steuerlogik (4) das zu einer Registeradresse gehörende Latch auswählt und einen Schreibpuls für den Speicher (9) erzeugt.