JPH0244443A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPH0244443A JPH0244443A JP19691688A JP19691688A JPH0244443A JP H0244443 A JPH0244443 A JP H0244443A JP 19691688 A JP19691688 A JP 19691688A JP 19691688 A JP19691688 A JP 19691688A JP H0244443 A JPH0244443 A JP H0244443A
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- JP
- Japan
- Prior art keywords
- memory
- signal
- cpu
- decoder
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 72
- 238000000034 method Methods 0.000 claims description 5
- 230000007257 malfunction Effects 0.000 abstract description 7
- 239000013256 coordination polymer Substances 0.000 description 5
- 238000002360 preparation method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 101100269309 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ADY2 gene Proteins 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ） 産業上の利用分野
本発明は、ＣＰＵと、上記ＣＰＵからのメモリアクセス
信号を受けてＲＥＡＤＹ信号を出力するデコーダを有す
る少なくとも２つのメモリとを備えた装置におけるメモ
リアクセス方式に関する。
信号を受けてＲＥＡＤＹ信号を出力するデコーダを有す
る少なくとも２つのメモリとを備えた装置におけるメモ
リアクセス方式に関する。
（ロ） 従来の技術
第１図は、上記装置の典型的なものを示すフロック図で
あり、（１）はＣＰ Ｌｌ、（２）はＣＰＵ（１）から
のメモリアクセス信号、例えばメモリリード（ＭＲ）信
号を受けてＲＥＡＤＹＩ信号を出力する第１デコーダ、
（３）は第１デコーダ（２）に連なる第１メモリ、（４
）は第１デコーダ（２）と同様に、ＣＰＵ（１）からの
メモリリード信号を受けてＲＥＡＤＹ２信号を出力する
第２デコーダ、（５）は第２デコーダ（４）に連なる第
２．メモリ、（６）はＣＰＵ（１）、第１デコーダ（２
）及び第２デコーダ（４）を連結するバス、（７）はバ
ス（６）上において第１デコーダ（２）と第２デコーダ
（４）との間に配された双方向インターフェイスである
。
あり、（１）はＣＰ Ｌｌ、（２）はＣＰＵ（１）から
のメモリアクセス信号、例えばメモリリード（ＭＲ）信
号を受けてＲＥＡＤＹＩ信号を出力する第１デコーダ、
（３）は第１デコーダ（２）に連なる第１メモリ、（４
）は第１デコーダ（２）と同様に、ＣＰＵ（１）からの
メモリリード信号を受けてＲＥＡＤＹ２信号を出力する
第２デコーダ、（５）は第２デコーダ（４）に連なる第
２．メモリ、（６）はＣＰＵ（１）、第１デコーダ（２
）及び第２デコーダ（４）を連結するバス、（７）はバ
ス（６）上において第１デコーダ（２）と第２デコーダ
（４）との間に配された双方向インターフェイスである
。
この構造において、ＣＰＵ（１）から第１メモリ（３）
に対してメモリリードを行なう場合、第３図に示すよう
に、ＣＰＵ（１）は第１メモリ（３）に対してＭ Ｒ信
号を出力する。第１デコーダ（２）はこの信号を受けて
ＣＰ［Ｊ（１）にＲＥＡＤ’ｌ’ｌ信号を出力する。こ
の場合、Ｍ Ｒ信号か出力されてからＲＥＡＤＹＩ信号
か出力されるまでには、各々の信号の伝達時間に等しい
たけの遅延時間か生じる。この遅延時間を考慮して、Ｃ
ＰＵ（１）はＭＲ倍信号出力してからＲＥＡＤＹｌ信号
が出力されたてあろう時間経過した後（図中、矢印で示
すタイミング）からＲＥＡＤＹ １信号をセンスしはじ
めるように設定されている。そして、第１メモリ（３）
にて全てのデータの準備が完了すると、第１デコーダ（
２）はＲＥＡＤＹ ｌ信号の出力を停止する。この状態
をＣＰｔ、’（１）がセンスすると、以後、ＣＰ［Ｊ（
１）はデータのリードを開始する。
に対してメモリリードを行なう場合、第３図に示すよう
に、ＣＰＵ（１）は第１メモリ（３）に対してＭ Ｒ信
号を出力する。第１デコーダ（２）はこの信号を受けて
ＣＰ［Ｊ（１）にＲＥＡＤ’ｌ’ｌ信号を出力する。こ
の場合、Ｍ Ｒ信号か出力されてからＲＥＡＤＹＩ信号
か出力されるまでには、各々の信号の伝達時間に等しい
たけの遅延時間か生じる。この遅延時間を考慮して、Ｃ
ＰＵ（１）はＭＲ倍信号出力してからＲＥＡＤＹｌ信号
が出力されたてあろう時間経過した後（図中、矢印で示
すタイミング）からＲＥＡＤＹ １信号をセンスしはじ
めるように設定されている。そして、第１メモリ（３）
にて全てのデータの準備が完了すると、第１デコーダ（
２）はＲＥＡＤＹ ｌ信号の出力を停止する。この状態
をＣＰｔ、’（１）がセンスすると、以後、ＣＰ［Ｊ（
１）はデータのリードを開始する。
（ハ） 発明か解決しようとする課題
ところで、上述と同様にして、ＣＰＵ（１）が第２メモ
リ（５）に対してメモリリードを行なう場合、ＣＰＵ（
１）がＭＲ倍信号出力してから第２デコーダ（４）がＲ
ＥＡＤＹ２信号を出力するまでに生じる各々の信号の伝
達時間に等しいたけの遅延時間は、ＣＰＵ（１）か第１
メモリ（３）に対してメモリリードを行なう場合に比し
て長くなる。従つて、第１メモリ（３）へのメモリリー
ド時と同様のタイミングでＣＰＵ（１）がＲＥＡＤＹ２
信号のセンスを開始すると、第４図に矢印で示すように
、ＣＰＵ（１）のセンスは、ＲＥＡＤＹ２信号が未だ出
力されていない状態にも係わらず、既に第２メモリ（５
）にてデータの１４備か完了しＲＥＡＤＹ２の出力が終
了した状態と同じであるＲＥＡＤＹ２信号をセンスする
ことになる。従って、ＣＰＵ（１）は未だ第２メモリ（
５）の準備ができていないにも係わらず、準備かできた
ものと誤認してしまい、誤動作を起こしてしまう。
リ（５）に対してメモリリードを行なう場合、ＣＰＵ（
１）がＭＲ倍信号出力してから第２デコーダ（４）がＲ
ＥＡＤＹ２信号を出力するまでに生じる各々の信号の伝
達時間に等しいたけの遅延時間は、ＣＰＵ（１）か第１
メモリ（３）に対してメモリリードを行なう場合に比し
て長くなる。従つて、第１メモリ（３）へのメモリリー
ド時と同様のタイミングでＣＰＵ（１）がＲＥＡＤＹ２
信号のセンスを開始すると、第４図に矢印で示すように
、ＣＰＵ（１）のセンスは、ＲＥＡＤＹ２信号が未だ出
力されていない状態にも係わらず、既に第２メモリ（５
）にてデータの１４備か完了しＲＥＡＤＹ２の出力が終
了した状態と同じであるＲＥＡＤＹ２信号をセンスする
ことになる。従って、ＣＰＵ（１）は未だ第２メモリ（
５）の準備ができていないにも係わらず、準備かできた
ものと誤認してしまい、誤動作を起こしてしまう。
これを防止するには、ＣＰＬＩ（１）のセンスタイミン
グを第２デコーダ（４）が出力するＲ Ｅ Ａ Ｄ Ｙ
２信号に合わせて遅くに設定すれば良いか、センス時間
を遅らせることは、装置全体の効率を低下させることに
なり、好ましくない。
グを第２デコーダ（４）が出力するＲ Ｅ Ａ Ｄ Ｙ
２信号に合わせて遅くに設定すれば良いか、センス時間
を遅らせることは、装置全体の効率を低下させることに
なり、好ましくない。
（ニ） 課題を解決するための手段
本発明のメモリアクセス方式は、ＣＰＬＪと、上記ＣＰ
Ｕからのメモリアクセス信号を受けてＲＥＡＤＹ信号を
出力するデコーダを有する少なくとも２つのメモリとを
備えた装置におけるメモリアクセス方式であって、上記
少なくとも２つのメモリは第１メモリ及びこの第１メモ
リより時間的に上記ＣＰＩＪから遠くに位置する第２メ
モリからなり、上記ＣＰＵから上記第２メモリへメモリ
アクセス信号か出されると、少なくともこの第２メモリ
からＲＥ Ａ Ｄ Ｙ信号が出されるまで、上記第１メ
モリがＲＥＡＤＹ信号を出力するようにしたことを特徴
とする。
Ｕからのメモリアクセス信号を受けてＲＥＡＤＹ信号を
出力するデコーダを有する少なくとも２つのメモリとを
備えた装置におけるメモリアクセス方式であって、上記
少なくとも２つのメモリは第１メモリ及びこの第１メモ
リより時間的に上記ＣＰＩＪから遠くに位置する第２メ
モリからなり、上記ＣＰＵから上記第２メモリへメモリ
アクセス信号か出されると、少なくともこの第２メモリ
からＲＥ Ａ Ｄ Ｙ信号が出されるまで、上記第１メ
モリがＲＥＡＤＹ信号を出力するようにしたことを特徴
とする。
（ホ） 作用
本発明では、第１メモリより時間的にＣＰＵから遠くに
泣１する第２メモリに対して上記ＣＰＵからメモリアク
セス信号が出されると、少なくともこの第２メモリから
ＲＥＡＤＹ信号が出されるまで、上記第１メモリかＲＥ
ＡＤＹ信号を出力し、第２メモリから出力されるＲＥＡ
ＤＹ信号と第１メモリから出力される信号との論理和の
状態の信号を、ＲＥＡＤＹ信号としてＣＰＵに対して出
力する。
泣１する第２メモリに対して上記ＣＰＵからメモリアク
セス信号が出されると、少なくともこの第２メモリから
ＲＥＡＤＹ信号が出されるまで、上記第１メモリかＲＥ
ＡＤＹ信号を出力し、第２メモリから出力されるＲＥＡ
ＤＹ信号と第１メモリから出力される信号との論理和の
状態の信号を、ＲＥＡＤＹ信号としてＣＰＵに対して出
力する。
くべ） 実施例
本発明では、第１図のブロック図において、ＣＰＬ！（
１）が第２メモリ（５）をメモリリードした場合、第２
デコーダ（４）からＲＥＡＤＹ２信号が出されるまで第
１デコーダ（２）かＲＥＡＤＹ１信号を出力ようにした
ことにある。
１）が第２メモリ（５）をメモリリードした場合、第２
デコーダ（４）からＲＥＡＤＹ２信号が出されるまで第
１デコーダ（２）かＲＥＡＤＹ１信号を出力ようにした
ことにある。
第２図はこの動作を示し、ＣＰＵ（１）から第２メモリ
（５）に対してメモリリードを行なう場合、ＣＰ［Ｊ（
１）は第２メモリ（５〕に対してＭＲ倍信号出力する。
（５）に対してメモリリードを行なう場合、ＣＰ［Ｊ（
１）は第２メモリ（５〕に対してＭＲ倍信号出力する。
第１デコーダ（２）はこの信号を検知しＣＰＵ（１）に
ＲＥＡＤＹ１信号を出力する。これにより、ＣＰＵ（１
）が直ちにＲＥＡＤＹ信号のセンスを開始してもＲＥＡ
ＤＹＩ信号をセンスすることになり、誤動作は起こさな
い。その後、第２デコーダ（４）はＭＲ倍信号受けてＣ
ＰＵ（１）に対してＲＥＡＤＹ２信号を出力する。ＲＥ
ＡＤＹ２信号が出力されると、これに同期して第１デコ
ーダ（２）はＲＥＡＤＹ １信号の出力を停止する。
ＲＥＡＤＹ１信号を出力する。これにより、ＣＰＵ（１
）が直ちにＲＥＡＤＹ信号のセンスを開始してもＲＥＡ
ＤＹＩ信号をセンスすることになり、誤動作は起こさな
い。その後、第２デコーダ（４）はＭＲ倍信号受けてＣ
ＰＵ（１）に対してＲＥＡＤＹ２信号を出力する。ＲＥ
ＡＤＹ２信号が出力されると、これに同期して第１デコ
ーダ（２）はＲＥＡＤＹ １信号の出力を停止する。
従って、以後のＣＰＵ（１）のセンスに対してはＲＥＡ
ＤＹ２信号が出力されていることにより、ＣＰＵ（１＞
は誤動作を起こさない。
ＤＹ２信号が出力されていることにより、ＣＰＵ（１＞
は誤動作を起こさない。
即ち、第１デコーダ（２）か出力するＲＥＡＤＹｌ信号
と第２デコーダ（４）か出力するＲ Ｅ Ａ Ｄ ’Ｉ
’２信号との論理和の状態のＲＥＡＤＹ信号がＣＰＵ（
１）に出力されることになる。
と第２デコーダ（４）か出力するＲ Ｅ Ａ Ｄ ’Ｉ
’２信号との論理和の状態のＲＥＡＤＹ信号がＣＰＵ（
１）に出力されることになる。
そして、第２メモリ（５）にて全てのデータの準備か完
了すると、第２デコーダ（４）はＲＥＡＤＹ２信号の出
力を停止する。これにより、全てのＲＥＡＤＹ信号の出
力か停止したことになり、この状態をＣＰＵ（１）かセ
ンスすると、以後、ＣＰＩｊ（１）は第２メモリ（５）
内のデータのリードを開始する３ このようにして、ＣＰＩＪ（１）のセンスタイミングを
第２デコーダ（４）が出力するＲＥＡＤＹ２信号に合わ
せて遅くに設定することなく、誤動作を防止できる。
了すると、第２デコーダ（４）はＲＥＡＤＹ２信号の出
力を停止する。これにより、全てのＲＥＡＤＹ信号の出
力か停止したことになり、この状態をＣＰＵ（１）かセ
ンスすると、以後、ＣＰＩｊ（１）は第２メモリ（５）
内のデータのリードを開始する３ このようにして、ＣＰＩＪ（１）のセンスタイミングを
第２デコーダ（４）が出力するＲＥＡＤＹ２信号に合わ
せて遅くに設定することなく、誤動作を防止できる。
（ト） 発明の効果
本発明によれば、少なくともこの第２メモリからＲＥＡ
ＤＹ信号か出されるまで上記第１メモリかＲＥＡＤＹ信
号を出力し、第２メモリから出力されるＲ Ｅ Ａ Ｄ
Ｙ信号と第１メモリから出力される信号との論理和の
状態の信号を、ＲＥＡＤＹ信号としてＣＰＩＪに対して
出力するので、ＣＰ Ｕのセンスタイミングを遅くする
ことなく、ＣＰＬＩの誤動作を防止することができ、装
置全体の効率を低下させることかない。
ＤＹ信号か出されるまで上記第１メモリかＲＥＡＤＹ信
号を出力し、第２メモリから出力されるＲ Ｅ Ａ Ｄ
Ｙ信号と第１メモリから出力される信号との論理和の
状態の信号を、ＲＥＡＤＹ信号としてＣＰＩＪに対して
出力するので、ＣＰ Ｕのセンスタイミングを遅くする
ことなく、ＣＰＬＩの誤動作を防止することができ、装
置全体の効率を低下させることかない。
第１図は典型的な装置を示すブロック図、第２図は本発
明の動作を示すタイミングチャート図、第３図及び第４
図は従来の動作を示すタイミングチャート図である。 （１）・・・ＣＰＵ、（３）・・・第１メモリ、（５）
・・・第２メモリ。
明の動作を示すタイミングチャート図、第３図及び第４
図は従来の動作を示すタイミングチャート図である。 （１）・・・ＣＰＵ、（３）・・・第１メモリ、（５）
・・・第２メモリ。
Claims (1)
- （１）ＣＰＵと、このＣＰＵからのメモリアクセス信号
を受けてＲＥＡＤＹ信号を出力するデコーダを有する少
なくとも２つのメモリとを備えた装置におけるメモリア
クセス方式であって、上記少なくとも２つのメモリは第
１メモリ及びこの第１メモリより時間的に上記ＣＰＵか
ら遠くに位置する第２メモリからなり、上記ＣＰＵから
上記第２メモリへメモリアクセス信号が出されると、少
なくともこの第２メモリからＲＥＡＤＹ信号が出される
まで、上記第１メモリがＲＥＡＤＹ信号を出力するよう
にしたことを特徴とするメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19691688A JPH0244443A (ja) | 1988-08-05 | 1988-08-05 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19691688A JPH0244443A (ja) | 1988-08-05 | 1988-08-05 | メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0244443A true JPH0244443A (ja) | 1990-02-14 |
Family
ID=16365796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19691688A Pending JPH0244443A (ja) | 1988-08-05 | 1988-08-05 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0244443A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5323374A (en) * | 1992-02-05 | 1994-06-21 | Sony Corporation | Method of magneto-optical recording |
| US5751669A (en) * | 1992-10-16 | 1998-05-12 | Canon Kabushiki Kaisha | Overwritable magnetooptical recording method in which the recording medium is cooled after irradiation |
-
1988
- 1988-08-05 JP JP19691688A patent/JPH0244443A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5323374A (en) * | 1992-02-05 | 1994-06-21 | Sony Corporation | Method of magneto-optical recording |
| US5751669A (en) * | 1992-10-16 | 1998-05-12 | Canon Kabushiki Kaisha | Overwritable magnetooptical recording method in which the recording medium is cooled after irradiation |
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