JPH03288943A - 割込み応答時間計測方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、システムコール実行中に割込み処理が発生
した場合の割込み応答時間を計測する割込み応答時間計
測方法に関するものである。

〔従来の技術〕

第３図は従来の割込み応答時間計測方法を実現する計測
手段の構成を示すブロック図であり、図において、１は
中央処理装置用のＩＣカード（以下、ＣＰｔＪカードと
いう）、２はシステムバス、３はランダムアスセス可能
なメモリ（以下、ＲＡＭという）、４は読み込み専用メ
モリ（以下、ＲＯＭという）、５はハードディスクコン
トローラ、６はハードディスク、７はフロッピディスク
コントローラ、８はフロンピディスク、９は中央処理袋
！（以下、ＣＰＵという）−１０はローカルバス、１１
はローカルＲＡＭ、１２はプログラマブルコミュニケー
ションインタフェース（以下、ＰＣＩという）、１３は
キーボードを持ったキャラクタ表示装置（以下、ＣＲＴ
という）、１４はプログラマブルインターバルタイマ（
以下、ＰＩＴという）、１５はプログラマブルペリフェ
ラルインタフェース（以下、ＰＰＩという）、１６はプ
ログラマブルインタラブトコントローラ（以下。

ＰＩＣという）、１７はその他の入出力ポート、１８は
ロジックアナライザーである。

次に動作について、第４図のフロー図に沿って説明する
。

この従来の方式では、プログラム（処理）の実行時間の
計測を行う前に、次の２つの処理を必要とする。まず、
１つは、ソフトウェアによる割込みが発生したときに、
指定の入出力ポート（１１０ポート）へＴＲＵＥ　’デ
ータを出力する処理と、割込み処理の最後に指定の入出
力ポートへＦＡＬＳＥ　’データを出力する処理を組み
込んでおくこと、もう１つは、ロジックアナライザー１
８を入出力ポート１７の指定の部分と接続しておく処理
である。計測を開始するためには、まず、ロジックアナ
ライザー１８を入出力ポート１７に接続し、オペレータ
の手操作でトリガーモードにセットしておく（ステップ
ＳＴ４１）。次に、上記で述べたように、ステップ５Ｔ
４２，５Ｔ４４゜５Ｔ４５を含む処理を実行する。すな
わち、初めに、指定の入出力ポートへＴＲＵＥ　’デー
タを出力する（ステップ５Ｔ４２）。この時、ロジック
アナライザー１８はこのデータの出力時刻を記憶する（
ステップ５Ｔ４３）。次に、計測対象の割込み処理を実
行しくステップ５Ｔ４４）、割込み処理が終了すると指
定の入出力ポートへＦＡＬＳＥ　’データを出力する（
ステップ５Ｔ４５）。

この時、ロジックアナライザー１８はデータ出力時刻を
記憶する（ステップ５Ｔ４６）。すると、ロジックアナ
ライザー１８にはこの間のタイムチャートが表示され（
ステップ５Ｔ４７）、その表示内容をもとに、オペレー
タは手操作を行い、処理時間を読み取ることになる（ス
テップＳＴ４８）。

〔発明が解決しようとする課題〕

従来の割込み応答時間計測方法は以上のように構成され
ているので、ロジックアナライザー１８等のタイムチャ
ート計測機器を必要とし、計測時にはオペレータが計器
を操作しなければならないので、時間がかかるほか、シ
ステムコールと割込み処理が競合した状態を設定するこ
とが困難であるなどの課題があった。また、連続して計
測できないので、大量にデータを集めて平均値、最大値
等を算出することが困難であるなどの課題があった。

この発明は上記のような課題を解消するためになされた
もので、ロジックアナライザー等の特別な機器を必要と
せず、計測処理が簡単で連続計測が可能であるとともに
、システムコールと割込み処理が競合した状態を容易に
設定することのできる割込み応答時間計測方法を得るこ
とを目的とする。

〔課題を解決するための手段〕

この発明に係る割込み応答時間計測方法は、ＣＲＴ上の
試験選択画面から割込み処理と競合させるシステムコー
ルを選択するとともに、計測回数を入力して実行中のタ
スクの状態フラグの初期化を行い、上記計数回数が所定
数に達したときプログラムの終了判定を行い、その計数
回数が所定数に達していない場合には、乱数発生プログ
ラムにより初期値をセットした後、カウントダウンを行
わせ、上記状態フラグをインクリメントするようにし、
上記状態フラグを再びインクリメントするとともにシス
テムコールを実行させて、上記割込みの受け付けにより
、上記時間計測用カウンタを読み出し、これを上記状態
フラグとともにテーブルに格納する割込みハンドラステ
ップと、上記時間計測用カウンタに設定すべき初期値の
更新を行う更新ステップと、上記プログラムの終了判定
時に、計測した割込み応答時間情報をＣＲＴに出力する
出力ステップとを順次実行するようにしたものである。

〔作用〕

この発明における割込み応答時間計測方法は、コンピュ
ータ自身が内部に持っている割込み用カウンタと、時間
計測用カウンタを用いて割込み処理応答時間を計測する
ため、ロジックアナライザーなどの計測機器を用いるこ
となく、操作が簡単で、短時間に正確に計測することが
できるようにするほか、計測値は順次、テーブルに格納
してゆくことにより、データの連続計測を可能にし、高
速にデータ収集を行えるようにする。従って連続計測後
に全測定結果、平均応答時間、最大応答時間、システム
コールと割込みが競合したか否か等のデータを、ＣＲＴ
に出力することにより、特定されたシステムコールと割
込み処理が競合した場合の応答時間のばらつきを一目で
わかるようにし。

各システムコール毎に最大待ち時間の目安が得られるよ
うにする。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、ｌはＣＰＵカード、２はシステムバス、３
はＲＡＭ、４はＲＯＭ、５はハードディスクコントロー
ラ、６はハードディスク、７はフロッピディスクコント
ローラ、８はフロッピディスク、９はＣＰＵ、１０はロ
ーカルバス、１１はローカルＲＡＭ、１２はＰＣＩ、１
３はキーボードを持ったＣＲＴ、１４はＰＩＴ、１５は
ＰＰＩ、１６はＰＩＣ１１７はその他の入出力ポートで
あり、これが従来のロジックアナライザー１８を取り除
いた他は、第３図に示した計測手段と同一の構成である
。

また、この発明のプログラム構成は、被試験タスクと割
込みハンドラからなり、これらのプログラムの処理の流
れを第２図に示す。ここで、被試験タスクは任意にソフ
トウェア割込みを発生させたり、状態フラグの表示など
を行い、また、割込みハンドラはこのソフトウェア割込
みによって起動されるものである。

次に、動作について、第２図（ａ）、（ｂ）のフロー図
に沿って説明する。オペレータはハードディスク６また
はフロッピディスク８に格納しであるプログラムをＲＡ
Ｍ３またはローカルＲＡＭ１１にロードし、実行命令を
与える。この計測処理動作では、まず、ＣＲＴ１３に初
期画面として試験メニューが表示されるので、オペレー
タは割込み処理と競合させたいシステムコールを選択す
る（ステップ５Ｔ２１）。次に、計測したい回数をキー
ボードより入力し、実行中のタスクの状態を知るための
状態フラグの初期化を行う（ステップ５Ｔ２２）。そし
て、入力された計測回数によって、プログラムの終了判
定を行う（ステップ５Ｔ２３）。終了条件を満たさない
場合は、ＰＩＣｌＧ内の割込み用カウンタと時間計測用
カウンタに乱数発生プログラムにより初期値をセットし
くステップ５Ｔ２４）、状態フラグをインクリメントす
る（ステップ５Ｔ２５）。すぐに、割込みと競合させる
ために、ステップ５Ｔ２１で選択したシステムコールを
実行しくステップ５Ｔ２６）、次に、状態フラグをイン
クリメントする（ステップ５Ｔ２７）、この場合にＰＩ
Ｃ１６における時間計測用カウンタの働きによって、ス
テップ５Ｔ２４からステップ５Ｔ２７のどこかで割込み
が発生する。割込みハンドラの先頭では、割込みを受け
付けると、すぐに時間計測用カウンタを読み出しくステ
ップ５Ｔ３１）−状態フラグと共にそのカウンタ値をテ
ーブルに格納しくステップ５Ｔ３２）１割込みハンドラ
の処理を終了する（ステップ５Ｔ３３）。

以上のようにして一連の処理が終了するので、次に上記
時間計測用カウンタに設定す尺き初期値の更新を乱数発
生プログラムによって行い、ステップ５Ｔ２８およびス
テップ５Ｔ２３の処理へ戻る。こうして、入力した計測
回数分終了するまでステップ５Ｔ２３からステップ５Ｔ
２８の処理を繰り返し、終了するとステップ５Ｔ３２で
テーブルに格納した計測値をもとに、割込み応答処理時
間計測値の一覧、システムコールと割込み処理が競合し
た計測値か否かを表わす状態フラグ、割込み応答処理速
度の平均値、最大値等をＣＲＴ１３に出力して処理を終
了する（ステップ５Ｔ２９）。

なお、上記実施例では、システムコールと割込み処理と
の競合時の割込み応答時間計測方法に関するものを示し
たが、割込み処理と競合するのがシステムコールではな
くユーザーが生成して拡張オペレーティングシステムと
して登録したルーチンや、割込み禁止区間を持っている
ルーチンでも、上記実施例と同様にして応答時間計測が
可能である。

〔発明の効果〕

以上のように、この発明によればロジックアナライザー
等の外部計測機器を用いるかわりに、コンピュータ自身
が内部に持っている割込み用カウンタと時間計測用カウ
ンタを用いて割込み処理応答時間を計測すると共にその
結果から必要な各種データを導き出しＣＲＴに出力する
ようにしたので、システムコールと乱数発生によって起
動される割込み処理との競合時の割込み処理応答時間を
大量に計測９分析表示できるほか、割込み処理応答時間
のばらつきが一目でわかり、各システムコール毎に最大
待ち時間の目安が得られるなどの効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による割込み応答時間計測
方法を実現する計測手段の構成を示すブロック図、第２
図はこの発明の割込み応答時間計測方法の実行手順を説
明するフロー図、第３図は従来の割込み応答時間計測方
法を実現する計測手段の構成を示すブロック図、第４図
は従来の割込み応答時間計測方法の実行手順を説明する
フロー図である。 ５Ｔ２１はシステムコール選択ステップ、５Ｔ２２は初
期化ステップ、５Ｔ２３は終了判定ステップ、５Ｔ２４
，５Ｔ２５はカウントステップ、５Ｔ２６，５Ｔ２７は
システムコール実行ステップ、５Ｔ２８は更新ステップ
、５Ｔ２９は出力ステップ、５Ｔ３２は割込みハンドラ
ステップ、１３はＣＲＴ。 なお、図中、同一符号は同一、または相当部分を示す。 第 ４ 図

Claims (1)

【特許請求の範囲】
1. ＣＲＴ上の試験選択画面から割込み処理と競合させるシ
   ステムコールを選択するシステムコール選択ステップと
   、計測回数を入力して、実行中のタスクの状態フラグの
   初期化を行う初期化ステップと、上記計数回数が所定数
   に達したときプログラムの終了判定を行う終了判定ステ
   ップと、上記計数回数が所定数に達していない場合には
   、内部の割込み用カウンタおよび時間計測用カウンタに
   対して乱数発生プログラムにより初期値をセットした後
   、カウントダウンを行わせ、上記状態フラグをインクリ
   メントするカウントステップと、上記システムコールを
   実行させて、これを上記割込み処理と競合可能にし、上
   記状態フラグを再びインクリメントするシステムコール
   実行ステップと、上記割込みの受け付けにより、上記時
   間計測用カウンタを読み出し、これを上記状態フラグと
   ともにテーブルに格納する割込みハンドラステップと、
   上記時間計測用カウンタに設定すべき初期値の更新を行
   う更新ステップと、上記プログラムの終了判定のステッ
   プで終了判定とされたとき、計測した割込み応答時間情
   報をＣＲＴに出力する出力ステップとを備えた割込み応
   答時間計測方法。