JPH07295863A - 数値制御装置のソフトウェア処理時間測定方式 - Google Patents
数値制御装置のソフトウェア処理時間測定方式Info
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- JPH07295863A JPH07295863A JP6091726A JP9172694A JPH07295863A JP H07295863 A JPH07295863 A JP H07295863A JP 6091726 A JP6091726 A JP 6091726A JP 9172694 A JP9172694 A JP 9172694A JP H07295863 A JPH07295863 A JP H07295863A
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- JP
- Japan
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- processing time
- software
- register
- time
- software processing
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Abstract
(57)【要約】
【目的】 数値制御装置のソフトウェア処理時間測定方
式の改良に関するものであり、ソフトウェアの処理時間
を数値制御装置に表示することを可能にする改良であ
る。 【構成】 被測定ソフトウェアが割込信号と同時に実行
を開始するか否かに対応して、第１のレジスタ２１か、
または、第２のレジスタ２２または第３のレジスタ２３
のいづれかを選択するレジスタ選択手段１と、第１のレ
ジスタ２１と第２のレジスタ２２と第３のレジスタ２３
とを有するタイマ回路２と、レジスタ選択手段１が選択
するレジスタのそれぞれに対応し、処理時間を演算する
ソフトウェア処理時間演算手段３と、ソフトウェア処理
時間演算手段３が出力する処理時間そのままか累積時間
かまたは平均時間かのいづれかを選択し演算する選択演
算手段４と、選択演算手段４の出力値を表示する表示手
段５とを有する数値制御装置のソフトウェア処理時間測
定方式である。
式の改良に関するものであり、ソフトウェアの処理時間
を数値制御装置に表示することを可能にする改良であ
る。 【構成】 被測定ソフトウェアが割込信号と同時に実行
を開始するか否かに対応して、第１のレジスタ２１か、
または、第２のレジスタ２２または第３のレジスタ２３
のいづれかを選択するレジスタ選択手段１と、第１のレ
ジスタ２１と第２のレジスタ２２と第３のレジスタ２３
とを有するタイマ回路２と、レジスタ選択手段１が選択
するレジスタのそれぞれに対応し、処理時間を演算する
ソフトウェア処理時間演算手段３と、ソフトウェア処理
時間演算手段３が出力する処理時間そのままか累積時間
かまたは平均時間かのいづれかを選択し演算する選択演
算手段４と、選択演算手段４の出力値を表示する表示手
段５とを有する数値制御装置のソフトウェア処理時間測
定方式である。
Description
【０００１】
【産業上の利用分野】本発明は、数値制御装置のソフト
ウェア処理時間測定方式に関する。特に、ソフトウェア
の処理時間を数値制御装置に表示することを可能にし、
数値制御装置の効用を増大する改良に関する。
ウェア処理時間測定方式に関する。特に、ソフトウェア
の処理時間を数値制御装置に表示することを可能にし、
数値制御装置の効用を増大する改良に関する。
【０００２】
【従来の技術】現在、中央演算装置（以下ＣＰＵと云
う。）のメーカは高速処理が可能なＣＰＵを次々と発売
している。そして、新型のＣＰＵは旧型のＣＰＵにおい
て使用していたソフトウェアが使用できるようにソフト
ウェアコンパチブルとされている。数値制御装置もこの
新型の高速処理可能なＣＰＵや高速のメモリを採用する
こと等でハードウェア全体の性能を向上させている。数
値制御装置の性能向上の程度を知るには、ＣＰＵにある
特定の割込信号が入力されると実行を開始し、その処理
が終了するとディジタル出力（以下ＤＯと云う。）信号
を出力する、特定のソフトウェアを使用し、この割込信
号とＤＯ信号とをオシロスコープ等で測定することによ
り、ソフトウェアの処理時間を測定している。
う。）のメーカは高速処理が可能なＣＰＵを次々と発売
している。そして、新型のＣＰＵは旧型のＣＰＵにおい
て使用していたソフトウェアが使用できるようにソフト
ウェアコンパチブルとされている。数値制御装置もこの
新型の高速処理可能なＣＰＵや高速のメモリを採用する
こと等でハードウェア全体の性能を向上させている。数
値制御装置の性能向上の程度を知るには、ＣＰＵにある
特定の割込信号が入力されると実行を開始し、その処理
が終了するとディジタル出力（以下ＤＯと云う。）信号
を出力する、特定のソフトウェアを使用し、この割込信
号とＤＯ信号とをオシロスコープ等で測定することによ
り、ソフトウェアの処理時間を測定している。
【０００３】
【発明が解決しようとする課題】ところで、数値制御装
置において、一定時間以内に特定のソフトウェアの処理
を終了しないと不具合が生じる場合がある。また、数値
制御装置に複雑な機能を要求されると共に、この一定時
間以内に終了しなくてはいけない特定のソフトウェアの
処理量は膨大化し、処理時間がかゝることになる。そし
て、処理時間を測定するにはソフトウェアを開発するそ
の都度オシロスコープを接続する等測定に手間がかゝ
る。さらに、ハードウェアを知らないソフトウェア開発
者は自分の作成したソフトウェアがその処理のどの程度
の時間を要するかを知ることは容易ではない。
置において、一定時間以内に特定のソフトウェアの処理
を終了しないと不具合が生じる場合がある。また、数値
制御装置に複雑な機能を要求されると共に、この一定時
間以内に終了しなくてはいけない特定のソフトウェアの
処理量は膨大化し、処理時間がかゝることになる。そし
て、処理時間を測定するにはソフトウェアを開発するそ
の都度オシロスコープを接続する等測定に手間がかゝ
る。さらに、ハードウェアを知らないソフトウェア開発
者は自分の作成したソフトウェアがその処理のどの程度
の時間を要するかを知ることは容易ではない。
【０００４】本発明の目的は、これらの問題を解消する
ことにあり、ソフトウェアの処理時間の測定に手間がか
ゝらず、ソフトウェア開発者も容易に処理時間を知るこ
とのできる数値制御装置のソフトウェア処理時間測定方
式を提供することにある。
ことにあり、ソフトウェアの処理時間の測定に手間がか
ゝらず、ソフトウェア開発者も容易に処理時間を知るこ
とのできる数値制御装置のソフトウェア処理時間測定方
式を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的は、処理時間
を測定しようとする被測定ソフトウェアが割込信号の入
力と同時に実行を開始するソフトウェアである場合には
割込信号の入力と同時に積算値をリセットしてクロック
信号の積算を開始する第１のレジスタ（２１）を選択
し、被測定ソフトウェアが割込信号の入力と同時に実行
を開始しないソフトウェアの場合には入力されるクロッ
ク信号を常時積算している第２のレジスタ（２２）また
は中央演算装置を介して出力されるディジタル出力信号
によりクロック信号の積算をスタート・ストップ・リセ
ットする第３のレジスタ（２３）のいづれかを選択する
レジスタ選択手段（１）と、前記の第１のレジスタ（２
１）と前記の第２のレジスタ（２２）と前記の第３のレ
ジスタ（２３）とを有し、前記のレジスタ選択手段
（１）により選択されたレジスタに蓄積されているクロ
ック信号の積算値を出力するタイマ回路（２）と、前記
のレジスタ選択手段（１）が選択するレジスタのそれぞ
れに対応し、前記のタイマ回路（２）の出力値から被測
定ソフトウェアの処理時間を演算するソフトウェア処理
時間演算手段（３）と、このソフトウェア処理時間演算
手段（３）が出力するソフトウェア処理時間そのまま
か、ソフトウェア処理時間の累積時間か、または、ソフ
トウェア処理時間の平均時間かのいづれかを選択し演算
する選択演算手段（４）と、この選択演算手段（４）の
出力値を表示する表示手段（５）とを有する数値制御装
置のソフトウェア処理時間測定方式によって達成され
る。
を測定しようとする被測定ソフトウェアが割込信号の入
力と同時に実行を開始するソフトウェアである場合には
割込信号の入力と同時に積算値をリセットしてクロック
信号の積算を開始する第１のレジスタ（２１）を選択
し、被測定ソフトウェアが割込信号の入力と同時に実行
を開始しないソフトウェアの場合には入力されるクロッ
ク信号を常時積算している第２のレジスタ（２２）また
は中央演算装置を介して出力されるディジタル出力信号
によりクロック信号の積算をスタート・ストップ・リセ
ットする第３のレジスタ（２３）のいづれかを選択する
レジスタ選択手段（１）と、前記の第１のレジスタ（２
１）と前記の第２のレジスタ（２２）と前記の第３のレ
ジスタ（２３）とを有し、前記のレジスタ選択手段
（１）により選択されたレジスタに蓄積されているクロ
ック信号の積算値を出力するタイマ回路（２）と、前記
のレジスタ選択手段（１）が選択するレジスタのそれぞ
れに対応し、前記のタイマ回路（２）の出力値から被測
定ソフトウェアの処理時間を演算するソフトウェア処理
時間演算手段（３）と、このソフトウェア処理時間演算
手段（３）が出力するソフトウェア処理時間そのまま
か、ソフトウェア処理時間の累積時間か、または、ソフ
トウェア処理時間の平均時間かのいづれかを選択し演算
する選択演算手段（４）と、この選択演算手段（４）の
出力値を表示する表示手段（５）とを有する数値制御装
置のソフトウェア処理時間測定方式によって達成され
る。
【０００６】
【作用】本発明に係る数値制御装置のソフトウェア処理
時間測定方式は、上記のように、レジスタ選択手段１と
３種類のレジスタを有するタイマ回路２とソフトウェア
処理時間演算手段３と選択演算手段４と表示手段５とを
有しており、処理時間を測定しようとするソフトウェア
に対応して使用するタイマ回路２のレジスタがレジスタ
選択手段１により決定され、ソフトウェア処理時間演算
手段３において選択されたレジスタそれぞれに対応して
ソフトウェアの処理時間が演算され、さらに、選択演算
手段４によりこの処理時間そのままか、累積時間か、平
均時間かを選択し演算した結果が表示手段５に表示され
るので、処理時間の測定に手間がかゝることなく、ま
た、ソフトウェア開発者も処理時間を容易に知ることが
できる。
時間測定方式は、上記のように、レジスタ選択手段１と
３種類のレジスタを有するタイマ回路２とソフトウェア
処理時間演算手段３と選択演算手段４と表示手段５とを
有しており、処理時間を測定しようとするソフトウェア
に対応して使用するタイマ回路２のレジスタがレジスタ
選択手段１により決定され、ソフトウェア処理時間演算
手段３において選択されたレジスタそれぞれに対応して
ソフトウェアの処理時間が演算され、さらに、選択演算
手段４によりこの処理時間そのままか、累積時間か、平
均時間かを選択し演算した結果が表示手段５に表示され
るので、処理時間の測定に手間がかゝることなく、ま
た、ソフトウェア開発者も処理時間を容易に知ることが
できる。
【０００７】
【実施例】以下、図面を参照して、本発明の１実施例に
係る数値制御装置のソフトウェア処理時間測定方式につ
いてさらに詳細に説明する。本発明の１実施例に係る数
値制御装置のソフトウェア処理時間測定方式は、数値制
御装置のハードウェアと処理時間測定用ソフトウェアと
により実現されている。
係る数値制御装置のソフトウェア処理時間測定方式につ
いてさらに詳細に説明する。本発明の１実施例に係る数
値制御装置のソフトウェア処理時間測定方式は、数値制
御装置のハードウェアと処理時間測定用ソフトウェアと
により実現されている。
【０００８】図１参照 図１は本発明の１実施例に係る数値制御装置のソフトウ
ェア処理時間測定方式のクレーム対応図である。図１に
おいて、１はレジスタ選択手段であり、２は第１のレジ
スタ２１と第２のレジスタ２２と第３のレジスタ２３と
を有するタイマ回路であり、クロック６よりクロック信
号が入力され、割込信号発生回路７より割込信号が入力
され、内部ＤＯ回路８よりスタート・ストップ・リセッ
ト信号が入力される。３はソフトウェア処理時間演算手
段であり、４は選択演算手段であり、５は表示手段であ
る。
ェア処理時間測定方式のクレーム対応図である。図１に
おいて、１はレジスタ選択手段であり、２は第１のレジ
スタ２１と第２のレジスタ２２と第３のレジスタ２３と
を有するタイマ回路であり、クロック６よりクロック信
号が入力され、割込信号発生回路７より割込信号が入力
され、内部ＤＯ回路８よりスタート・ストップ・リセッ
ト信号が入力される。３はソフトウェア処理時間演算手
段であり、４は選択演算手段であり、５は表示手段であ
る。
【０００９】第１のレジスタ２１は割込信号発生回路７
が発する割込信号の入力と同時に積算値をリセットして
クロック発生回路６が発するクロック信号の積算を開始
するレジスタである。第２のレジスタ２２はクロック発
生回路６が発するクロック信号を常時積算しているレジ
スタである。第３のレジスタ２３はクロック発生回路６
が送出するクロック信号の積算を、ＣＰＵを介して内部
ＤＯ回路８より出力されるディジタル出力信号であるス
タート・ストップ・リセット信号により、スタート・ス
トップ・リセットするレジスタである。内部ＤＯ回路８
は、ＣＰＵにより、被測定ソフトウェアが実行を開始す
る時スタート信号を出力し、被測定ソフトウェアが終了
した時ストップ信号を出力する。
が発する割込信号の入力と同時に積算値をリセットして
クロック発生回路６が発するクロック信号の積算を開始
するレジスタである。第２のレジスタ２２はクロック発
生回路６が発するクロック信号を常時積算しているレジ
スタである。第３のレジスタ２３はクロック発生回路６
が送出するクロック信号の積算を、ＣＰＵを介して内部
ＤＯ回路８より出力されるディジタル出力信号であるス
タート・ストップ・リセット信号により、スタート・ス
トップ・リセットするレジスタである。内部ＤＯ回路８
は、ＣＰＵにより、被測定ソフトウェアが実行を開始す
る時スタート信号を出力し、被測定ソフトウェアが終了
した時ストップ信号を出力する。
【００１０】レジスタ選択手段１は処理時間を測定しよ
うとする被測定ソフトウェアが割込信号の入力と同時に
実行を開始するソフトウェアであるか否かを判断して肯
定の場合には第１のレジスタ２１を選択し、否定の場合
には第２のレジスタ２２または第３のレジスタ２３のい
づれかを選択し、タイマ回路２とソフトウェア処理時間
演算手段３とに出力する。
うとする被測定ソフトウェアが割込信号の入力と同時に
実行を開始するソフトウェアであるか否かを判断して肯
定の場合には第１のレジスタ２１を選択し、否定の場合
には第２のレジスタ２２または第３のレジスタ２３のい
づれかを選択し、タイマ回路２とソフトウェア処理時間
演算手段３とに出力する。
【００１１】ソフトウェア処理時間演算手段３は、レジ
スタ選択手段１が第１のレジスタ２１を選択したときに
は、内部ＤＯ回路８がストップ信号を出力した時の第１
のレジスタ２１の積算値を出力し、レジスタ選択手段１
が第２のレジスタ２２を選択したときには、内部ＤＯ回
路８がストップ信号を出力した時の第２のレジスタ２２
の積算値より内部ＤＯ回路８がスタート信号を出力した
時の第２のレジスタ２２の積算値を減算した後出力し、
レジスタ選択手段１が第３のレジスタ２３を選択したと
きには、内部ＤＯ回路８がストップ信号を出力した時の
第３のレジスタ２３の積算値を出力する。このようにし
て、処理時間を測定しようとするソフトウェアの処理時
間がソフトウェア処理時間演算手段３により出力され
る。
スタ選択手段１が第１のレジスタ２１を選択したときに
は、内部ＤＯ回路８がストップ信号を出力した時の第１
のレジスタ２１の積算値を出力し、レジスタ選択手段１
が第２のレジスタ２２を選択したときには、内部ＤＯ回
路８がストップ信号を出力した時の第２のレジスタ２２
の積算値より内部ＤＯ回路８がスタート信号を出力した
時の第２のレジスタ２２の積算値を減算した後出力し、
レジスタ選択手段１が第３のレジスタ２３を選択したと
きには、内部ＤＯ回路８がストップ信号を出力した時の
第３のレジスタ２３の積算値を出力する。このようにし
て、処理時間を測定しようとするソフトウェアの処理時
間がソフトウェア処理時間演算手段３により出力され
る。
【００１２】数値制御装置においては、割込信号発生回
路７から定期的に割込信号が発せられる度に、一連のソ
フトウェアの組み合わせが繰り返し実行される。選択演
算手段４において、ソフトウェア処理時間そのままか、
繰り返し実行される同一ソフトウェアの処理時間を累積
した時間か、または、繰り返し実行される同一ソフトウ
ェアの処理時間の平均時間かのいづれかが選択され演算
される。外部条件により処理時間が変化するソフトウェ
アは累積時間または平均時間のほうが都合がよい。選択
演算手段４の出力値は表示手段５に表示される。
路７から定期的に割込信号が発せられる度に、一連のソ
フトウェアの組み合わせが繰り返し実行される。選択演
算手段４において、ソフトウェア処理時間そのままか、
繰り返し実行される同一ソフトウェアの処理時間を累積
した時間か、または、繰り返し実行される同一ソフトウ
ェアの処理時間の平均時間かのいづれかが選択され演算
される。外部条件により処理時間が変化するソフトウェ
アは累積時間または平均時間のほうが都合がよい。選択
演算手段４の出力値は表示手段５に表示される。
【００１３】図２参照 図２は本発明の１実施例に係る数値制御装置のソフトウ
ェア処理時間測定方式を実現するハードウェア概略図で
ある。図２において、ＣＰＵ１１はバス１２を介してＲ
ＯＭ１３、ＲＡＭ１４、サーボ制御回路１５、ＰＭＣ制
御回路（Plogramable Machine Control ）１６、タイマ
回路２、割込制御回路１７、内部ＤＯ回路８、ＣＲＴ表
示回路１８とＣＲＴ１９等からなる表示手段５と情報を
交換しあっている。タイマ回路２にはクロック６よりク
ロック信号が入力されている。割込信号発生回路７は定
期的に割込信号をタイマ回路２と割込制御回路１７に送
出している。割込制御回路１７はこの割込信号を受ける
とＣＰＵに割込みをかける。処理時間測定用ソフトウェ
アはＲＯＭ１３またはＲＡＭ１４に予め組込まれてい
る。
ェア処理時間測定方式を実現するハードウェア概略図で
ある。図２において、ＣＰＵ１１はバス１２を介してＲ
ＯＭ１３、ＲＡＭ１４、サーボ制御回路１５、ＰＭＣ制
御回路（Plogramable Machine Control ）１６、タイマ
回路２、割込制御回路１７、内部ＤＯ回路８、ＣＲＴ表
示回路１８とＣＲＴ１９等からなる表示手段５と情報を
交換しあっている。タイマ回路２にはクロック６よりク
ロック信号が入力されている。割込信号発生回路７は定
期的に割込信号をタイマ回路２と割込制御回路１７に送
出している。割込制御回路１７はこの割込信号を受ける
とＣＰＵに割込みをかける。処理時間測定用ソフトウェ
アはＲＯＭ１３またはＲＡＭ１４に予め組込まれてい
る。
【００１４】図３参照 図３は処理時間測定用ソフトウェアのフローチャートで
ある。以下フローチャートに沿って説明する。 ａ．処理時間を測定しようとする被測定ソフトウェアは
割込信号と同時に実行を開始するか否かを判定する。 ｂ．ａにおいて、肯定のときは第１のレジスタを使用
し、ストップ信号がＯＮしたときの第１のレジスタの値
を記憶する。 ｃ．ａにおいて、否定のときは第２のレジスタを使用す
るのがよいかを判定する。 ｄ．ｃにおいて、肯定のときは第２のレジスタを使用
し、ストップ信号がＯＮしたときの第２のレジスタの値
からスタート信号がＯＮしたときの第２のレジスタの値
を減算し、その値を記憶する。 ｅ．ｃにおいて、否定のときは第３のレジスタを使用
し、ストップ信号がＯＮしたときの第３のレジスタの値
を記憶する。 ｆ．記憶した値そのままか、記憶した値の累積か、記憶
した値の平均かいづれが良いかを判定する。 ｇ．ｆにおいて、そのままのときは記憶した値そのまま
出力する。 ｈ．ｆにおいて、累積のときは記憶した値の累積を出力
する。 ｉ．ｆにおいて、平均のときは記憶した値の平均を出力
する。 ｊ．出力された値を表示器に表示する。 ｋ．終了であるかを判定する。
ある。以下フローチャートに沿って説明する。 ａ．処理時間を測定しようとする被測定ソフトウェアは
割込信号と同時に実行を開始するか否かを判定する。 ｂ．ａにおいて、肯定のときは第１のレジスタを使用
し、ストップ信号がＯＮしたときの第１のレジスタの値
を記憶する。 ｃ．ａにおいて、否定のときは第２のレジスタを使用す
るのがよいかを判定する。 ｄ．ｃにおいて、肯定のときは第２のレジスタを使用
し、ストップ信号がＯＮしたときの第２のレジスタの値
からスタート信号がＯＮしたときの第２のレジスタの値
を減算し、その値を記憶する。 ｅ．ｃにおいて、否定のときは第３のレジスタを使用
し、ストップ信号がＯＮしたときの第３のレジスタの値
を記憶する。 ｆ．記憶した値そのままか、記憶した値の累積か、記憶
した値の平均かいづれが良いかを判定する。 ｇ．ｆにおいて、そのままのときは記憶した値そのまま
出力する。 ｈ．ｆにおいて、累積のときは記憶した値の累積を出力
する。 ｉ．ｆにおいて、平均のときは記憶した値の平均を出力
する。 ｊ．出力された値を表示器に表示する。 ｋ．終了であるかを判定する。
【００１５】
【発明の効果】以上説明したように、本発明に係る数値
制御装置のソフトウェア処理時間測定方式によれば、処
理時間測定ソフトウェアとハードウェアとにより、割込
時間によりリセットされると同時にクロック信号を積算
する第１のレジスタと、常時クロック信号を積算する第
２のレジスタと、スタート・ストップ・リセット信号に
よりクロック信号の積算をスタート・ストップ・リセッ
トする第３のレジスタとを有し、被測定ソフトウェアが
割込信号と同時に実行を開始するときは第１のレジスタ
を使用し、そうでないときは、第２のレジスタかまたは
第３のレジスタが使用される。
制御装置のソフトウェア処理時間測定方式によれば、処
理時間測定ソフトウェアとハードウェアとにより、割込
時間によりリセットされると同時にクロック信号を積算
する第１のレジスタと、常時クロック信号を積算する第
２のレジスタと、スタート・ストップ・リセット信号に
よりクロック信号の積算をスタート・ストップ・リセッ
トする第３のレジスタとを有し、被測定ソフトウェアが
割込信号と同時に実行を開始するときは第１のレジスタ
を使用し、そうでないときは、第２のレジスタかまたは
第３のレジスタが使用される。
【００１６】そして、使用されるレジスタに対応して、
第１のレジスタのときは被測定ソフトウェアが終了した
ときにＣＰＵを介して内部ＤＯ回路より出力されるスト
ップ信号がＯＮしたときの第１のレジスタの積算値を被
測定ソフトウェアの処理時間とし、第２のレジスタのと
きはそのストップ信号がＯＮしたときの第２のレジスタ
の積算値から被測定ソフトウェアが実行開始したときに
ＣＰＵを介して内部ＤＯ回路より出力されるスタート信
号がＯＮのときの第２のレジスタの積算値を減算した値
を被測定ソフトウェアの処理時間とし、第３のレジスタ
のときはストップ信号がＯＮしたときの第３のレジスタ
の積算値を被測定ソフトウェアの処理時間としている。
第１のレジスタのときは被測定ソフトウェアが終了した
ときにＣＰＵを介して内部ＤＯ回路より出力されるスト
ップ信号がＯＮしたときの第１のレジスタの積算値を被
測定ソフトウェアの処理時間とし、第２のレジスタのと
きはそのストップ信号がＯＮしたときの第２のレジスタ
の積算値から被測定ソフトウェアが実行開始したときに
ＣＰＵを介して内部ＤＯ回路より出力されるスタート信
号がＯＮのときの第２のレジスタの積算値を減算した値
を被測定ソフトウェアの処理時間とし、第３のレジスタ
のときはストップ信号がＯＮしたときの第３のレジスタ
の積算値を被測定ソフトウェアの処理時間としている。
【００１７】さらに、被測定ソフトウェアの内容によっ
て、この処理時間そのままか、処理時間の累積時間か、
処理時間の平均時間かのいづれか好ましい値を選択して
表示手段に表示するようにされている。このため、ソフ
トウェアの処理時間を測定するために、オッシロスコー
プ等の測定機器を用意し、接続する必要は不要となる。
また、ハードウェアに不慣れなソフトウェア開発者も自
分が作成したソフトウェアの処理時間を容易に知ること
ができる。
て、この処理時間そのままか、処理時間の累積時間か、
処理時間の平均時間かのいづれか好ましい値を選択して
表示手段に表示するようにされている。このため、ソフ
トウェアの処理時間を測定するために、オッシロスコー
プ等の測定機器を用意し、接続する必要は不要となる。
また、ハードウェアに不慣れなソフトウェア開発者も自
分が作成したソフトウェアの処理時間を容易に知ること
ができる。
【図１】本発明に係る数値制御装置のソフトウェア処理
時間測定方式のクレーム対応図である。
時間測定方式のクレーム対応図である。
【図２】本発明に係る数値制御装置のソフトウェア処理
時間測定方式のハードウェア概略図である。
時間測定方式のハードウェア概略図である。
【図３】本発明に係る数値制御装置のソフトウェア処理
時間測定方式のフローチャートである。
時間測定方式のフローチャートである。
１ レジスタ選択手段 ２ タイマ回路 ３ ソフトウェア処理時間演算手段 ４ 選択演算手段 ５ 表示手段 ６ クロック発生回路 ７ 割込信号発生回路 ８ 内部ＤＯ回路 １１ ＣＰＵ １２ バス １３ ＲＯＭ １４ ＲＡＭ １５ サーボ制御回路 １６ ＰＭＣ制御回路 １７ 割込制御回路 １８ ＣＲＴ表示回路 １９ ＣＲＴ ２１ 第１のレジスタ ２２ 第２のレジスタ ２３ 第３のレジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 1/14 Ｇ０６Ｆ 1/04 ３５２
Claims (1)
- 【請求項１】 処理時間を測定しようとする被測定ソフ
トウェアが割込信号の入力と同時に実行を開始するソフ
トウェアの場合には割込信号の入力と同時に積算値をリ
セットしてクロック信号の積算を開始する第１のレジス
タ（２１）を選択し、被測定ソフトウェアが割込信号の
入力と同時に実行を開始しないソフトウェアの場合には
入力されるクロック信号を常時積算している第２のレジ
スタ（２２）または中央演算装置を介して出力されるデ
ィジタル出力信号によりクロック信号の積算をスタート
・ストップ・リセットする第３のレジスタ（２３）のい
づれかを選択するレジスタ選択手段（１）と、 前記第１のレジスタ（２１）と前記第２のレジスタ（２
２）と前記第３のレジスタ（２３）とを有し、前記レジ
スタ選択手段（１）により選択されたレジスタに蓄積さ
れているクロック信号の積算値を出力するタイマ回路
（２）と、 前記レジスタ選択手段（１）が選択するレジスタのそれ
ぞれに対応し、前記タイマ回路（２）の出力値から被測
定ソフトウェアの処理時間を演算するソフトウェア処理
時間演算手段（３）と、 該ソフトウェア処理時間演算手段（３）が出力するソフ
トウェア処理時間そのままか、ソフトウェア処理時間の
累積時間か、または、ソフトウェア処理時間の平均時間
かのいづれかを選択し演算する選択演算手段（４）と、 該選択演算手段（４）の出力値を表示する表示手段
（５）とを有することを特徴とする数値制御装置のソフ
トウェア処理時間測定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6091726A JPH07295863A (ja) | 1994-04-28 | 1994-04-28 | 数値制御装置のソフトウェア処理時間測定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6091726A JPH07295863A (ja) | 1994-04-28 | 1994-04-28 | 数値制御装置のソフトウェア処理時間測定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07295863A true JPH07295863A (ja) | 1995-11-10 |
Family
ID=14034516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6091726A Pending JPH07295863A (ja) | 1994-04-28 | 1994-04-28 | 数値制御装置のソフトウェア処理時間測定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07295863A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021043750A (ja) * | 2019-09-12 | 2021-03-18 | ファナック株式会社 | サーボ制御装置、サーボ制御システム及びサーボ制御方法 |
-
1994
- 1994-04-28 JP JP6091726A patent/JPH07295863A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021043750A (ja) * | 2019-09-12 | 2021-03-18 | ファナック株式会社 | サーボ制御装置、サーボ制御システム及びサーボ制御方法 |
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