JPH04153734A - 並列処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は並列処理装置に関し、特に、スーバスカラ型
プロセサ（こ関する。より特定的には、スーパースカラ
型プロセサにおける、分岐命令以降にバイブライン（機
能ユニット）へ供給された命令の実行および無効化の制
御方式に関する。

［従来の技術］ 近年の半導体技術の進歩に伴って、マイクロプロセサも
高性能化されかつその速度も高速化されてきている。一
方、半導体メモリも高速化されてきているものの、その
高速化はこのマイクロプロセサの高速化に追随すること
ができず、半導体メモリのアクセスがプロセサの高速化
に対する１つのボトルネックとなっている。このため、
並列処理を行なうことによりマイクロプロセサの性能向
上を図ることが行なわれている。このような並列処理を
実現する方式の１つにスーパースカラがある。このスー
パースカラタイプのプロセサ（以下、単にスーパースカ
ラと称す）は、第１３図に示すように、プロセサ内部の
スケジューラ（通常命令デコーダ内に含まれている）２
００が、命令ストリーム中の並列性を検出し、並列処理
可能な命令を並列に設けられたパイプライン（機能ユニ
ット）Ｐｌ、Ｐ２およびＰ３へ供給するものである。す
なわち、スーパースカラは以下の特徴をもつコンピュー
タ（またはプロセサ）であるといえる。

（１）　命令を複数個同時にフェッチする。

（２）　複数の機能ユニット（パイプライン）を有して
おり、複数の命令を同時に実行することができる。

（３）　フェッチされた複数の命令の中から同時に実行
可能な命令を検ａし、それらを対応の機能ユニットに供
給する。

第１４図はスーパースカラの一般的構成を示す図である
。第１４図において、スーパースカラは、各々が所定の
機能を実行する複数の機能ユニット４．５．６、および
７と、命令メモリ１から複数の命令を同時にフェッチす
る命令フェッチ（ＩＦ）ステージ２と、命令フェッチス
テージ２によりフェッチされた命令メモリ１からの命令
を同時に受け、それらから同時に実行処理可能な命令を
検ａして、対応の機能ユニットへ供給する命令デコード
ステージ３と、演算処理結果等を格納するためのデータ
メモリ８とを含む。

命令メモリ１は、キャッシュメモリおよび外部主メモリ
を一般に含んでおり、プログラム実行に必要な命令を格
納する。

命令フェッチステージ２は、命令メモリ１へ命令ポイン
タＩＰを与え、この命令ポインタＩＰに対応する複数の
命令を命令メモリ１からフェッチする。

命令デコードステージ３は、命令デコーダおよびパイプ
ラインシーケンサ等を含む。命令デコーダは、命令フェ
ッチステージ２によりフェッチされた複数の命令を受け
てデコードする。パイプラインシーケンサ（命令スケジ
ューラ）は、このデコードされた複数の命令のマシンタ
イプを識別し、異なるマシンタイプの命令を同時に対応
の機能ユニットへ発行する。マシンタイプは、命令がど
の機能ユニットで処理されるべきかを示す。

機能ユニット４ないし７は、パイプライン化されており
、与えられた命令をクロック信号に応答して実行する。

第１４図においては、４つの機能ユニットが一例として
示されており、最大４つの命令が並列処理可能である。

機能ユニット４および５は、整数加算などを行なう整数
演算ユニットであり、実行ステージ（ＥＸ）および書込
みステージ（マシン状態変更ステージ、ＷＢ）を含む。

書込みステージ（ＷＢ）は、実行ステージで実行された
命令の処理結果をデータレジスタ（図示せず）へ書込む
。

機能ユニット６は、データメモリ８へのアクセス（デー
タのロードまたはストア）を実行するユニットであり、
アドレス生成ステージ（Ａ　Ｄ　Ｒ）、メモリへのアク
セス実行ステージ（ＭＥＭ）およびデータレジスタ（図
示せず）へのデータの書込ミステージ（ＷＢ）を含む。

この機能ユニット６における書込みステージ（ＷＢ）に
おいて、データメモリ８からロードされたデータまたは
データメモリ８ヘスドアすべきデータがレジスタへ／か
ら書込みまたは読出しされる。

機能ユニット７は、浮動小数点加算などを実行するユニ
ットであり、３段の実行ステージ（ＥＸｌ、ＥＸ２およ
びＥＸ３）と、実行結果のデータレジスタ（図示せず）
への書込みステージ（ＷＢ）とを含む。浮動小数点数と
は、小数点の位置を一定とせずに、指数と仮数とを用い
て表された数である。浮動小数点演算は、この浮動小数
点数を用いた演算であり、整数演算などに比べて広範囲
の数を演算することができるが、その処理には整数演算
などよりも多くのサイクルが必要とされる。

このスーパースカラにおいては、命令フェッチステージ
２および命令デコードステージ３および機能ユニット（
４ないし７）もまたパイプライン化されており、各ステ
ージはオーバーラツプして動作する。したがって、パイ
プラインに空きが存在しない場合には、前のサイクルで
処理されたデータまたは命令が各ステージへ供給される
。たとえば、命令デコードステージ３がデコードする命
令は前のサイクルでフェッチされた命令である。

第１５図は命令デコードステージの構成を概略的に示す
図である。第１５図において、命令デコードステージ３
は、並列に設けられた４つのデコード回路Ｄ１〜Ｄ４と
、デコード回路Ｄ１〜Ｄ４のデコード結果に応答して、
並列処理可能な命令を検出し、この命令を関連の機能ユ
ニットへ発行するパイプラインシーケンサＳＣを含む。

デコード回路ＤＩないしＤ４は、命令メモリ１から同時
にフェッチされた命令ＭｌないしＭ４に対応して設けら
れ、対応の命令を解読し、該解読結果をパイプラインシ
ーケンサＳＣへ伝達する。

この命令デコードステージ３へ供給される命令ＦＭは、
各命令対応にアドレス（命令メモリ１における論理アド
レスであり、命令フェッチステージから供給される）Ａ
ｌ−Ａ４も含む。

パイプラインシーケンサＳＣはまた一フェッチされた命
令ＦＭに分岐命令が含まれるとき、この分岐命令による
分岐の発生の有無、分岐先アドレスの命令フェッチステ
ージへの設定、分岐命令以降の命令の機能ユニットへの
供給の制御を行なう。

次に第１４図および第１５図を参照して動作について簡
単に説明する。

命令デコードステージ３は、命令フェッチステージ２へ
命令フェッチ要求を出力する。命令フェッチステージ２
は、この命令フェッチ要求に応答して命令ポインタＩＰ
を命令メモリ１へ与え、命令メモリ１からこの命令ポイ
ンタＩＰに対応する複数の命令をフェッチする。このフ
ェッチされた複数の命令Ｍ１〜Ｍ４は、命令デコードス
テージ３に含まれるデコード回路Ｍ１〜Ｍ４へ同時に与
えられる。このデコード回路Ｄ１〜Ｄ４は与えられた複
数の命令を同時にデコードする。

パイプラインシーケンサＳＣは、このデコード回路Ｄ１
〜Ｄ４でデコードされた命令から、計算リソースおよび
データレジスタが競合しない、並列処理可能な命令を検
出し、この並列処理可能な命令を対応の機能ユニットへ
発行する。

命令を与えられた機能ユニットは、この与えられた命令
に従って処理を１列に実行する。機能ユニット４ないし
７はパイプライン化されており、第１４図に示す各実行
ステージおよび書込みステージに従って処理が実行され
る。

また、命令フェッチステージ２および命令デコードステ
ージ３および命令実行ステージ（機能ユニット４ないし
７）の動作もパイプライン化されているため、これらは
互いにオーバーラツプしながら所定の動作を実行してい
る。

上述のように各ステージおよび機能ユニットの動作をパ
イプライン化しかつ複数の機能ユニットで並列に処理を
実行することにより高速で命令を実行することができる
。

［発明が解決しようとする課題］ 上述のように、スーパースカラにおいては、複数の命令
がフェッチされ、かつ同時に複数の命令が実行されるた
め、通常のプロセサに比べて処理速度の向上を図ること
ができる。

たとえば、第１４図に示す構成において、同時にフェッ
チされた４つの命令（Ｍｌ〜Ｍ４．第１５図参照）が４
つの機能ユニット４ないし７で並列に実行された場合、
４クロツクサイクルで４命令を処理・実行することがで
きる（機能ユニット４．５および６のパイプラインが機
能ユニット７の処理完了まで待ち合わせ状態となる場合
）。

命令スケジューラ（または命令デコードステージに含ま
れるパイプラインシーケンサＳＣ）は、効率的に並列処
理が実行されるように命令のスケジューリングを実行す
るが、同時にフェッチされた命令が常に同時に機能ユニ
ットにおいて処理されるとは限らない。

第１６図は命令デコードステージから発行される命令の
発行状況の一例を示す図である。以下、第１６図を参照
して命令デコードステージからの命令発行について説明
する。

まずサイクル１においては、フェッチされた４つの命令
を解読する。命令２ないし４は命令１と並列処理実行が
できないため、命令１のみが機能ユニットへ発行される
。

サイクル２においては、命令２および命令３は同時処理
実行可能であり、一方、命令４は命令２および／または
命令３と、たとえばこれらの命令２または命令３の処理
結果を利用するなどの依存関係があるため並列に処理を
実行することができず、命令２および命令３のみが発行
される。

サイクル３において残りの命令４が発行される。

サイクル４において、新たにフェッチされた４つの命令
のうち命令５および命令６が同時処理可能であるとして
発行される。

ここで、命令の発行順序は、命令が並列に処理実行でき
ない場合、アドレスの小さいほうの命令が優先的に発行
される。

このようなデータ依存関係がない場合であっても、命令
を同時に発行できない場合がある。フェッチした命令に
分岐命令が含まれる場合である。

分岐命令に続く命令は、分岐命令による分岐発生の有無
により有効・無効が決定されるため、この分岐命令によ
る状態決定が生じるまで発行することができない。分岐
命令は、命令デコードステージで分岐が生じるか否かを
決定されるが、今、分岐命令が命令デコードステージに
供給されたサイクルにおいては、その決定ができなかっ
た場合を考える。このような分岐命令の１つに、条件付
き分岐命令がある。この具体的な場合としては以下のよ
うなものがある。

「分岐命令は、あるレジスタの内容がＯの場合には分岐
を生じ、そうでない場合には分岐しない命令である。

ところが、このレジスタは、別の先行する命令による書
込みが終了しないと正しい値ではない。」このような場
合、分岐命令はその先行する命令によるレジスタへの書
込みが終了するまで実行を待ち合わせる必要がある。

このような命令として具体的に以下のような命令を考え
る。

■　１ｏａｄ　　Ｒ１，５０（Ｒ２） ■　ｂｒｚ　　　Ｒ１，１ａｂｅｌ ■　ａｄｄ　　　Ｒ４，Ｒ５，Ｒ６ ■　ｓｕｂ　　　Ｒ７，Ｒ８，Ｒ９ 命令■はレジスタＲ２の内容に５０を加えたアドレスの
データメモリ８のデータをレジスタＲ１にロードする命
令である。

命令■は、レジスタＲ１の内容がＯならば１ａｂｅｔに
分岐する命令である。

命令■は、レジスタＲ５の内容にレジスタＲ６の内容を
加えて、該加算結果をレジスタＲ４に書込む命令である
。

命令■は、レジスタＲ８の内容からレジスタＲ９の内容
を引いて、該演算結果をレジスタＲ７に書込む命令であ
る。

このような４つの命令が命令デコードステージへ与えら
れた場合、命令■のｂｒｚという分岐命令は、命令■に
おける１ｏａｄに従って、データがレジスタＲ１に書込
まれるまで分岐を決定することができない。命令■およ
び命令■は、この命令■の分岐命令により分岐するか否
かによりその有効／無効が決定される。すなわち、命令
■において分岐が発生すると決定されれば、命令■およ
び命令■は実行すべきものではなく、無効とされるべき
ものである。一方、命令■において分岐が生じないと決
定されれば、この命令■および命令■は有効であり、機
能ユニットへ供給されて実行処理されるべきものである
。この場合の命令発行手順としては第１７図に示すもの
が考えられる。

第１７図は、フェッチした命令中に分岐命令が含まれる
ときの命令発行状況を示す図である。以下、第１７図を
参照して上述の分岐命令ｂｒｚが存在する場合の命令発
行について説明する。

サイクルＯにおいて、命令■ないし命令■がフェッチさ
れ、命令デコードステージ３へ与えられる。

サイクル１において、この命令■ないし■がデコードさ
れる。

サイクル２において、命令■が機能ユニット（第１４図
に示す機能ユニット６）へ発行され実行される。すなわ
ち、サイクル２において、レジスタＲ２の内容に５０を
加えたアドレスが発生される。このとき、命令■ないし
命令■は機能ユニットへ発行されず、命令デコードステ
ージ３に保持される。第１７図において（ＩＤ）は、命
令デコードステージにおける各命令の保持（待合わせ）
状態を示している。

サイクル３において、命令■に従って、データメモリ８
へのアクセスが行なわれる。このときまだ、レジスタＲ
１の内容は決定されていないため、命令■ないし命令■
は命令デコードステージ３に保持されている。

サイクル４において、命令■に従って、データレジスタ
Ｒ１への書込みが実行され、レジスタＲ１の内容が決定
する。

これにより、命令■の分岐の決定が行なわれ、分岐が行
なわれるべきでないと判断される。

サイクル５において、命令■および命令■が機能ユニッ
トへ発行され、実行される。

サイクル６において、命令■および命令■の実行結果が
データレジスタへ書込まれる。

このサイクル４において、データレジスタＲ１の内容が
決定し、命令■に従って分岐が行われるべきであると判
定された場合には、サイクル５において、命令■および
命令■の発行は行われず、これらの命令は無効とされ、
分岐命令をフェッチする動作が実行される。

上述のような命令発行の場合、分岐が生じない場合にお
いても分岐の発生の有無が決定されるまで、機能ユニッ
トへの発行が停止されるため、パイプラインに空きが生
じ、高速で命令を実行することができないという問題が
発生する。

それゆえに、この発明の目的は、分岐命令が存在する場
合においても、高速で命令を実行することのできる並列
処理装置を提供することである。

［課題を解決するための手段］ この発明にかかる並列処理装置は、命令の有効／無効を
示す有効性フラグと、分岐命令による分岐決定待ちであ
るか否かを示す書込み遅延フラグとを命令に付加して、
該命令を関連の機能ユニットへ発行する手段と、有効性
フラグと書込み遅延フラグとに応答して、機能ユニット
に含まれるマシン状態変更ステージの動作を、データ保
持状態、データ無効化状態およびデータ書込み実行状態
のいずれかに設定する制御手段と、分岐命令による分岐
発生の有無検出信号に応答して、有効性フラグおよび書
込み遅延フラグの値を修正する手段とを含む。

〔作用］ 有効性フラグは、その命令の有効／無効を示し、この命
令が実行されるべきか否かを示す。書込み遅延フラグは
、該命令実行結果をデータレジスタに書込むのを待ち合
わせるべきか否かを示す。

機能ユニットは、命令実行ステージと、この命令実行ス
テージからのデータをレジスタに書込むマシン状態変更
ステージとを含む。機能ユニットは、書込み遅延フラグ
が書込み遅延状態を示している場合には、この命令実行
ステージからのデータを保持し、レジスタへの書込みを
待ち合わせる。

命令実行ステージは、有効性フラグが有効を示している
ときには、フェッチ・デコード手段からの命令を実行す
る。このマシン状態変更ステージの動作はより有効性フ
ラグおよび書込み遅延フラグの値に応答して行なわれる
。分岐命令以降の命令は、この書込み遅延フラグに従っ
てデータレジスタへのデータ書込みが待機させられる。

このとき、有効性フラグが命令が有効であることを示し
ており、また分岐命令による分岐発生が検出されると、
書込み遅延フラグの値が修正され、レジスタへの書込み
を行なうべきことを示す値に修正される。

これにより、分岐命令による分岐が生じず、これらの保
持命令を実行すべきであることが示されると、即座にデ
ータレジスタへのデータの書込みが行なわれる。

これにより、分岐命令による分岐決定まで分岐以降の命
令の機能ユニットへの発行を待ち合わせる必要がなく、
高速で命令を処理することができる。

［発明の実施例］ まず、この発明の実施例について説明する前に、この発
明による並列処理装置における命令発行／実行シーケン
スについて説明する。

第２図はこの発明による並列処理装置における命令発行
／実行シーケンスを示す図である。以下、この第２図を
参照して、命令発行／実行シーケンスについて説明する
。

この第２図に示す命令■ないし命令■は第１７図に示す
命令■ないし命令■と同一である。

サイクルＯにおいて、命令■ないし命令■がフェッチさ
れる。

サイクル１において、この命令■ないし命令■が命令デ
コードステージにおいてデコードされる。

サイクル２において、命令■、命令■および命令■の機
能ユニットへの発行が行なわれる。命令■において、デ
ータメモリ８のアドレスが発生される。一方、命令■お
よび命令■はたとえば整数ユニットである機能ユニット
４および５において命令が実行される。命令■は、命令
デコードステージ３において保持されており、まだこの
命令デコードステージにおいて分岐すべきか否かは決定
されていない。

サイクル３において、命令■に従ってデータメモリ８へ
のアクセスが行なわれ、所望のデータの読ａが行なわれ
る。一方、命令■および命令■の実行結果はマシン状態
変更ステージ（ＷＢ）へ伝達され、そこで保持状態とさ
れる。このときまだ命令■および命令■による実行結果
のデータレジスタへの書込みは行われていない。

サイクル４において、命令■にしたがって、データメモ
リ８から読出されたデータがデータレジスタＲ１へ書込
まれ、レジスタＲ１の内容が決定する。このレジスタＲ
１の内容が決定されたことにより、命令デコードステー
ジにおいては、命令■により分岐すべきか否かの判定が
行なわれる。

この第２図においては分岐しないことが決定された場合
が示される。この命令■による分岐を行なわないことの
決定により、マシン状態変更ステージに保持されていた
命令■および命令■の実行結果がレジスタＲ４およびＲ
７へそれぞれ書込まれる。

サイクル４において、命令■による分岐が決定し、１ａ
ｂｅｌへ分岐すべきであるとされた場合には、この命令
■および命令■のマシン状態変更ステージに保持されて
いるデータは無効とされ、また命令実行ステージＥＸに
滞留している命令も無効とされる（これは有効性フラグ
を用いて行なわれる）。次のサイクル５において、分岐
発生時には、この分岐先の１ａｂｅｌの命令がフェッチ
される。

この第２図に示す命令の発行／実行シーケンスと第１７
図に示す命令発行／実行シーケンスとを比較すれば、こ
の発明に従う命令発行／実行シーケンスの方が、命令■
および命令■の実行が２サイクル早く行なわれており、
より高速で命令を処理することが可能となっている。す
なわち、本発明による命令の発行／実行シーケンスをま
とめると以下のようになる。

（１）　分岐命令に続く命令は、分岐命令が分岐するか
否かが決定される前に、関連の機能ユニットへ発行され
実行される。

（２）　これらの命令が、マシン状態を書換える状態に
なったときには、このマシン状態書換えを停止させ、待
機状態とする。

（３）　分岐命令による分岐が決定されたならば、すな
わち、分岐すべきであると判定された場合には、これら
の命令を無効化する。一方、分岐命令による分岐が生じ
ないことが決定したなら、これらの命令によるマシン状
態の書換えを許可する。

ここでマシン状態の書換えとは、たとえばデータレジス
タの内容の書換え、データメモリ８の内容の書換え、状
態フラグの書換えなど、命令実行によるある関連の装置
の状態の変更を示す。次に、この第２図に示す命令発行
／実行シーケンスを実現するための構成について説明す
る。

第１図はこの発明の一実施例である並列処理装置の要部
の構成を示す図であり、整数演算を行なう機能ユニット
（４または５）の部分の概略的な構成を示す図である。

第１図において、この機能ユニット（整数演算ユニット
）は、算術論理演算ユニッ）　（ＡＬＵ）による演算を
行なうＥＸステージと、このＥＸステージによる実行結
果をレジスタファイル９へ書込むＷＢＸステージを含む
。ＥＸステージは、機能ユニットにおける命令実行ステ
ージであり、ＷＢＸステージ機能ユニットおけるマシン
状態変更ステージである。

命令デコードステージ（ＩＤステージ）は、命令メモリ
（第１図に示さず）からフェッチされた複数の命令をデ
コードする命令デコーダ１ｏを含む。命令デコーダ１０
は、第１５図に含むデコード回路およびパイプラインシ
ーケンサを含む。この命令デコーダ１０は、与えられた
命令を解読し、この与えられた命令中に分岐命令が存在
するか否かを検出するとともに、この分岐命令が存在す
る場合に分岐命令以降の命令であるか否かを検出する。

この分岐命令以降の命令であるか否かの検出は、命令デ
コーダ１０へ命令とリンクして与えられるアドレスによ
り判定される。

命令デコーダ１０は、デコードした命令を対応の機能ユ
ニットのＥＸステージへ発行する。このとき、命令デコ
ーダ１０は、命令ＩＲとともに、この命令ＩＲが有効で
あるか否かを示すフラグ１ｎｓｔ　　ａｖａｉｌと、こ
の命令ＩＲが分岐命令以降の命令であるか否かを示すフ
ラグｄｅ　ｌ　ａｙｉｎｓｔを発生する。このフラグ１
ｎｓｔ　　ａｖａｉｌは有効性フラグであり、フラグｄ
ｅｌａｙ　　１ｎｓｔは、この命令によるマシン状態変
更を待ち合わせるべきか否かを示す書込み遅延フラグで
ある。

レジスタ・ファイル９は、複数のレジスタを含み、各レ
ジスタに所望のデータが格納される。このデータレジス
タとしてレジスタ・ファイル９を用いる構成は、たとえ
ば縮小命令セットコンピュータ（ＲＩ　Ｓ　Ｃ）などに
おいて用いられており、データメモリ８へのアクセスは
ロード（ｌｏａｄ）およびストア（ｓ　ｔ　ｏ　ｒ　ｅ
）命令のみであり、その他の処理はすべてこのレジスタ
・ファイル９を用いて行なわれるのと同様の構成である
。

この第１図に示す並列処理装置は、第３図に示す２相の
互いに重なり合わないクロック信号ＴおよびＬに応答し
て動作する。各サイクルの始まりは、クロック信号Ｔに
より規定される。

ＥＸステージは、命令デコーダ１０からの命令ＩＲをク
ロック信号Ｔに応答して保持するＴラッチ回路１１と、
命令デコーダｌＯからの有効性フラグ１ｎｓｔ　　ａｖ
ａｉｌをクロック信号Ｔに応答して保持するＴラッチ回
路１２と、命令デコーダ１０からの書込み遅延フラグｄ
ｅｌａｙ　　１ｎｓｔをクロック信号Ｔに応答してラッ
チするＴラッチ回路１３と、レジスタ・ファイル９から
の同時に読出された２つのデータｄａｔａｌおよびｄａ
ｔａ２をそれぞれクロック信号Ｔに応答してラッチする
Ｔラッチ回路１４および１５を含む。ここで、整数演算
ユニットに対応して設けられるレジスターファイル９は
、２つのデータの読出しと１個のデータの書込みを１つ
のサイクルで行なうことができる。

ＥＸステージはさらに、Ｔラッチ回路１１〜１３のそれ
ぞれの保持する命令およびフラグをそれぞれクロック信
号りに応答して保持するしラッチ回路１７．１８および
１９を含む。Ｌラッチ回路１７は、命令ＥＸ　　ＩＲを
クロック信号りに応答して保持する。Ｌラッチ回路１８
は、Ｔラッチ回路１２の保持する有効性フラグＥＸ　　
１ｎｓｔａｖａ　ｉ　Ｉをクロック信号りに応答して保
持する。

Ｌラッチ回路１９は、Ｔラッチ回路１３が保持する書込
み遅延フラグＥＸ　　ｄｅｌａｙ　　１ｎｓｔをクロッ
ク信号りに応答してラッチする。

ＥＸステージはさらに、ＡＬＵ１６の出力をクロック信
号りに応答して保持するしラッチ回路２０を含む。

ＷＢＸステージ、Ｌラッチ回路１７の命令をクロック信
号Ｔに応答して保持するＴラッチ回路２１と、Ｌラッチ
回路１８が保持する有効性フラグＥＸ　　１ｎｓｔ　　
ａｖａｉｌ　　Ｌをクロック信号Ｔに応答して保持する
Ｔラッチ回路２２と、Ｌラッチ回路１９が保持する書込
み遅延フラグＥＸｄｅｌａｙ　　１ｎｓｔ　　Ｌをクロ
ック信号Ｔに応答して保持するＴラッチ回路２３と、Ｌ
ラッチ回路２０が保持する演算結果データＥＸ　　ｄａ
ｔａＬをクロック信号Ｔに応答して保持するＴラッチ回
路２４を含む。このＴラッチ回路２１が保持する命令Ｗ
Ｂ　　ＩＲに従ってレジスタ・ファイル９のレジスタが
選択され、該選択されたレジスタへ、Ｔラッチ回路２４
が保持するデータＷＢ　　ｄａｔａが書込まれる。

この並列処理装置はさらに、命令デコーダ１０が発生す
る分岐決定指示信号ｔａｋｅｎと非分岐決定指示信号ｎ
ｏｔ　　ｔａｋｅｎと命令無効化指示信号ＥＸ　　ｃａ
ｎに応答して、このＷＢＸステージ状態を、データ保持
状態、データ書込み実行状態、およびデータ無効化状態
のいずれかに設定するＷＢコントロール回路１００を含
む。次に、この第１図を参照してこの発明の並列処理装
置の命令発行・実行シーケンスについて説明する。

命令デコーダ１０は、書込み遅延フラグｄｅｌａｙ　　
１ｎｓｔおよび有効性フラグ１ｎｓｔ　　ａｖａｉｌを
対応の機能ユニットに命令ＩＲを発行する際にその命令
に付加する。これらのフラグｄｅｔａｙ　　１ｎｓｔお
よび１ｎｓｔ　　ａｖａｉｌは各機能ユニット中におい
ては命令ＩＲとともにパイプライン（ＥＸステージおよ
びＷＢＸステージだし整数ユニットの場合）を伝達され
、マシン状態の書換えを制御するために用いられる。

有効性フラグ１ｎｓｔ　　ａｖａｉｌは、命令デコーダ
１０から発行される命令が、実行されるべき有効な命令
であるか否かを示すフラグである。

たとえば命令メモリへ命令フェッチ要求を８した場合に
おいて、命令メモリから命令が供給されない場合、命令
デコーダ１０へは、有効な命令が与えられないため、そ
のサイクルにおいては、命令は出力されない。したがっ
てこの場合有効性フラグ１ｎｓｔ　　ａｖａｉｌはオフ
状態とされる。有効性フラグ１ｎｓｔ　　ａｖａｉｌが
オンの命令は、有効な命令であることを示しており、機
能ユニット内で実行される。命令デコーダ１０から機能
ユニットへ発行される命令ＩＲに付随する有効性フラグ
１ｎｓｔ　　ａｖａｉｌはオンにされる。これらのフラ
グｄｅｌａｙ　　１ｎｓｔおよび１ｎｓｔａｖａｉｌは
各ステージにおいて以下のように制御される。

（１）　命令デコードステージ（ＩＤステージ）（ａ）
　　命令デコードステージＩＤに供給された複数の命令
は、命令デコーダ１０において、デコードされる。この
供給された命令中に分岐命令が存在し、この分岐命令が
そのサイクル内で分岐すべきか否かを決定することがで
きない場合、命令デコーダ１０は、そのサイクルから分
岐が決定されるまでのサイクルの間分岐命令以降の命令
であって機能ユニットに発行される命令の書込み遅延フ
ラグｄｅｌａｙ　　１ｎｓｔをオンにし、オン状態とさ
れた有効性フラグ１ｎｓｔ　　ａｖａｉｌとともに命令
ＩＲに付随させて出力する。

（ｂ）　　この命令デコーダ１０へ与えられた命令中に
分岐決定を待合わせる命令が存在しない場合、命令実行
結果の書込みを遅延させる必要はないため、書込み遅延
フラグｄｅｌａｙ　　１ｎｓｔはオフにして命令ＩＲと
ともに発行される。

（ｃ）　　分岐命令が存在しかつその分岐が決定した場
合には、この分岐命令以降の命令は実行する必要がない
ため、有効性フラグ１ｎｓｔ　　ａＶａｉｌがオフにさ
れる。このとき命令ＩＲの機能ユニットへの発行は行な
われない。このとき、遅延フラグｄｅｌａｙ　　１ｎｓ
ｔはオフ状態とされる。

これらの命令ＩＲおよびフラグｄｅｌａｙ　　１ｎｓｔ
および１ｎｓｔ　　ａｖａｉｌは機能ユニットのＥＸス
テージを介してＷＢＸステージ伝達される。このＷＢＸ
ステージおいては以下の制御が行なわれる。

（２）　マシン状態の書換え（変更）が生じるＷＢＸス
テージ （ａ）　　命令ＷＢ　　ＩＲがマシン状態の書換えを行
なう命令であり、かつ書込み遅延フラグｄｅ１３ｙ　　
１ｎｓｔがオンの場合、この命令ＷＢＩＲは、分岐／非
分岐の決定待ち状態であり、マシン状態の変更を行なっ
てはならない場合である。

このマシン状態の書換えの実行は中断され分岐・非分岐
の決定を待ち合わせる。

（ｂ）　　分岐命令による分岐を行なうことが決定した
場合、命令デコーダ１０からは分岐指示信号ｔａｋｅｎ
とＥＸステージに滞留している命令を無効化するための
信号ＥＸ　　ｃａｎとが発生される。ＷＢコントロール
回路１００は、フラグＷＢ　　ｄｅｌａｙ　　１ｎｓｔ
およびＷＢｉｎｓｔａｖａ　ｉ　ｌがともにオンである
命令ＷＢ　　ＩＲの有効性フラグＷＢ　　１ｎｓｔ　　
ａｖａｉｌをオフに設定する。これにより、ＷＢＸステ
ージおける命令ＷＢ　　ＩＲが無効化され、この命令Ｗ
Ｂ−ＩＲによるマシン状態の変更（第１図に示す構成に
おいてはレジスタ・ファイル９へのデータの書込み）が
禁止される。これにより分岐命令後の機能ユニットへ発
行された命令が無効化される。

（Ｃ）　　分岐命令による分岐が生じないことが決定し
た場合、命令デコーダ１０からは非分岐検出信号ｎｏｔ
　　ｔａｋｅｎが発生される。ＷＢコントロール回路１
００は、このとき、書込み遅延フラグＷＢ　　ｄｅｌａ
ｙ　　１ｎｓｔをオフ状態に設定する。これにより、分
岐が生じた時に備えて中断状態にあった命令ＷＢ　　Ｉ
Ｒによるマシン状態の変更が即座に実行される。次に、
第１図を参照して、具体的に動作について説明する。

命令メモリからフェッチされた命令は命令デコーダ１０
でデコードされる。デコード結果が整数演算命令の場合
、命令デコーダ１０からレジスタ・ファイル９へ２つの
レジスタ指定信号（レジスタポインタ）が与えられ、被
演算データである２つのデータｄａｔａｌおよびｄａ　
ｔ　ａ２が読出される。

また、命令デコーダ１０は、デコード結果の命令ＩＲと
、この命令ＩＲが有効であることを示すオン状態の有効
性フラグ１ｎｓｔ　　ａｖａｉｌと１書込み遅延フラグ
ｄｅａｌｙ　　１ｎｓｔを出力する。書込み遅延フラグ
ｄｅｌａｙ　　１ｎｓｔは、命令ＩＲが分岐命令以降の
命令であるか、およびこのサイクルでその分岐命令の分
岐／非分岐が決定できたか否かに応じて定められる。分
岐命令の分岐決定待ち状態の場合、この書込み遅延フラ
グｄｅｌａｙ　　１ｎｓｔはオン（１）状態にされる。

分岐命令が存在しない場合または分岐命令による分岐が
決定した場合、この書込み遅延フラグｄｅｌａｙ　　ｆ
ｎｓｔはオフ（０）状態に設定される。

このサイクルにおいて分岐命令による分岐が決定し、命
令ＩＲが不必要な場合には、有効性フラグ１ｎｓｔ　　
ａｖａｉｌはオフ状態とされる。

命令デコーダ１０からの出力およびレジスタ・ファイル
９からの出力はＴラッチ回路１１ないし１５で保持され
る。このＴラッチ回路１４および１５に保持されたデー
タｔｍｐｌおよびｔｍｐ２（データｄａｔａｌおよびｄ
ａ　ｔ　ａ２に相当する）はＡＬＵ１６へ与えられ、所
定の演算が実行される。

クロック信号りに応答して、Ｔラッチ回路１１ないし１
３に保持されている命令およびフラグはそれぞれＬラッ
チ回路１７ないし１９に保持される。また、ＡＬＵ１６
の出力はクロック信号りに応答してＬラッチ回路２０に
保持される。それにより、ＥＸステージにおける動作は
完了する。

ＷＢＸステージおいて、滞留する命令が存在しない場合
には、このＬラッチ回路１７ないし２０に保持された命
令、フラグおよびデータはＴラッチ回路２１ないし２４
によりクロック信号Ｔに応答して保持される。ＷＢＸス
テージ滞留する命令（すなわち、分岐決定待ち等の命令
）が存在する場合、ＥＸステージは該命令、フラグおよ
びデータを保持し続ける。

ＷＢＸステージおいては、Ｌラッチ回路２３に保持され
ているフラグＷＢ　　ｄｅｌａｙ　　１ｎｓｔがオン状
態の場合、ＷＢコントロール回路１００の制御のもとに
、レジスタ・ファイル９へのデータの書込みはマシン状
態変更待ち合わせ状態となり、与えられたデータを保持
し続ける。

命令デコーダ１０において、分岐命令による分岐が決定
したと判断されると、分岐決定指示信号ｔａｋｅｎが発
生され、ＷＢコントロール回路１００へ与えられる。Ｗ
Ｂコントロール回路１００は、この信号ｔ　ａｋｅｎに
応答して、書込み遅延フラグＷＢ　　ｄｅｌａｙ　　１
ｎｓｔをオフ状態とし、かつ有効性フラグＷＢ　　１ｎ
ｓｔ　　ａｖａｉｌをオフ状態とする。これにより、Ｔ
ラッチ回路２１に保持された命令ＷＢ　　ＩＲは無効に
され、また、Ｔラッチ回路２４に保持されたデータＷＢ
ａａｔａが無効にされてレジスタφファイル９への書込
みは行なわれない。

一方、命令デコーダ１０において、分岐命令による分岐
が生じないことが決定されると、非分岐決定検出信号ｙ
ｌ□ｔ　　ｔａｋｅｎが発生されＷＢコントロール回路
１００へ与えられる。ＷＢコントロール回路１００は、
この信号ｎｏｔ　　ｔａｋｅｎに応答して、Ｔラッチ回
路２３に保持された書込み遅延フラグＷＢ　　ｄｅｌａ
ｙ　　１ｎｓｔをオフ状態にする。これにより、Ｔラッ
チ回路２１に保持された命令ＷＢ　　ＩＲに従ってレジ
スタ・ファイル９のレジスタ選択が行なわれ、この選択
されたレジスタへのデータＷＢｄａｔａの書込みが行な
われる。

なお命令デコーダ１０において、分岐決定検出信号ｔａ
ｋｅｎが発生されたとき、ＥＸステージに保持されてい
る命令ＥＸ　　ＩＲＬを無効にするための信号ＥＸ　　
ｃａｎが発生される。この信号ＥＸ　　ｃａｎに応答し
て、Ｌラッチ回路１８に保持されている有効性フラグＥ
Ｘ　　１ｎｓｔ　　ａｖａｉ’ｌ　　Ｌはオフ状態とさ
れ、このＥＸステージに保持された命令の無効化が行な
われる。次に、上述の分岐処理待ち合わせおよび分岐決
定時における命令の無効化を実現するための構成につい
て説明する。

第４図はマシン状態変更ステージ（ＷＢＸステージにお
ける論理構成の一例を示す図である。第４図において、
ＷＢＸステージ、Ｔラッチ回路２１の前段に設けられる
論理回路３０と、Ｔラッチ回路２２の前段に設けられる
論理回路３１と、Ｔラッチ回路２３の前段に設けられる
論理回路３２と、Ｔラッチ回路２４の前段に設けられる
論理回路３３を含む。

論理回路３０は、ＷＢＸステージマシン状態変更待機状
態すなわち分岐決定待ち合わせ状態にあることを示す信
号ＷＢｂｕｓｙとこのＷＢＸステージ保持された命令が
無効化されることを示す信号ＷＢｃａｎとに応答して、
命令ＥＸ　　ＩＲＬまたは命令ＷＢ　　ＩＲＬのいずれ
か一方を選択的に通過させる。

論理回路３１は、信号ＷＢｂｕｓｙと信号ＷＢ　　ｃａ
ｎとＥＸステー−ジの命令が無効化されたことを示す信
号ＥＸ　　ｃａｎとに応答して、ＥＸステージからの有
効性フラグＥＸ　　１ｎｓｔ　　ａｖａｉｌ　　ＬとＷ
ＢＸステージおける有効性フラグＷＢ　　１ｎｓｔ　　
ａｖａｉｌ　　Ｌのいずれか一方を選択的に通過させる
。

論理回路３２は、信号ＷＢｂｕｓｙおよびＷＢ　　ｃａ
ｎに応答して、ＥＸステージからの書込み遅延フラグＥ
Ｘ　　ｄｅｌａｙ　　１ｎｓｔ　　ＬとＷＢＸステージ
書込み遅延フラグＷＢｄｅｌａｙ　　１ｎｓｔ　　Ｌの
いずれか一方を通過させる。

論理回路３３は、信号ＷＢｂｕｓｙおよびＷＢ　　ｃａ
ｎに応答して、ＥＸステージからのデータＥＸ　　ｄａ
ｔａ　　ＬおよびＷＢＸステージデータＷＢ　　ｄａｔ
ａ　　Ｌのいずれか一方を選択的に通過させる。

ＷＢＸステージさらに、Ｔラッチ回路２１に保持された
命令ＷＢ　　ＩＲをデコードし、レジスタ・ファイル９
ヘデータを書き込むべきか否かを示す書込み指示信号ｗ
ＲＦとレジスタ・ファイル９のレジスタポインタａｄｄ
ｒｅｓｓを発生する命令デコーダ３４と、ＷＢＸステー
ジ状態を監視し、このＷＢＸステージ、データ保持状態
、データ無効化状態およびデータ書込み実行状態のいず
れかに設定する論理回路２９を含む。

論理回路２９は、命令デコーダ３４からのレジスタファ
イル書込み指示信号ｗ　　ＲＦと、命令デコーダ１０か
らの分岐決定信号ｔａｋｅｎと、非分岐決定信号ｎｏｔ
　　ｔａｋｅｎと、有効性フラグＷＢ　　１ｎｓｔ　　
ａｖａｆｌ　　Ｌと、書込み遅延フラグＷＢ　　ｄｅｌ
ａｙ　　１ｎｓｔ　　Ｌとに応答して、信号ＷＢｂｕｓ
ｙおよびＷＢｃａｎと、レジスタ・ファイル９を書込み
可能状態に設定する信号ｗｅｎとを発生する。

論理回路３１はｒｉｎ　　１ｏｇｉｃｌＪで示される論
理を実行する。論理回路３０．３２および３３はｒｉｎ
　　ｉｏｇｉｃ２Ｊで示される論理を実行する。論理回
路２９は、ｒＷＢ　　ｂｕｓｙ−１ｏｇｉｃＪで示され
る論理を実行する。次に、各論理回路の実現する論理に
ついて説明する。

第５図は論理回路２９が実現するＷＢｂｕｓｙ　　ｌｏ
ｇｉｃの論理を一覧にして示す図である。

以下、論理回路２９の論理について説明する。

（１）　　ＷＢステージに有効な命令が存在しない場合
： この状態においては、ＷＢステージは何ら書込みを行な
うべきデータを保持していないため、何の動作も実行し
ない。すなわち、 ＷＢ　　１ｎｓｔ　　ａｖａｉｌ　　Ｌがオフ（０）の
場合には、信号ｗｅｎＳＷＢ　　ｂｕｓｙおよびＷＢｃ
ａｎはすべてオフ（０）である。

（２）　　ＷＢステージに有効な命令が保持されている
場合： この状態ではＷＢ　　１ｎｓｔ　　ａｖａｉｌ　　Ｌは
オン（１）状態である。

（ａ）　　命令デコーダ３４からの信号ｗＲＦがオフ状
態の場合、レジスタ・ファイルへのデータの書込は生じ
ない。このような状態は、たとえば単に条件判断を行な
う命令の場合に生じる。すなわち、たとえばある比較結
果に基づいて次の処理が決定される場合、この比較結果
はレジスタに書込む必要がないため、このような状態が
生じる。

この場合、データの書込みは生じず、また次のサイクル
で新たな命令を取り込むことができる。

したがって、 ｗＲＦがオフの場合、信号ｙｅｎ、ＷＢ　　ｂｕｓｙお
よびＷＢｃａｎはすべてオフ状態に設定される。

（ｂ）　　信号ｗ　　ＲＦがオンであり、フラグＷＢ　
　ｄｅｌａｙ　　１ｎｓｔ　　Ｌがオフのとき：この場
合、ＷＢステージにおいて有効な命令が存在し、かつ分
岐決定待ち合わせ状態ではないため、データの書込みを
実行しても良い。したがって、 ｗＲＦがオンでかつＷＢ　　ｄｅｌａｙ　　１ｎｓｔ　
　Ｌがオフの場合には、信号ｗｅｎがオン、信号ＷＢｂ
ｕｓｙおよびＷＢｃａｎがオフとなる。

（ｃ）　　信号ｗ　　ＲＦおよびフラグＷＢｄｅｌａｙ
　　１ｎａｔ　　Ｌがオンの場合：この場合は、ＷＢス
テージにおいてデータ書込みを実行すべき命令が存在し
、かつこの命令は分岐命令以降の命令であることを示し
ている。

■　この状態において、命令デコーダにおいて分岐／非
分岐が未決定状態の場合には、ＷＢステージはマシン状
態変更待ち合わせ状態となる。したがって、 信号ｎｏｔ　　ｔａｋｅｎおよびｔ　ａｋｅｎがともに
オフ状態の場合には、信号ｙｅｎおよびＷＢｃａｎがオ
フ、信号ＷＢｂｕｓｙがオンとなる。

■　分岐処理待ち合わせ状態において、非分岐が決定さ
れた場合： この場合、このＷＢステージの命令を即座に実行しても
よい。したがって、 信号ｎｏｔ　　ｔａｋｅｎがオン、かつ信号ｔａｋｅｎ
がオフの場合には、信号ｗｅｎがオン、ＷＢ　　ｂｕｓ
ｙおよびＷＢｃａｎがともにオフとなる。

■　待機状態において、分岐が決定した場合：この場合
、このＷＢステージに保持されている命令は無効にされ
る。すなわちレジスタ・ファイルへのデータ書込みが実
行されず、以降のサイクルにおいて与えられる有効命令
待ち状態となる。

すなわち、 信号ｎｏｔ　　ｔａｋｅｎがオフであり、かつ信号ｔａ
ｋｅｎがオンの場合には、信号ｗｅｎおよびＷＢｂｕｓ
ｙがオフとなり、信号ＷＢｃａｎがオンとなる。

この箪５図に示すＷＢ　　ｂｕｓｙ　　ｌｏｇｉｃの論
理を実現する具体的な回路構成は示さないが、この第５
図に示す表から容易に構成することができる。この論理
はＡＮＤゲートおよびＯＲゲートなどのゲート回路を用
いて作成してもよく、またＰＬＤ　（プログラマブル・
ロジック・デバイス）を用いて作成してもよい。

第６図はｉｎ　　ｌｏｇｉｃｌの論理を一覧にして示す
図である。このｉｎ　　ｌｏｇｉｃｌは論理回路３１が
実行する。以下、第６図を参照してｉｎ　　ｌｏｇｉｃ
ｌの論理について説明する。

（１）　　ＷＢ　　ｃａｎがオン状態の場合：この状態
は、ＷＢＸステージおいて、分岐決定待ちの命令が無効
化された状態を示す。ＷＢＸステージ、次のサイクルに
有効な命令を保持するかどうかは、ＥＸステージがその
サイクルで無効化されたかどうかに依存する。信号ＥＸ
　　ｃａｎがオフのときは、ＥＸステージの命令がその
まま次のサイクルにおいてＷＢＸステージ供給される。

この命令の有効／無効はフラグＥＸ　　１ｎｓｔａｖａ
ｉｌ　　Ｌにより決定される。したがって、ＥＸ　　ｃ
ａｎがオフ状態の場合には、フラグＷＢｉｎｓｔ　　ａ
ｖａｉｌはＥＸ　　１ｎｓｔ　　ａｖａｉｌ　　Ｌに等
しくなる。

フラグＥＸ　　ｃａｎがオンの場合は、ＥＸステージの
命令は無効化されたことを示している。したがって、Ｗ
ＢＸステージ次のサイクルには、有効な命令はＥＸステ
ージには供給されない。したがって、ＥＸ　　ｃａｎが
オンの場合にはＷＢｉｎｓｔ　　ａｖａｉｌはオフとな
る。

（２）　　ＷＢ　　ｃａｎがオフの場合二この状態はＷ
ＢＸステージおける命令の無効化動作は実行されないこ
とを示している。

第７図はｒｉｎ　　ｌｏｇｉｃ２Ｊの実現する論理を示
す図である。以下、第７図を参照して「ｉｎ　　ｌｏｇ
ｉｃ２Ｊの論理について説明する。

もし信号ＷＢｂｕｓｙがオフ状態の場合には、このＷＢ
Ｘステージは次のサイクルにおいても保持すべき命令が
存在しないことを示しており、ＥＸステージから与えら
れる命令をＷＢＸステージ取り込んでよいことを示して
いる。したがって、信号ＷＢｂｕｓｙがオフならば、フ
ラグＷＢｉｎｓｔ　　ａｖａｉｌはフラグＥＸ　　１ｎ
ｓｔａｖａｉｌ　　Ｌに等しくなる。

信号ＷＢｂｕｓｙがオン状態の場合には、ＷＢＸステー
ジ、分岐／非分岐決定待ち状態の命令を保持しているこ
とを示している。したがって、次のサイクルにおいても
、このサイクルにおける有効性フラグを保持する必要が
ある。したがって、フラグＷＢ　　１ｎｓｔ　　ａｖａ
ｉｌは、フラグＷＢ　　１ｎｓｔ　　ａｖａｉｌ　　Ｌ
と等しくなる。

上述の論理動作を実行する論理回路をＷＢＸステージ設
けることにより、分岐命令の決定待ち状態において、非
分岐が決定された場合高速でデータを書込むことができ
る。この動作について以下に動作波形図を参照して説明
する。

第８図は、分岐決定待ち合わせ状態において分岐が決定
したときのＷＢＸステージ動作を示す信号波形図である
。以下、第８図を参照して分岐決定時の動作について説
明する。

サイクル０： このサイクルにおいて、ＷＢＸステージ、分岐命令以降
の命令でありかつ分岐命令の状態決定待ちをすべき命令
が供給される。この命令の書込み遅延フラグＷＢ　　ｄ
ｅｌａｙ　　ｉｎｓ’ｔはオン状態である。またこの命
令の有効性フラグＷＢｉｎｓｔ　　ａｖａｉｌもオン状
態である。論理回路２６および２７の出力ＷＢ　　ｄｅ
ｌａｙ　　１ｎｓｔＬおよびＷＢ　　１ｎｓｔ　　ａｖ
ａｉｌ　　Ｌはクロック信号りに応答してその状態が確
定する。

これに応答して、論理回路２９からの信号ＷＢｂｕｓｙ
がオン状態となる。

ここで、このＷＢＸステージ与えられた命令はレジスタ
・ファイルへデータを書込む命令であり、命令デコーダ
３４からはクロック信号Ｔに応答して信号ｗ　　ＲＦが
発生されている状態を想定している。また、論理回路２
９は、この分岐決定待ち合わせ状態に従って、書込みイ
ネーブル信号ｗｅｎを発生せず、データ書込み禁止状態
に設定する。

レジスターファイル９は、クロック信号りにおける信号
ｗｅｎに応答して、ラッチ回路２８のデータＷＢ　　ｄ
ａｔａ　　Ｌの書込みを行なっている。

ただしレジスタポインタａｄｄｒｅｓｓはクロック信号
Ｔに応答して確定する。このサイクルではレジスタ・フ
ァイル９へのデータ書込みは禁止状態とされる。

一方、信号ＷＢｂｕｓｙのオン状態に応答して、論理回
路３０．３１．３２および３３は、その入力経路を切換
えて対応のしラッチ回路２５．２６．２７および２８の
出力を選択し、それぞれ対応のＴラッチ回路２１．２２
．２３、および２４へ伝達する。

サイクル１； このサイクルにおいては信号ＷＢｂｕｓｙはオン状態で
あるため、サイクル０にＷＢＸステージ与えられた命令
およびフラグならびにデータが再びＴラッチ回路２１な
いし２４で保持される。

サイクル２： このサイクルにおいて、分岐が決定し、このＷＢＸステ
ージ命令を無効とすべきことが決定される。この場合、
信号ｔａｋｅｎがオン状態となり、論理回路２９へ与え
られる。これにより、書込みイネーブル信号ｗ　ｅ　ｎ
の発生が禁止され、レジスタ・ファイル９へのデータの
書込みは禁止される。

また、この信号ｔａｋｅｎに応答して、信号ＷＢｂｕｓ
ｙがオフ状態、また信号Ｗ１３ｃａｎがオン状態に設定
される。この信号ＷＢ　　ｂｕｓｙに応答して、ＷＢＸ
ステージＥＸステージからの命令受入れ可能状態となる
。

このとき、ＥＸステージに保持されている命令が分岐命
令以降の命令であり、分岐先命令と無関係な命令の場合
、このＥＸステージに保持された命令を無効化するため
に信号ＥＸ　　ｃａｎが発生される。したがって、サイ
クル３におけるフラグＷＢ　　１ｎｓｔ　　ａｖａｉｌ
およびＷＢｄｅｌａｙ　　１ｎｓｔはこのサイクル２に
おいてＥＸステージに保持されている命令のフラグに対
応したものとなる。

サイクル３においては、信号ＷＢ　　ｂｕｓｙ。

信号ｔ　ａｋｅｎおよびＷＢｃａｎはすべてオフ状態と
なり、ＷＢＸステージ、ＥＸステージから与えられた命
令を処理することになる。

ここで、論理回路３０．３２および３３の「ｉｎ　　１
ｏｇｉｃ２Ｊ論理は信号ＷＢｃａｎをも受けているが、
上述の論理動作では信号ＷＢ　　ｂｕｓｙに応じてその
論理が設定されている。信号ＷＢｃａｎをも併せて用い
、信号ＷＢｂｕｓｙがオンにありかつ信号ＷＢｃａｎが
オフ状態の場合にはそのＷＢＸステージ命令、フラグお
よびデータを保持し、また信号ｗｓｂｕｓｙがオフのと
き、信号ＷＢｃａｎのオン／オフ状態にかかわらずＥＸ
ステージからの命令、データおよびフラグを通過させる
構成としてもよい。図面においてはこの２つの信号ＷＢ
ｂｕｓｙと信号ＷＢ　　ｃａｎ両者を用いる場合の回路
構成が示されている。

また、信号ＥＸ　　ｃａｎは信号ｔａｋｅｎが発生され
た場合には必ず発生されるが、分岐発生時でなくても、
ＥＸステージに保持されたデータを無効化する必要が生
じる場合も考えられるため、このような場合にこの信号
ＥＸ　　ｃａｎが発生されて、ＥＸステージの命令の無
効化が行なわれる。

信号ＷＢｃａｎも同様である。

また、第８図に示す信号波形図においては信号ｗｅｎの
立上りおよび立下がりタイミングはある幅を持たせてお
り、また信号ｔａｋｅｎの立下がり時点もある幅を持た
せている。これはこの時間幅において各信号が適当なタ
イミングで立上りまたは立下がりすればよいことを示し
ている。すなわち、信号ｗｅｎは、この確定状態のデー
タＷＢｄａｔａ　　Ｌを書込むことができるようなタイ
ミングでイネーブルされればよく、またディスエーブル
状態はこのデータ書込み決定状態前に確定状態とされる
タイミングで確定していればよい。

また１信号ｔａｋｅｎは、クロック信号りのタイミング
で発生されるが、その立下がりタイミングは、次のサイ
クルにおける、分岐決定時における分岐先命令のフェッ
チ処理を実行する動作を規定するように設定されておれ
ばよく、たとえば第８図においてサイクル３の開始時点
においてその状態が確定状態に保持されていればよい。

次に、非分岐決定時の動作について第９図を参照して説
明する。

第９図はＷＢＸステージおける分岐状態決定待ち合わせ
状態において非分岐が決定された場合の動作を示す波形
図である。

サイクルＯおよびサイクル１は第８図に示すサイクル０
およびサイクル１と同様である。サイクル２において、
分岐を行なわないことが決定されると信号ｎｏｔ　　ｔ
ａｋｅｎがオン状態となる。

これに応答して書込みイネーブル信号ｗｅｎがオン状態
となり、レジスタ・ファイル９へのデータ書込みが可能
状態とされる。レジスタ・ファイル９は、この信号ｗｅ
ｎに応答して、Ｌラッチ回路２８からのデータＷＢ　　
ｄａｔａ　　Ｌを、命令デコーダ３４からのレジスタポ
インタａｄｄｒｅｓｓが指定するレジスタへ書込む。

またこのとき、ＷＢＸステージ命令が実行され、マシン
状態の変更が行なわれたため、ｗＢＸステージ次のＥＸ
ステージからの命令受入可能状態となる。したがって、
信号ＷＢｂｕｓｙがオフ状態となる。このとき、信号Ｗ
Ｂｃａｎはオフ状態のままである。これにより、各論理
回路３０ないし３３は、ＥＸステージのしラッチ回路ａ
カを通過させる状態となる。

サイクル３における動作は、このＥＸステージから与え
られる命令に対応した処理が行なわれる。

すなわち、ＥＸステージから与えられる命令が無効命令
であれば、何ら実行処理は行なわれず、有効命令であれ
ば、その命令に従う処理が実行される。次にＥＸステー
ジの論理および動作について説明する。

第１０図はＥＸステージの構成を示す図である。

第１０図において、第１図に示す構成と対応する部分に
は同一の参照番号が付されている。

第１０図において、ＥＸステージは、Ｔラッチ回路１１
．１２．１３．１４および１５の前段に設けられた論理
回路４１．４２．４３．４４および４５と、Ｔラッチ回
路１４および１５の保持データをそれぞれクロック信号
りに応答して保持するＬラッチ回路３５および３６を含
む。

論理回路４１は信号ＷＢｂｕｓｙに応答して、命令デコ
ーダ１０からの命令ＩＲまたはＬラッチ回路１７からの
命令ＥＸ　　ＩＲＬのいずれか一方を通過させる。論理
回路４２は、信号ＷＢ　　ｂｕｓｙに応答して、命令デ
コーダ１０からの有効性フラグ１ｎｓｔ　　ａｖａｉｌ
とＬラッチ回路１８′からの有効性フラグＥＸ　　１ｎ
ｓｔ　　ａｖａｉＩ　　Ｌのいずれか一方を通過させる
。

論理回路４３は、命令デコーダ１０からの書込み遅延フ
ラグｄｅｌａｙ　　１ｎｓｔとＬラッチ回路１９からの
フラグＥＸ−ｄｅｌａｙ　　１ｎｓｔＬのいずれか一方
を通過させる。

論理回路４４および４５は、レジスタファイルから読出
されたデータｄａｔａｌおよびｄａｔａ２とＬラッチ回
路３５および３６の保持データｔｍｐｌ　　Ｌおよびｔ
ｍｐ２　　Ｌのいずれか一方をそれぞれ通過させる。

Ｌラッチ回路１８′は、信号ＥＸ　　ｃａｎに応答して
その保持データがリセットされてオフ状態に設定される
。このしラッチ回路１８′の信号ＥＸ　　ｃａｎによる
保持データの制御は、信号ＥＸｃａｎがクロック信号り
の発生時に確定状態にあれば、このＬラッチ回路１８′
の入力部に信号ＥＸ　　ｃａｎに応答してその出力値を
ＥＸ　　１ｎｓｔ　　ａｖａｉｌまたは０に設定する回
路を設ける構成としてもよい。

論理回路４１ないし４５は同一の論理を実現し、「ｉｎ
　　１ｏｇｉｃ３Ｊで示される論理を実行する。

第１１図はｒｉｎ　　１ｏｇｉｃ３Ｊの論理を一覧にし
て示す図である。以下、第１０図および第１１図を参照
して「ｉｎ　　ｌｏｇｉｃ３Ｊの論理について説明する
。

ＥＸステージがＷＢＸステージ命令を供給することがで
きず、命令保持状態となるのは、ＷＢＸステージ命令保
持状態にある場合である。この状態は、信号ＷＢｂｕｓ
ｙがオン（１）であることにより表される。したがって
、信号ＷＢｂｕｓｙがオン（１）の場合、論理回路４１
ないし４５は対応のしラッチ回路１７．１８’、１９．
３５および３６からの出力を通過させて対応のＴラッチ
回路１１ないし１５へ伝達する。

一方、信号ＷＢｂｕｓｙがオフ（０）の場合、ＥＸステ
ージは、この保持している命令をＷＢＸステージ供給す
ることができ、新たに命令を命令デコーダ１０から受け
ることができる。したがって、信号ＷＢｂｕｓｙがオフ
の場合には、この論理回路４１ないし４５は、命令デコ
ーダ１０からの出力およびレジスタ・ファイル９からの
出力データを通過させる。

第１２図は、Ｌラッチ回路１８′の動作状態を一覧にし
て示す図である。以下、この第１２図を参照してＬラッ
チ回路１８′の動作について説明する。信号ＥＸ　　ｃ
ａｎがオン（１）に設定されると、ＥＸステージに保持
された命令が無効化されることを示す。したがって、信
号ＥＸ　　ｃａｎがオンならば、Ｌラッチ回路１８′の
出力はＯとなる。

一方、信号ＥＸ　　ｃａｎがオフ（０）状態の場合、Ｅ
Ｘステージに保持されている命令を特に無効化する必要
はないことを示している。この場合、Ｌラッチ回路１８
′　は、Ｔラッチ回路１２からの有効性フラグＥＸ　　
１ｎｓｔ　　ａｖａｉｌをそのまま保持する。すなわち
、信号ＥＸ　　ｃａｎがオフの場合、フラグＥＸ　　１
ｎｓｔ　　ａｖａｆｌＬはそのサイクルにおける有効性
フラグＥＸ　　１ｎｓｔ　　ａｖａｉｌとなる。

上述の構成により分岐命令以降の命令を、ＷＢＸステー
ジ命令処理状況に応じてＥＸステージにおいて実行、保
持することができる。信号ＷＢｂｕｓｙはまた、命令デ
コーダ１０へ与えられて、その命令発行の中断（待合わ
せ）の制御に用いられてもよい。

上記実施例においては、整数ユニットに対する命令の保
持／無効化を行なうための構成について説明したが、他
の機能ユニット、浮動小数点演算ユニット、メモリアク
セスユニット等においても、同一の構成をそのマシン状
態変更ステージへ適用することにより同様の効果を得る
ことができる。

また、機能ユニットの数は４つに限定されない。

口発明の効果］ 以上のように、この発明によれば、分岐命令以降の命令
に対しては、分岐命令以降の命令であることを示す書込
み遅延フラグを該命令に付加して機能ユニットへ発行し
、この機能ユニットにおけるマシン状態変更動作を書込
み遅延フラグに従って制御するように構成したので、分
岐命令による分岐・非分岐が未決定状態であっても、分
岐命令以降の命令を機能ユニットへ発行することができ
、かつ分岐決定時には即座にマシン状態の変更を行なう
ことができるので、処理速度が大幅に改善された並列処
理装置を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例である並列処理装置におけ
る機能ユニット部の構成を概略的に示す論理図である。 第２図はこの発明による命令実行方式を概略的に示す図
である。第３図はこの発明による並列処理装置が用いる
クロック信号を示す波形図である。第４図はこの発明の
一実施例である並列処理装置におけるレジスタ書込みス
テージ（マシン状態変更ステージ）の構成を概略的に示
す論理図である。第５図は第４図に示すＷＢ　　ｂｕｓ
ｙ　　ｌｏｇｉｃの論理を一覧にして示す図である。第
６図は第４図に示す「ｉｎ　　ｌｏｇｉｃｌ」が実現す
る論理を一覧にして示す図である。 第７図は第４図に示すｒｉｎ　　ｌｏｇｉｃ２Ｊの実現
する論理を一覧にして示す図である。第８図はこの発明
の一実施例である並列処理装置におけるマシン分岐決定
時におけるマシン状態変更ステージの動作を示す波形図
である。第９図はこの発明の一実施例である並列処理装
置における分岐命令の非分岐決定時におけるマシン状態
変更ステージの動作を示す信号波形図である。第１０図
はこの発明の一実施例である並列処理装置の機能ユニッ
トの実行ステージの構成を概略的に示す論理図である。 第１１図は第１０図に示すｒｉｎ　　ｌ。 ｇｉｃ３Ｊの論理を一覧にして示す図である。第１２図
は第１０図に示す有効性フラグの出力用Ｌラッチ回路の
論理動作を一覧にして示す図である。 第１３図は並列処理装置の概念的構成を示す図である。 第１４図はスーパニスカラの一般的構成を示す図である
。第１５図はスーパニスカラにおける命令デコードステ
ージの構成を示す図である。 第１６図はスーパニスカラにおける命令デコードステー
ジから機能ユニットへの命令の発行状況を示す図である
。第１７図は従来の並列処理装置における分岐発生時の
命令発行／実行状況を示す図である。 図において、４．５．６および７は機能ユニット、８は
データメモリ、９はレジスタ・ファイル、１０は命令デ
コーダ、１１．１２．１３．１４．１５．２１．２２．
２３．２４はＴラッチ回路、１７．１８．１９．２０，
２５．２６．２７．２８１．３５および３６はＬラッチ
回路、２９．３０．３１．３２．３３．４１．４２．４
３．４４．４５は論理回路、３４はＷＢステージに含ま
れる命令デコーダである。 なお、各図中、同一符号は同一または相当部分を示す。 島２図 サイ２１し 島３図 ち１７図 す／１７／し ド ア図 匙８図 サイフル０ トえ決定時 も１［図 ｉｎ−ｌｏｇｉｃ　３　ＣＡ埼ｆｌ め１２図 島１３図 壽１４聞 スーパスカウ会一般￥ｌｒＪ不４〜 ずｆｅａｔ 躬１５図 浩１６０

Claims (1)

1. 【特許請求の範囲】 各々が所定の機能を実行する複数の機能ユニットと、命
   令を格納する命令メモリと、前記命令メモリから複数の
   命令をフェッチし、該フェッチした命令のうち同時処理
   可能な命令を検出して、同時処理可能な命令を関連の機
   能ユニットへ供給するフェッチ・デコード手段とを備え
   る並列処理装置であって、前記機能ユニットの各々は前
   記フェッチ・デコード手段からの命令を実行する命令実
   行ステージと、該命令実行ステージからのデータをレジ
   スタ手段へ書込むマシン状態変更ステージとを含み、か
   つフェッチ・デコード手段はフェッチした複数の命令に
   分岐命令が含まれるか否かを検出する手段と該分岐命令
   による分岐が発生したか否かを示す分岐発生指示信号を
   出力する手段とを含み、 機能ユニットへ供給される命令の有効・無効を示す有効
   性フラグと、該命令が分岐命令以降の命令であるか否か
   を示す書込遅延フラグとを該命令へ付加して関連の機能
   ユニットへ供給する手段、前記有効性フラグと前記書込
   遅延フラグとに応答して、前記マシン状態変更ステージ
   の動作をデータ保持状態、データ無効化状態およびデー
   タ書込み実行状態のいずれかに設定する制御手段、およ
   び 前記分岐発生指示信号に応答して、前記有効性フラグお
   よび前記書込遅延フラグの値を修正する手段とを備える
   、並列処理装置。