JPS599761A - デ−タ処理装置の診断方式 - Google Patents

デ−タ処理装置の診断方式

Info

Publication number
JPS599761A
JPS599761A JP57119038A JP11903882A JPS599761A JP S599761 A JPS599761 A JP S599761A JP 57119038 A JP57119038 A JP 57119038A JP 11903882 A JP11903882 A JP 11903882A JP S599761 A JPS599761 A JP S599761A
Authority
JP
Japan
Prior art keywords
output
adapter
adaptor
register
faulty
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57119038A
Other languages
English (en)
Inventor
Akio Sakamoto
坂本 紀生
Toshihiro Kamiyama
神山 敏廣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP57119038A priority Critical patent/JPS599761A/ja
Publication of JPS599761A publication Critical patent/JPS599761A/ja
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は複数のアダプタから成るデータ処理装置の診
断方式に関するものである。
〈従来技術〉 データ処理システムは一般に第1図に示すようK、中央
処理装置1と、入出力処理装置2と、周辺処理装置30
群と周辺装[i14の群とで構成される。周辺装置4は
周辺処理装置3のボート部゛7とデバイスインタフェー
ス8で接続される。又周辺処理装置゛3は入出力処理′
装置2のチャネル部5と、チャ′ネルインタフェース6
で接続される。これらインタフェースは各々数種類に統
一されるのが普通であり、従ってチャネル部5、ボート
部7は限られた種類のハードウェアが必要な数だけアダ
プタとして複数使用される。例えば周辺処理袋W3が通
信制御装置の場合、第1図中のデバイスインタフェース
8は通信回線(二相当し、ボート部7は回線アダプタで
あるが、非常1:多回線であっても回線アダプタは数種
類で良い。従来入出力処理装置2や周辺処理装置3の如
く複数のアダプタで構成される装置のアダプタ部の診断
は各アダプタを一つずつ選択して実行しており、また各
々正解と比較しているため診断実行時間が長い欠点があ
った。
〈発明の概要〉 この発明の目的は複数の同一アダプタに関して一斉に診
断を実行し、またその診断結果を各々正解と比較するこ
と′なしに故障のアダプタを摘出すること(二より、診
断実行時間を短縮することができるデータ処理装置“の
診断方式を提供することにある。
この発明において各アダプタはハードウェアの種類毎に
グループ化される。選択された一つのグループに属する
複数のアダプタのみが診断の対象となるよう構成し、か
つ診断のためのアクセスは診断対象のアダプタ群で同時
に行われるようにすること:二より診断が一斉(;行わ
れることを可能としている。また診断出力を被診断アダ
プタ全体の診断出力の論理積と、否定の論理積としてま
とめて取り出すことにより故障の有無を判定するよう1
;構成されている。
更に被診断アダプタ内C:そのアダプタの診断出力と、
全アダプタの診断出力との論理積の一致を検出して記憶
する手段、及びそのアダプタの診断出力の否定と、全ア
ダプタの診断出力の否定との論理積の一致を検出して記
憶する手段を設けることじより、故障のアダプタを指摘
できるように構成した。更(:上記一致信号を一斉に読
み出せるように構成する。
〈実施例〉 次にこの発明の実施例を詳細に説明する。第4図におい
て共通制御部10と、アダプタ20は共通バス線11〜
17で接続される。他の図示されていないアダプタも、
アダプタ20と同様に接続される。まずデータをレジス
タ36(二書き込む場合、第2図のタイムチャート(二
示すように、共通制御部10はアダプタアドレス信号線
群11と、レジスタアドレス信号線群12と、データ信
号線群13とを確定させた後、書込み信号線15にパル
スを出力する。アダプタアドレス信号線群11はレシー
バ群21を通してアドレス−数構出回路30.31に入
力される。各アダプタ2oは通常動作においては各々独
立なアダプタ番号を持ち、診断動作においてはアダプタ
種類毎に独立なグループ番号を持つ。
共通制御部10は通常動作においては診断線14を10
”C二してアダプタアドレス信号線群11にアクセスの
対象とするアダプタ20のアダプタ番号を出力し、診断
動作においては診断線14を1#にしてアダプタアドレ
ス信号線群11にグループ番号を出力する。診断線14
はレシーバ22を通じ、′0”の場合アドレス−数回路
31を活性化し、又@1”の場合アドレス−数回路3o
を活性化する。アドレス−数回路31はこのアダプタ2
0のアダプタ番号としシーパ21からの入力とを比較し
、一致すればORゲート32に@1”を出力する。アド
レス−数回路30はこのアダプタ20のグループ番号と
レシーバ21からの入力とを比較し、一致すればORゲ
ート32に11”を出力する。
レジスタ選択信号線群12はしシーパ24を通じてデコ
ーダ回路33に入力される。もしレジスタ36が選択さ
れるならデコーダ回路33の複数の出力の内、信号線5
0(二のみ@1”が出力されANDグー) 35 c導
びかれる。上記状態で書込み信号線15+ユパルスが与
えられると、しシーム25を通じてANDゲート34に
パルスが入力される。A、NDゲー) 34 (:は前
記ORゲート32の出力′″l”が入力されているので
、ANDゲート34はパルス出力をANDゲー)35(
二人力する。ANDゲート35にも前記デコーダ33の
出力@1”が入力されているので、ANDゲート35は
パルス出力をレジスタ36の書込みクロックとして入力
し、データ線群13からレシーバ群23を通じてレジス
タ36(:導びかれるデータをレジスタ36に書き込む
診断の場合同一グループ番号を持つアダプタの同一レジ
スタ番号を持つレジスタに同一の内容が同時(:書き込
まれることは上記(二より明らかである。
次にデータをレジスタ36から読み出す場合、第3図の
タイムチャードに示すよう(:#、過通制御10はアダ
プタアドレス信号線群11と、レジスタアドレス信号線
群12を確定させた後、読み出し信号線17(ニパルス
を発生する。アダプタアドレス信号線群11と、診断線
14により前記書込み動作と同様(−ORゲート32(
二@1”が出力され、ANDゲート40にl11#が入
力される。レジスタ36を指定するレジスタ番号はレジ
スタアドレス信号線群12からしシーパ24を通じてレ
ジスタ選択回路群37の選択部に入力される。しジスタ
36の出力はしυメタ選択回路群37屯−より選択され
、真の出力と否定の出力との2種類を選択回路38に入
力する。
出力極性指示線16の出力はレシーバ26を通じて前記
選択回路38の選択部(二人力されているので出力極性
指示線16が1′II′であればレジスタ36の真の出
力が選択回路3Bよりドライバ39及び比較回路46に
入力され、出力極性指示線16が101であれば、レジ
スタ36の否定出力が同様に出力される。
この状態で読み出し信号線17(ニパルスが発生され、
レシーバ27を通じてANDゲー)401−パルスが入
力されるとORゲート32から前記のように@1#が入
力されているため、ANDゲート40はパルス出力なト
°ライパ39の出力駆動部(:与える。従ってレジスタ
36の出力はドライバ39を通じて読み出し信号線17
のパルスの間双方向性データバス13に出力され、共通
制御部10で読み取ることが可能(:なる。
通常動作の場合、前記のよう(ニデータを出力するのは
このアダプタ20のみであり、診断動作の場合は同一グ
ループ番号を持つアダプタが全てデータバス13にデー
タを出力することは上記(二より明らかである。ドライ
バ39(二適当な素子を使用することにより、いずれか
のアダプタが0!′を出力すればデータバス13上の値
を1′0”とすることができる。従って論理積がデータ
バス13(コ得られる。
レジスタ361−全ビット”1”のデータを書き込み、
それを読み出すことを診断動作で行うと同一グループ番
号の全アダプタが正しく動作している場合、データバス
13(二は出力極性指示線16が@1”であれば全ピッ
)”1’のデータが、出力極性指示線16が101であ
れば全ビット@01のデータが得られる。今あるアダプ
タが故障してレジスタ36のビットナkが常に@0”で
あったとすると、そのアダプタは出力極性指示線16が
11”の時は10”を出力極性指示線16が′″0#の
時は111mを出力しようとするため、データバス13
上でピットナにはいずれの場合もIIO”となる。逆に
レジスタ36に全ビット10′を瞥き込み、読み出す場
合正常ならばデータバス上C二出力極性指示線16が1
1″なら全ビットwO”が、出力極性指示線16が10
”なら全ビット11”が出力されるが、いずれかのアダ
プタのレジスタ36のピットナkが常に111となると
出力極性指示線16の値によらずデータバス13上ピツ
トナkが@O”となる。従って出力極性指示線16を1
1”、′″0”としてもデータバス上の各ビットが常に
@0”であれば、いずれかのアダプタに故障が存在する
ことを検出できる。
次にデータバス13上の上記診断出力は、再びレシーバ
23を通じて照合回路46(二人力され、又このアダプ
タの出力しようとしたデータも選択回路38から照合回
路46(二人力される。照合回路46はこの二つの入力
を比較し、いずれか一つのピットでも一致しなければ@
1”出力をブリップフロップ44と45に与える。タイ
ミング回路42と43には読み出しパルスがANDゲー
)40から入力され、又出力極性信号の正と否定がドラ
イバ26から各々入力されてフリップフロップ44と4
5(:照合回路46の出力をひろうクロックを与える。
なおデコーダ33から出力されるフリップフロップ44
の選択線51とフリップフロップ45の選択線52はO
Rゲー) 411:入力され、その否定出力がタイミン
グ回路42と43(二人力され、ソリツブフロップ44
と45が選択される場合クロックの発生を抑止する。
上記によりフリップフロップ44(:は出力極性指示線
16が″1″の時の照合結果が、フリッププロップ45
には出力極性指示線16が@0”の時の照合結果が記憶
されるが、故障のあるアダプタでは他の正常なアダプタ
と逆の値が記憶され、又レジスタのあるビットが@0”
となる故障では′″1”を臀き込み、読み出すこと(二
より出力極性指示線16が111のときフリップフロッ
プ44がセットされ、逆にレジスタのあるピットが′1
′となる故障では@ 0 #を書き込み読み出すことC
二より出力極性指示線16が10”の時フリップフロッ
プ45がセットされる。従って複数の1ダブ夕が同時C
:故障する確率が低い仮定のもとでは、多数決の原理(
二より故障のアダプタとその内容を指摘することが可能
であり、ランプ表示等で容易C;切分けできる。
次C:ソリップフロップ44と45の出力はレジスタ群
選択回路37に入力される。この時そのピット位置をア
ダプタ毎に異なる位置にし、その他のビットを全て@1
”とするよう構成する。レジスタアドレス信号線群12
にフリップフロップ44を指定するレジスタ番号を与え
て、前記診断動作のレジスタ読み出しを実行すると、こ
のアダプタ20のソリツブフロップ44のピット位置に
は他のアダプタ全てから1”を出力しようとするためデ
ータバス13上Cユはこのアダプタ20のフリップフロ
ップ44の値がそのまま出力され、同様4:他のアダプ
タのフリップフロップ44の値も各々のピット位置にそ
のまま出力される。フリップフロップ45に関しても同
様である。これら各アダプタからの出力を一斉にデータ
バス13上に出力し、共通制碑部10で読み取ること(
二より前記判断規準C二よって故障のアダプタと故障内
容を判定し得る。
この発明は以上説明したよう(−1わずかな回路増加で
多数の同一アダプタを同時に診断し結果を同時に読み出
し、かつ故障アダプタを容易(二指摘できるため診断実
行時間を短縮できる効果がある。
【図面の簡単な説明】
第1図はデータ処理システムの構成例を示すブロック図
、第2図はこの発明の実施例における読み出しの時のタ
イムチャート、第3図は書き込みの時のタイムチャート
、第4図はこの発明の実施例の詳細回路を示すブロック
図である。 1:中央処理装置、2:入出力処理装置、3:周辺処理
装置、4:周辺装置、5:チャネル部、6:チャネルイ
ンタフェース、7:ボート部、8:デバイスインタフェ
ース、10:共通制御部、11:アダプタアドレス線群
、12:レジスタアドレス線群、13:データ線群、1
4:診断線、15:読み出し信号線、16:出力極性指
示線、17:書込み信号線、20:アダプタ、21.2
2,23,24,25,26.27=レシ一バ群、30
 、31 ニアドレス−数回路、32.41:ORゲー
ト、33:デコーダ回路、34.35,40:ANDゲ
ート、36:レジスタ、37.38:選択回路群、39
:ドライバ、42.43:タイミング−回路、44.4
5:フリツブフロップ、50:レジスタ36選択信号線
、51:フリップフロラ144M択信号線、52:フリ
ップフロラ145選択信号線。 特許出願人  日本電気株式会社 代  理  人   草  野     卓30

Claims (1)

    【特許請求の範囲】
  1. (1)  複数のアダプタ部と共通の制御部から構成遮
    れ、前記制御部から前記アダプタ部の診断を行うデータ
    処理装置の診断方式において、前記アダプタ部中の同一
    の診断を行う複数のアダプタ部を同時に選択する手段と
    、その選択されたアダプタ部の診断を同期的に実行する
    手段とを有することを特徴とするデータ処理装置の診断
    方式。
JP57119038A 1982-07-07 1982-07-07 デ−タ処理装置の診断方式 Pending JPS599761A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57119038A JPS599761A (ja) 1982-07-07 1982-07-07 デ−タ処理装置の診断方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57119038A JPS599761A (ja) 1982-07-07 1982-07-07 デ−タ処理装置の診断方式

Publications (1)

Publication Number Publication Date
JPS599761A true JPS599761A (ja) 1984-01-19

Family

ID=14751410

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57119038A Pending JPS599761A (ja) 1982-07-07 1982-07-07 デ−タ処理装置の診断方式

Country Status (1)

Country Link
JP (1) JPS599761A (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5552156A (en) * 1978-10-09 1980-04-16 Chiyou Lsi Gijutsu Kenkyu Kumiai Test unit for logic circuit
JPS5750666A (en) * 1980-09-12 1982-03-25 Nec Corp Testing device for function of circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5552156A (en) * 1978-10-09 1980-04-16 Chiyou Lsi Gijutsu Kenkyu Kumiai Test unit for logic circuit
JPS5750666A (en) * 1980-09-12 1982-03-25 Nec Corp Testing device for function of circuit

Similar Documents

Publication Publication Date Title
US4433413A (en) Built-in apparatus and method for testing a microprocessor system
JPS5851292B2 (ja) 診断/デバツク計算システム
JPS6347849A (ja) オンラインテスト方法
KR870000114B1 (ko) 데이타 처리 시스템
US3916178A (en) Apparatus and method for two controller diagnostic and verification procedures in a data processing unit
CN112685212B (zh) 一种处理器异常的调试追踪方法、装置和系统
JPS599761A (ja) デ−タ処理装置の診断方式
JPS63174141A (ja) 情報処理装置の試験診断方式
JPS5963099A (ja) メモリ診断方式
JP2876606B2 (ja) 情報処理装置
JPH04157535A (ja) レジスタ検査方法
SU1718398A1 (ru) Устройство дл управлени реконфигурацией резервированной вычислительной систем
JPH01187660A (ja) 周辺装置のインタフェース診断方式
JP2871966B2 (ja) 障害検出回路検査システム
JPH08328602A (ja) 二重系切替方式
JPH0330040A (ja) 自己診断機能付メモリ回路
JPS59172045A (ja) スキヤンアウト方式
JPH0498329A (ja) 障害処理方式
JPH07152497A (ja) ディスク制御装置
JPH04338847A (ja) アドレス変換バッファ診断装置
JPH01263738A (ja) 情報処理システム
JPS6077246A (ja) デ−タ処理装置
JPS58186861A (ja) エラ−状態ログ方式
JPS60221842A (ja) 論理装置の故障診断回路
JPS6132153A (ja) メモリ制御装置