JPH0330040A - 自己診断機能付メモリ回路 - Google Patents
自己診断機能付メモリ回路Info
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- JPH0330040A JPH0330040A JP1166084A JP16608489A JPH0330040A JP H0330040 A JPH0330040 A JP H0330040A JP 1166084 A JP1166084 A JP 1166084A JP 16608489 A JP16608489 A JP 16608489A JP H0330040 A JPH0330040 A JP H0330040A
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- memory
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ回路に関する。
（従来の技術）
第３図はメモリ回路のブロック図である。
このメモリ回路は、メモリ１と、メモリ１のアドレスを
指定するシフト機能付アドレスレジスタ２０と、メモリ
ｌの入力データＳ７を保持するシフト機能付入力データ
レジスタ２１と、メモリ１の出力データを保持するシフ
ト機能付出力データレジスタ２２より構成されている。
指定するシフト機能付アドレスレジスタ２０と、メモリ
ｌの入力データＳ７を保持するシフト機能付入力データ
レジスタ２１と、メモリ１の出力データを保持するシフ
ト機能付出力データレジスタ２２より構成されている。
図中、Ｓ１，ＳＯはそれぞれシフト機能におけるシフト
インデータ、シフトアウトデータを示す。Ｓ９はメモリ
診断時のストローブ信号を示す。
インデータ、シフトアウトデータを示す。Ｓ９はメモリ
診断時のストローブ信号を示す。
メモリ診断時は、まずシフト機能を使って診断装置（図
示せず）よりアドレスレジスタ２０、入力データレジス
タ２１にテストデータをセットする。次に、シフト機能
を解除してストローブ信号Ｓ９を発行しメモリ１にテス
トデータを書込む。
示せず）よりアドレスレジスタ２０、入力データレジス
タ２１にテストデータをセットする。次に、シフト機能
を解除してストローブ信号Ｓ９を発行しメモリ１にテス
トデータを書込む。
次に、メモリ１を読出し出力データレジスタ２２にセッ
トする。次に、出力データレジスタ２２の内容をシフト
機能を使って読出し、診断装置に送出する。診断装置に
おいて入力データレジスタ２１にセットされたテストデ
ータと比較チェックする。後は前記動作をメモリ１の全
アドレス繰り返す。
トする。次に、出力データレジスタ２２の内容をシフト
機能を使って読出し、診断装置に送出する。診断装置に
おいて入力データレジスタ２１にセットされたテストデ
ータと比較チェックする。後は前記動作をメモリ１の全
アドレス繰り返す。
上述した従来のメモリ診断方法は、シフト動作にて診断
装置からテストデータを書込み、その読出しデータを診
断装置に送出し、診断装置側にて比較チェックすること
をメモリの全アドレス繰り返すという動作が必要となる
。特に本診断プログラムは装置の立上げ時、自動走行す
る診断プログラムの中に組み込まれており、装置の立上
げ時間の短縮を防げる一要囚となっている。
装置からテストデータを書込み、その読出しデータを診
断装置に送出し、診断装置側にて比較チェックすること
をメモリの全アドレス繰り返すという動作が必要となる
。特に本診断プログラムは装置の立上げ時、自動走行す
る診断プログラムの中に組み込まれており、装置の立上
げ時間の短縮を防げる一要囚となっている。
本発明の目的は、メモリの診断においてテストデータの
書込み、読出し、比較をシーケンシャルに自動的にハー
ドウェアで行なうことにより、装置立上げ時間の短縮を
図り得る自己診断機能付メモリ回路を提供することであ
る。
書込み、読出し、比較をシーケンシャルに自動的にハー
ドウェアで行なうことにより、装置立上げ時間の短縮を
図り得る自己診断機能付メモリ回路を提供することであ
る。
（課題を解決するための手段）
本発明の自己診断機能付メモリ回路は、メモリと、
メモリの診断時は前記メモリの診断アドレスを生成する
＋１カウンタ機能を有し、通常動作時は前記メモリへの
入力データレジスタとして機能する選択機能付入力デー
タレジスタと、 診断時は前記選択機能付入力データレジスタの一部を診
断アドレスとして選択し、通常動作時は外部からのアド
レスデータをメモリアドレスとして選択するアドレス選
択回路と、 診断時は前記選択機能付入力データレジスタの出力デー
タを入力データとし、通常動作時は前記メモリの出力デ
ータを入力データとして保持する選択機能付出力データ
レジスタと、 前記メモリの出力データと前記選択機能付出力データレ
ジスタのデータを比較する比較一致回路と、 前記メモリが診断中か否かを示す信号を出力し、診断中
のとき、診断アドレス、選択機能付入力データレジスタ
の出力データをそれぞれ選択するようにアドレス選択回
路と選択機能付出力データレジスタを制御するタイミン
グ回路と、診断中のとき比較一致回路の出力を保持する
保持回路とを有している。
＋１カウンタ機能を有し、通常動作時は前記メモリへの
入力データレジスタとして機能する選択機能付入力デー
タレジスタと、 診断時は前記選択機能付入力データレジスタの一部を診
断アドレスとして選択し、通常動作時は外部からのアド
レスデータをメモリアドレスとして選択するアドレス選
択回路と、 診断時は前記選択機能付入力データレジスタの出力デー
タを入力データとし、通常動作時は前記メモリの出力デ
ータを入力データとして保持する選択機能付出力データ
レジスタと、 前記メモリの出力データと前記選択機能付出力データレ
ジスタのデータを比較する比較一致回路と、 前記メモリが診断中か否かを示す信号を出力し、診断中
のとき、診断アドレス、選択機能付入力データレジスタ
の出力データをそれぞれ選択するようにアドレス選択回
路と選択機能付出力データレジスタを制御するタイミン
グ回路と、診断中のとき比較一致回路の出力を保持する
保持回路とを有している。
診断時、選択機能付入力データレジスタのデータの診断
アドレスの示すメモリアドレスへの書込み、読出し、書
込みデータとメモリの出力データの比較が診断アドレス
＝”０”からシーケンシャルに自動的に行なわれる。
アドレスの示すメモリアドレスへの書込み、読出し、書
込みデータとメモリの出力データの比較が診断アドレス
＝”０”からシーケンシャルに自動的に行なわれる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の自己診断機能付メモリ回路
の回路図、第２図はそのタイムチャートである。
の回路図、第２図はそのタイムチャートである。
本メモリ回路は、メモリ１と、通常動作時は入力データ
Ｓ７を保持し、メモリ診断時にはメモリ１の全アドレス
をシーケンシャルに生成する＋１カウンタ３を有するア
ドレスレジスタとして機能する、選択回路ｌ７を有する
入力データレジスタ２と、診断時のメモリアドレスＳ１
３と通常動作時のメモリアドレスＳ１を選択するアドレ
ス選択回路１０と、診断時には入力データレジスタ２の
出力データを保持し、通常動作時にはメモリ１の出力デ
ータを選択し保持する、選択回路１３を有する出力デー
タレジスタ６と、出力データレジスタ６の出力データＳ
５とメモリｌの出力データＳ４を比較する比較一致回路
８と、比較一致回路８が診断中での比較結果のみを診断
装置（図示せず）にメモリ異常信号Ｓ６として送出する
よう機能する比較タイミングゲート７．９と、電源立上
げ時、イニシャライズ信号Ｓ２にて選択制御信号Ｓ３が
活性化されテストデータが選択され、診断終了時、診断
アドレスＳ１３のオーバフロー値である診断終了信号Ｓ
ＩＯにて選択制御信号Ｓ３が非活性化されるごとく動作
する選択制御フラグ４と、比較一致回路８の出力が有効
であることを示すタイミング用フラグ５と、診断中は診
断クロック（通常クロックの反転クロック）Ｓ８をメモ
リ１のストローブ信％ｓｘｔとし、通常動作時はメモリ
書込み信号Ｓ１２をストローブ信号Ｓｌｌとして選択す
るストローブ信号選択回路１２と、比較タイミングゲー
ト９の出力Ｓ６を保持する異常終了フラグｌ６とから構
成されている。
Ｓ７を保持し、メモリ診断時にはメモリ１の全アドレス
をシーケンシャルに生成する＋１カウンタ３を有するア
ドレスレジスタとして機能する、選択回路ｌ７を有する
入力データレジスタ２と、診断時のメモリアドレスＳ１
３と通常動作時のメモリアドレスＳ１を選択するアドレ
ス選択回路１０と、診断時には入力データレジスタ２の
出力データを保持し、通常動作時にはメモリ１の出力デ
ータを選択し保持する、選択回路１３を有する出力デー
タレジスタ６と、出力データレジスタ６の出力データＳ
５とメモリｌの出力データＳ４を比較する比較一致回路
８と、比較一致回路８が診断中での比較結果のみを診断
装置（図示せず）にメモリ異常信号Ｓ６として送出する
よう機能する比較タイミングゲート７．９と、電源立上
げ時、イニシャライズ信号Ｓ２にて選択制御信号Ｓ３が
活性化されテストデータが選択され、診断終了時、診断
アドレスＳ１３のオーバフロー値である診断終了信号Ｓ
ＩＯにて選択制御信号Ｓ３が非活性化されるごとく動作
する選択制御フラグ４と、比較一致回路８の出力が有効
であることを示すタイミング用フラグ５と、診断中は診
断クロック（通常クロックの反転クロック）Ｓ８をメモ
リ１のストローブ信％ｓｘｔとし、通常動作時はメモリ
書込み信号Ｓ１２をストローブ信号Ｓｌｌとして選択す
るストローブ信号選択回路１２と、比較タイミングゲー
ト９の出力Ｓ６を保持する異常終了フラグｌ６とから構
成されている。
次に、このように構成された自己診断機能付メモリ回路
のテスト動作について第２図のタイムチャートに沿って
説明する。
のテスト動作について第２図のタイムチャートに沿って
説明する。
装置立上げ時、イニシャライズ信号Ｓ２が送出される。
本信号により選択制御信号Ｓ３が活性化されメモリ診断
の開始となる。まず、入力データレジスタ２が”０”に
セットされる。次に、診断クロックＳ８の立上がりで入
力データレジスタ２の内容がメモリ１の”０”アドレス
に格納される。同じタイミングで入カデータレ玲スタ２
の内容は出力データレジスタ６にもセットされ、メモリ
１の出力データＳ４と出力データレジスタ６の出力デー
タＳ５を比較一致回路８にてチェックし、その結果、不
一致であればクロックの立上がりのタイミングで異常表
示レジスタ１６にセットし診断装置にメモリ異常イε号
Ｓ６として送出すると同時にクロックを止める。メモリ
１に異常かなければ入力データレジスタ２のアドレスビ
ットＳ１３はシーケンシャルにカウントアップされ最後
にオール”１″からオール”０“となり、その上位ビッ
トにキャリービットがセットされ診断終了信号Ｓ１０に
より選択制御フラグ４がセットされ、全ての選択回路１
０．１２．１３．１７は通常動作のデータを選択する。
の開始となる。まず、入力データレジスタ２が”０”に
セットされる。次に、診断クロックＳ８の立上がりで入
力データレジスタ２の内容がメモリ１の”０”アドレス
に格納される。同じタイミングで入カデータレ玲スタ２
の内容は出力データレジスタ６にもセットされ、メモリ
１の出力データＳ４と出力データレジスタ６の出力デー
タＳ５を比較一致回路８にてチェックし、その結果、不
一致であればクロックの立上がりのタイミングで異常表
示レジスタ１６にセットし診断装置にメモリ異常イε号
Ｓ６として送出すると同時にクロックを止める。メモリ
１に異常かなければ入力データレジスタ２のアドレスビ
ットＳ１３はシーケンシャルにカウントアップされ最後
にオール”１″からオール”０“となり、その上位ビッ
トにキャリービットがセットされ診断終了信号Ｓ１０に
より選択制御フラグ４がセットされ、全ての選択回路１
０．１２．１３．１７は通常動作のデータを選択する。
タイミング用フラグ５はメモリ１の読出データの比較一
致が可能であることを示すフラグで、選択制御フラグ４
の出力Ｓ３を診断クロックＳ８にてサンプリングしたフ
ラグである。
致が可能であることを示すフラグで、選択制御フラグ４
の出力Ｓ３を診断クロックＳ８にてサンプリングしたフ
ラグである。
本メモリ回路を含んだユニットのテスト時、出力データ
レジスタ６の選択回路１３を入力データレジスタに切り
換えてメモリを切り離すことによりテスト検出率の向上
をも兼ね備えたものである。
レジスタ６の選択回路１３を入力データレジスタに切り
換えてメモリを切り離すことによりテスト検出率の向上
をも兼ね備えたものである。
以上説明したように本発明は、ハードウェアによる自己
診断機能をメモリ回路内に有することにより、診断装置
が介在することなくメモリ診断が可能となり、診断プロ
グラムの簡略化と立上げ時間の短縮化を図ることができ
るという効果がある。
診断機能をメモリ回路内に有することにより、診断装置
が介在することなくメモリ診断が可能となり、診断プロ
グラムの簡略化と立上げ時間の短縮化を図ることができ
るという効果がある。
第１図は本発明の一実施例の自己診断機能付メモリ回路
の回路図、第２図は第１図の回路の動作の一例を示すタ
イムチャー ト、第３図は従来のメモリ回路のブロック
図である。 １・・・・・・・・・メモリ、 ２・・・・・・・・・入カデータレジスタ、３・・・・
・・・・・＋１カウンタ、 ４・・・・・・・・・選択制御フラグ、５・・・・・・
・・・タイミング用フラグ、６・・・・・・・・・出力
データレジスタ、７，９・・・・・・比較タイミングゲ
ート、８・・・・・・・・・比較一致回路、 １０・・・・・・・・・アドレス選択回路、１ ２−・
・・・・・・・ストローブ信号選択回路、１３．１７・
・・選択回路、 １６・・・・・・・・・異常表示フラグ、Ｓｌ・・・・
・・通常動作時のメモリアドレス、Ｓ２・・・・・・イ
ニシャライズ信号、Ｓ３・・・・・・選択制御信号、 Ｓ４・・・・・・メモリ出力データ、 Ｓ５・・・・・・出力データ、 Ｓ６・・・・・・メモリ異常信号、 Ｓ７・・・・・・正常動作時のメモリ入カデータ、Ｓ８
・・・・・・診断クロック、 ＳＩＯ・・・・・・診断終了信号、 Ｓｌ１・・・・・・ストローブ信号、 Ｓ１２・・・・・・メモリ書込み信号、Ｓｌ３・・・・
・・診断メモリアドレス、２０・・・・・・・・・シフ
ト機能付アドレスレジスタ、２１・・・・・・・・・シ
フト機能付入力データレジスタ、２２・・・・・・・・
・シフト機能付出力データレジスタ。
の回路図、第２図は第１図の回路の動作の一例を示すタ
イムチャー ト、第３図は従来のメモリ回路のブロック
図である。 １・・・・・・・・・メモリ、 ２・・・・・・・・・入カデータレジスタ、３・・・・
・・・・・＋１カウンタ、 ４・・・・・・・・・選択制御フラグ、５・・・・・・
・・・タイミング用フラグ、６・・・・・・・・・出力
データレジスタ、７，９・・・・・・比較タイミングゲ
ート、８・・・・・・・・・比較一致回路、 １０・・・・・・・・・アドレス選択回路、１ ２−・
・・・・・・・ストローブ信号選択回路、１３．１７・
・・選択回路、 １６・・・・・・・・・異常表示フラグ、Ｓｌ・・・・
・・通常動作時のメモリアドレス、Ｓ２・・・・・・イ
ニシャライズ信号、Ｓ３・・・・・・選択制御信号、 Ｓ４・・・・・・メモリ出力データ、 Ｓ５・・・・・・出力データ、 Ｓ６・・・・・・メモリ異常信号、 Ｓ７・・・・・・正常動作時のメモリ入カデータ、Ｓ８
・・・・・・診断クロック、 ＳＩＯ・・・・・・診断終了信号、 Ｓｌ１・・・・・・ストローブ信号、 Ｓ１２・・・・・・メモリ書込み信号、Ｓｌ３・・・・
・・診断メモリアドレス、２０・・・・・・・・・シフ
ト機能付アドレスレジスタ、２１・・・・・・・・・シ
フト機能付入力データレジスタ、２２・・・・・・・・
・シフト機能付出力データレジスタ。
Claims (1)
- 【特許請求の範囲】 １、メモリと、 メモリの診断時は前記メモリの診断アドレスを生成する
＋１カウンタ機能を有し、通常動作時は前記メモリへの
入力データレジスタとして機能する選択機能付入力デー
タレジスタと、 診断時は前記選択機能付入力データレジスタの一部を診
断アドレスとして選択し、通常動作時は外部からのアド
レスデータをメモリアドレスとして選択するアドレス選
択回路と、診断時は前記選択機能付入力データレジスタ
の出力データを入力データとし、通常動作時は前記メモ
リの出力データを入力データとして保持する選択機能付
出力データレジスタと、 前記メモリの出力データと前記選択機能付出力データレ
ジスタのデータを比較する比較一致回路前記メモリが診
断中か否かを示す信号を出力し、診断中のとき、診断ア
ドレス、選択機能付入力データレジスタの出力データを
それぞれ選択するようにアドレス選択回路と選択機能付
出力データレジスタを制御するタイミング回路と、 診断中のとき比較一致回路の出力を保持する保持回路と
を有する自己診断機能付メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166084A JPH0330040A (ja) | 1989-06-27 | 1989-06-27 | 自己診断機能付メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166084A JPH0330040A (ja) | 1989-06-27 | 1989-06-27 | 自己診断機能付メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0330040A true JPH0330040A (ja) | 1991-02-08 |
Family
ID=15824688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1166084A Pending JPH0330040A (ja) | 1989-06-27 | 1989-06-27 | 自己診断機能付メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0330040A (ja) |
-
1989
- 1989-06-27 JP JP1166084A patent/JPH0330040A/ja active Pending
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