JPH0512061A - アドレストレース記憶装置 - Google Patents
アドレストレース記憶装置Info
- Publication number
- JPH0512061A JPH0512061A JP3166060A JP16606091A JPH0512061A JP H0512061 A JPH0512061 A JP H0512061A JP 3166060 A JP3166060 A JP 3166060A JP 16606091 A JP16606091 A JP 16606091A JP H0512061 A JPH0512061 A JP H0512061A
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- JP
- Japan
- Prior art keywords
- address
- loop
- branch source
- source address
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【構成】命令デコード回路部２はＣＰＵ１が実行してい
る命令をデコードして検知した分岐命令が実行されたと
き分岐元アドレスを検出し、これをレジスタ３１に送
る。この分岐元アドレスをコンパレータ３２の値と比較
し、一致した場合のみループカウント回路部４はコンパ
レータ３２からの信号をカウントアップする。カウント
アップしたカウント値はコンパレータ３２にレジスタ３
１から値がセットされる毎にメモリ制御回路部５に転送
した後クリアされる。ループ回数を受け取ったメモリ入
力制御回路部５はそのループに使用された分岐元アドレ
スの直後に、ループ回数を書き込んでいることを示す識
別符号とループ回数を書き込む。 【効果】ループ回数分すべての分岐元アドレスをアドレ
ストレース格納用メモリに格納しなくて済み、アドレス
トレース格納用メモリの容量を有効に活用することが可
能となる。
る命令をデコードして検知した分岐命令が実行されたと
き分岐元アドレスを検出し、これをレジスタ３１に送
る。この分岐元アドレスをコンパレータ３２の値と比較
し、一致した場合のみループカウント回路部４はコンパ
レータ３２からの信号をカウントアップする。カウント
アップしたカウント値はコンパレータ３２にレジスタ３
１から値がセットされる毎にメモリ制御回路部５に転送
した後クリアされる。ループ回数を受け取ったメモリ入
力制御回路部５はそのループに使用された分岐元アドレ
スの直後に、ループ回数を書き込んでいることを示す識
別符号とループ回数を書き込む。 【効果】ループ回数分すべての分岐元アドレスをアドレ
ストレース格納用メモリに格納しなくて済み、アドレス
トレース格納用メモリの容量を有効に活用することが可
能となる。
Description
【０００１】
【産業上の利用分野】本発明はアドレストレースデータ
を記憶するアドレストレース記憶装置に関し、特に逐次
制御方式を用いたＣＰＵの動作履歴に対する内部診断用
のアドレストレース記憶装置に関する。
を記憶するアドレストレース記憶装置に関し、特に逐次
制御方式を用いたＣＰＵの動作履歴に対する内部診断用
のアドレストレース記憶装置に関する。
【０００２】
【従来の技術】図２は従来のアドレストレース記憶装置
の一例を示すブロック図である。本例の逐次制御方式を
用いたＣＰＵの動作に対する履歴情報記憶装置は、ＣＰ
Ｕ１が命令を実行する場合に命令デコードによって分岐
命令を検知し分岐元アドレスを取り出す命令デコード回
路部２と、アドレストレース格納用メモリ６への書込み
を行うメモリ入力制御回路５と、その分岐元アドレスデ
ータを記憶しておくアドレストレース格納用メモリ６の
みから成る。
の一例を示すブロック図である。本例の逐次制御方式を
用いたＣＰＵの動作に対する履歴情報記憶装置は、ＣＰ
Ｕ１が命令を実行する場合に命令デコードによって分岐
命令を検知し分岐元アドレスを取り出す命令デコード回
路部２と、アドレストレース格納用メモリ６への書込み
を行うメモリ入力制御回路５と、その分岐元アドレスデ
ータを記憶しておくアドレストレース格納用メモリ６の
みから成る。
【０００３】
【発明が解決しようとする課題】この従来の逐次制御方
式を用いたＣＰＵの動作に対する履歴情報記録回路で
は、ＣＰＵの実行がループを開始した場合でも、そのル
ープ回数分同一の分岐元アドレスをアドレストレース格
納用メモリに逐次記憶させることとなり、限られたアド
レストレース格納用メモリの容量を有効に利用できない
という問題点があった。
式を用いたＣＰＵの動作に対する履歴情報記録回路で
は、ＣＰＵの実行がループを開始した場合でも、そのル
ープ回数分同一の分岐元アドレスをアドレストレース格
納用メモリに逐次記憶させることとなり、限られたアド
レストレース格納用メモリの容量を有効に利用できない
という問題点があった。
【０００４】
【課題を解決するための手段】本発明のアドレストレー
ス記憶装置は、逐次制御方式を用いたＣＰＵの実行命令
をデコードしこの実行命令が分岐命令であればその分岐
元アドレスを取り出す命令デコード回路部と、取り出さ
れた前記分岐元アドレスを一つ前の分岐元アドレスと比
較してループが実行されているかを判断するアドレス比
較回路と、比較した前記分岐元アドレスが前記一つ前の
分岐元アドレスと一致した場合にその回数をカウントす
るループカウント回路部と、ループが実行されていない
場合には前記分岐元アドレスのみを，ループが実行され
ている場合にはループ回数であることを示す識別符号及
びループ回数を前記分岐元アドレスの直後に付加してア
ドレストレース格納用メモリに書き込む制御を行うメモ
リ入力制御回路部と、このメモリ入力制御回路部から出
力される前記分岐元アドレス，ループ回数であることを
示す識別符号及びループ回数を記憶しておく前記アドレ
ストレース格納用メモリとを備えている。
ス記憶装置は、逐次制御方式を用いたＣＰＵの実行命令
をデコードしこの実行命令が分岐命令であればその分岐
元アドレスを取り出す命令デコード回路部と、取り出さ
れた前記分岐元アドレスを一つ前の分岐元アドレスと比
較してループが実行されているかを判断するアドレス比
較回路と、比較した前記分岐元アドレスが前記一つ前の
分岐元アドレスと一致した場合にその回数をカウントす
るループカウント回路部と、ループが実行されていない
場合には前記分岐元アドレスのみを，ループが実行され
ている場合にはループ回数であることを示す識別符号及
びループ回数を前記分岐元アドレスの直後に付加してア
ドレストレース格納用メモリに書き込む制御を行うメモ
リ入力制御回路部と、このメモリ入力制御回路部から出
力される前記分岐元アドレス，ループ回数であることを
示す識別符号及びループ回数を記憶しておく前記アドレ
ストレース格納用メモリとを備えている。
【０００５】つまり、本発明のアドレストレース記憶装
置は従来の装置にアドレス比較回路部とループカウント
回路部を付加し、ＣＰＵ動作のループ開始を検知するこ
とによってアドレストレース格納用メモリへのデータ記
憶動作を停止し、かつループ回数のカウントを開始し、
ループ終了を検出することによってアドレストレース格
納用メモリに分岐元アドレスを書き込み、かつその直後
にループ回数であることを示す識別符号及びループ回数
を書き込むように構成している。
置は従来の装置にアドレス比較回路部とループカウント
回路部を付加し、ＣＰＵ動作のループ開始を検知するこ
とによってアドレストレース格納用メモリへのデータ記
憶動作を停止し、かつループ回数のカウントを開始し、
ループ終了を検出することによってアドレストレース格
納用メモリに分岐元アドレスを書き込み、かつその直後
にループ回数であることを示す識別符号及びループ回数
を書き込むように構成している。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のアドレストレース記憶装置の一実施
例を示すブロック図である。
る。図１は本発明のアドレストレース記憶装置の一実施
例を示すブロック図である。
【０００７】本実施例は図２に示した従来のアドレスト
レース記憶装置の命令デコード回路部２とメモリ入力制
御回路部５との間にアドレス比較回路部３とループカウ
ント回路部４とを付加接続して成り、アドレス比較回路
部３はレジスタ３１とコンパレータ３２とを備えてい
る。
レース記憶装置の命令デコード回路部２とメモリ入力制
御回路部５との間にアドレス比較回路部３とループカウ
ント回路部４とを付加接続して成り、アドレス比較回路
部３はレジスタ３１とコンパレータ３２とを備えてい
る。
【０００８】続いて本実施例の動作について説明する。
命令デコード回路部２は逐次制御方式を用いたＣＰＵ１
が実行している命令をデコードして分岐命令を検知し、
その分岐命令が実行された場合に分岐元アドレスを検出
する。検出された分岐元アドレスはアドレス比較回路部
３のレジスタ３１に転送される。レジスタ３１に転送さ
れた分岐元アドレスはコンパレータ３２の値と比較さ
れ、一致した場合、つまりループを開始した場合にコン
パレータ３２はループカウント回路部４がカウントアッ
プを行うための信号を送る。また、一致しなかった場合
にはレジスタ３１の値をメモリ入力制御回路部５に転送
する。コンパレータ３２には、レジスタ３１との比較で
値が一致しなかった場合にのみレジスタ３１に記憶され
ている分岐元アドレスがセットされて次の比較に用いら
れる。ループカウント回路部４のカウント値はコンパレ
ータ３２にレジスタ３１から値がセットされる毎に、カ
ウント値をメモリ入力制御回路部５に転送した後クリア
する。メモリ入力制御回路部５に転送された分岐元アド
レスはアドレストレース格納用メモリ６に逐次書き込ま
れる。ループ回数を受け取ったメモリ入力制御回路部５
はそのループに使用された分岐元アドレスの直後に、ル
ープ回数を書き込んでいることを示す識別符号とループ
回数を書き込む。
命令デコード回路部２は逐次制御方式を用いたＣＰＵ１
が実行している命令をデコードして分岐命令を検知し、
その分岐命令が実行された場合に分岐元アドレスを検出
する。検出された分岐元アドレスはアドレス比較回路部
３のレジスタ３１に転送される。レジスタ３１に転送さ
れた分岐元アドレスはコンパレータ３２の値と比較さ
れ、一致した場合、つまりループを開始した場合にコン
パレータ３２はループカウント回路部４がカウントアッ
プを行うための信号を送る。また、一致しなかった場合
にはレジスタ３１の値をメモリ入力制御回路部５に転送
する。コンパレータ３２には、レジスタ３１との比較で
値が一致しなかった場合にのみレジスタ３１に記憶され
ている分岐元アドレスがセットされて次の比較に用いら
れる。ループカウント回路部４のカウント値はコンパレ
ータ３２にレジスタ３１から値がセットされる毎に、カ
ウント値をメモリ入力制御回路部５に転送した後クリア
する。メモリ入力制御回路部５に転送された分岐元アド
レスはアドレストレース格納用メモリ６に逐次書き込ま
れる。ループ回数を受け取ったメモリ入力制御回路部５
はそのループに使用された分岐元アドレスの直後に、ル
ープ回数を書き込んでいることを示す識別符号とループ
回数を書き込む。
【０００９】
【発明の効果】以上説明したように本発明によれば、Ｃ
ＰＵ動作がループを開始した場合でもその分岐元アドレ
スと、その直後にループ回数であることを示す識別符号
及びループ回数をアドレストレース格納用メモリに書き
込むことにより、ループ回数分すべての分岐元アドレス
をアドレストレース格納用メモリに格納しなくて済み、
アドレストレース格納用メモリの容量を有効に活用する
ことが可能となるという効果が得られる。
ＰＵ動作がループを開始した場合でもその分岐元アドレ
スと、その直後にループ回数であることを示す識別符号
及びループ回数をアドレストレース格納用メモリに書き
込むことにより、ループ回数分すべての分岐元アドレス
をアドレストレース格納用メモリに格納しなくて済み、
アドレストレース格納用メモリの容量を有効に活用する
ことが可能となるという効果が得られる。
【図１】本発明のアドレストレース記憶装置の一実施例
を示すブロック図である。
を示すブロック図である。
【図２】従来のアドレストレース記憶装置の一例を示す
ブロック図である。
ブロック図である。
１ ＣＰＵ ２ 命令デコード回路部 ３ アドレス比較回路部 ４ ループカウント回路部 ５ メモリ入力制御回路部 ６ アドレストレース格納用メモリ ３１ レジスタ ３２ コンパレータ
Claims (1)
- 【特許請求の範囲】 【請求項１】 逐次制御方式を用いたＣＰＵの実行命令
をデコードしこの実行命令が分岐命令であればその分岐
元アドレスを取り出す命令デコード回路部と、取り出さ
れた前記分岐元アドレスを一つ前の分岐元アドレスと比
較してループが実行されているかを判断するアドレス比
較回路と、比較した前記分岐元アドレスが前記一つ前の
分岐元アドレスと一致した場合にその回数をカウントす
るループカウント回路部と、ループが実行されていない
場合には前記分岐元アドレスのみを，ループが実行され
ている場合にはループ回数であることを示す識別符号及
びループ回数を前記分岐元アドレスの直後に付加してア
ドレストレース格納用メモリに書き込む制御を行うメモ
リ入力制御回路部と、このメモリ入力制御回路部から出
力される前記分岐元アドレス，ループ回数であることを
示す識別符号及びループ回数を記憶しておく前記アドレ
ストレース格納用メモリとを備えることを特徴とするア
ドレストレース記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3166060A JPH0512061A (ja) | 1991-07-08 | 1991-07-08 | アドレストレース記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3166060A JPH0512061A (ja) | 1991-07-08 | 1991-07-08 | アドレストレース記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512061A true JPH0512061A (ja) | 1993-01-22 |
Family
ID=15824232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3166060A Pending JPH0512061A (ja) | 1991-07-08 | 1991-07-08 | アドレストレース記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512061A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200348A (ja) * | 1993-11-23 | 1995-08-04 | Rockwell Internatl Corp | プログラムアドレスデータを圧縮する方法および装置ならびにプログラムのデバッギング処理を速める装置 |
| JPH08190498A (ja) * | 1995-01-10 | 1996-07-23 | Nec Corp | プログラム実行監視方法およびプログラム実行監視 システム |
-
1991
- 1991-07-08 JP JP3166060A patent/JPH0512061A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200348A (ja) * | 1993-11-23 | 1995-08-04 | Rockwell Internatl Corp | プログラムアドレスデータを圧縮する方法および装置ならびにプログラムのデバッギング処理を速める装置 |
| JPH08190498A (ja) * | 1995-01-10 | 1996-07-23 | Nec Corp | プログラム実行監視方法およびプログラム実行監視 システム |
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