JPS6035697B2 - 入出力制御システム - Google Patents

Description

【発明の詳細な説明】 本発明はディジタル・コンピュータ・システムにおける
中央処理装置と周辺入出力装置との間のサイクル・スチ
ール及び割込みを処理するための装置、更に詳しくいえ
ば周辺入出力装置を制御するための周辺装置制御ユニッ
トから中央処理装置に付設した論理装置へ発生されたサ
イクル・スチール・リクエスト及び割込みリクエストに
従ってその論理装置と周辺装置制御ユニットとの間のイ
ンターフェースを制御するシステムに関するものである
。

従来方法 中央処理装置又はそれに付設された記憶装置と周辺入出
力装置との間のデ−タ又は制御信号の転送は中央処理装
置に付設されたチャネルの制御の下に行われるものがあ
った。

このようなチャネルは３種類の基本オペレーション則ち
直酸プログラム制御（ＤＰＣ）オペレーション、サイク
ル・スチール・オペレーション、割込みサービスを行う
ものである。直接プログラム制御オペレーションは各入
出力作動命令（オベレート１／０）ごとに記憶装置と入
出力装置との間で則値（ィミディェィト）データ転送を
行わせるものである。サイクル・スチール・オペレーシ
ョンは入出力作動命令により開始され、記憶装置と入出
力装置との間のデータの転送時のみ処理装置のそれまで
の動作を一時的に停止させてデータ転送制御を行わせ、
その他の時間は演算処理オペレーションが並行して行わ
れるようにしそしてこのサイクル・スチール・オベレ−
ションの終了時に割込みを生じさせる。割込みサービス
は入出力装置の動作終了時又はエラー等の警報状態の発
生時に生じ、それらの状態を処理するプログラムを実行
させるものである。各入出力装置は予め優先レベルが与
えられており、割込サービスは各優先レベルに従って受
付けられ遂行される。例えば、１つの入力装置から記憶
装置へサイクル・スチール・オペレーションでデータを
転送する場合、入出力作動命令により始動されたその入
力装置において所定量のデータの転送準備ができるとそ
れはチャネルに対してサイクル・スチール・リクエスト
信号を発生し、中央処理装置が記憶装置を使用していな
い場合にはチャネルはそのリクエスト信号に応答してサ
イクル・スチール許可信号を発生する。

その許可信号は当該入力装置を含む複数の入出力装置に
直列的に接続された許可信号線を介して送られ、その入
力装置はその許可信号を捕捉することによって所定量の
データを記憶装置へ転送する。このような動作を繰返す
ことによって所望のデータがすべて転送され入力装置の
動作が終了するとその入力装置はチャネルに対して割込
みリクエストを発生し、その割込みリクエストが受付け
可能なものであるチャネルはその割込みリクエストの優
先レベルを表わす信号でもつて各入出力装置のボーリン
グを行い、そのボーリングで捕捉されたその入力装置は
それのステータス情報をチャネルへ送る。チャネルはこ
の情報を中央処理装置へ与え、処理装置はこの割込みに
関する処理プログラムを実行する。このようなオペレー
ションにおけるサイクル・スチール・リクエスト及び割
込みリクエストに対してそれぞれ独特の制御ロジックが
設けられ、従ってチャネルと入出力装置とを結ぶそれら
リクエストに関する制御線もそれぞれ別個に設けられて
いる。

処理装置には多数の入出力装置が接続されているため制
御線の数が多いことはそれだけコスト高となり望ましい
ことではない。発明の概略 本発明は中央処理装置に付設された入出力制御ロジック
（チャネル）が周辺装置制御ユニット（各入出力装置に
対応して設けられた制御装置）からのサイクル・スチー
ル・リクエスト及び割込みリクエストに対しそれらリク
エストに共通のロジック及び制御線を使って応答信号を
与えることによりそれらの間の制御線の数を減らすため
のものである。

入出力制御ロジックは各周辺装置制御ユニットを直列的
に接続するポール信号線及び並列的に接続するポール同
定線に接続され周辺装置制御ユニットからのサイクル・
スチール・リクエストの受付けに応答してポール信号線
を付勢することによりそのリクエストの受取りを表わす
信号を発生すると同時にその信号が単にサイクル・スチ
ール−リクエストに対するものであることを表わすコー
ド化信号をポール同定線に与えることによってそのリク
エストを出している周辺装置制御ユニットが検知される
のを可能にするものであり、また周辺装置制御ユニット
からの割込みリクエストが受付けられるとポール信号線
を付勢することにより許可信号を発生すると同時にその
割込みの優先レベルを表わす信号をポール同定線に与え
ることによってその優先レベルを持ち且つ割込みリクエ
ストを出している周辺装置制御ユニットをポールするも
のである。

従ってポール同定線はサイクル・スチール１オペレーシ
ョンに対してはサイクル・スチール表示信号を同定信号
とする一種のポール同定線として働き、割込みサービス
に対しては各優先レベルを同定信号とするポール同定線
として作用する。実施例の説明 データ処理システム 本発明の全体的な構成が第１図に示される。

本発明は中央処理装置（ＣＰＵ）３０、データ、機械命
令及び入出力（１／０）制御情報を貯蔵するための主記
憶装置３１、そして１／０制御ロジック（チャネル）３
２を含むデータ処理システムにおいて利用される。本発
明は１／０インターフェース（１／Ｆ）バス３５を利用
して周辺装置制御ユニット３４を介し１／０装置（即ち
周辺装置）３３へデータ及び制御情報の転送の制御を処
理するものである。１／０インターフェース３５はデー
タ、アドレス情報及び制御情報の転送のために種々の周
辺装置制御ユニットを並列に接続している。

ポール信号は線３６上に示され、そしてその線は特定の
転送サイクル中１／０インターフェース３５に接続する
ための特定の１／０装置３３を選択するために周辺装置
制御ユニット３４を直列に相互接続している。本発明を
利用するデータ処理システムの物理的表示が第２図に示
される。

その物理的配列は電源３７、ラック又はカード・ファイ
ル３８及び複数個のプラグ接続可能なカード３９より成
り、それらカード３９はデータ処理システムの種々の装
置を形成する回路を含んでいる。３つのカード４０，４
１及び４２は中央処理装置（プロセッサ）３０を構成す
る回路を含んでいる。

それら処理装置カード上には１／０制御ロック３２の種
々の部分が分布されている。所望の記憶量に従って多数
の記憶カード４３がカード・ファイル３８にプラグ接続
される。第１図に示された周辺装置制御ユニット３４は
選択された複数個のカード４４の各々によって表わされ
る。

そのシステムに追加の１／０装置を接続したい場合、リ
パワー及びアィソレーション・カード４５が含まれても
よい。任意の追加のラックがパワーを失いそれによって
１／０インターフェース３５を不作動にする場合、リパ
ワー・カード４５は追加のラックへの１／０インターフ
ェース線３５をリパワーし第２図に示される素子を隔離
するという機能を有する。カード４２はそのデータ処理
システムのためのマイクロプログラム制御機能を含む読
取専用記憶装置（ＲＯＳ）である。

アドレス・カード４１はデータ・レジスタ及びステータ
ス・レジスタのようなプログラム・アクセス可能なハー
ドウェアをすべて含み、記憶装置３１及び１／０装置３
３をアクセスするために使用されるアドレスを形成する
。データ・カード４０はすべての演算及び論理オペレー
ションを行い、１／０インターフェース３５及び記憶装
置３１への及びそれらからのデータに対するゲート作用
を行う。インターフェース線 第３図には、アドレス・カード４１、データ・カード４
０及びＲＯＳカード４２の間に分布して設けられた１／
０制御ロジック３２が示される。

更に、周辺装置３３のための第２図の周辺装置制御ユニ
ット・カード４４も示される。本発明によるインターフ
ェース・バス３５は任意の数の種々な装置３３に適応し
得る。しかし好ましい実施例によれば、１つの周辺装置
制御ユニット３４を表わす各周辺装置制御ユニット・カ
ード４４はチャネル・ロジツ夕４６とマイクロ・プロセ
ッサ４７との間で分けられた共通回路を持つであろう。
その共通回路には、制御されるべき特定の装置３３に依
存する周辺装置ロジック４８が加えられる。好ましい実
施例に従って以下に述べる周辺装置制御ユニット３４の
オペレーションの説明はマイクロプロセッサ４７のオペ
レーションの説明である。しかし、共通回路４６及び４
７は組合せ的及び逐次的なロジックのみから成るもので
よい。１／０装置３３と１／０制御ロジック３２との間
のコミュニケーションには３つの基本的な形式があり、
装置３３の型によっては１／０インターフェース３５上
には８１本までの線の使用を必要とするものがある。

２つの形式のコミュニケーションはオベレート１／０（
０１０）として表わされるプログラム命令によって開始
される。

これら２つの形式のコミニュケーションは主としてデー
タの交換のためのものであり、直接的プログラム制御（
ＤＰＣ）転送又はサイクルスチール（ＣＳ）転送として
表わされる。ＤＰＣ形式の転送では、各０１０命令は記
憶装置３１と１／０装置３３との間でどちらかの方向に
１項目の情報の転送を生じさせる。サイクル・スチ−ル
形式の転送は処理装置３川こよって開始され、そして記
憶装置３１と周辺装置３３との間の複数の項目のデータ
の転送を制御するよう周辺装置制御ユニット３４がその
後使用するために、その周辺装置制御ユニット３４へ１
／○コマンド情報を転送することを含んでいる。この転
送は他の処理装置オペレーションと関係なく且つそれと
同時に生ずる。処理装置３０と１／０装置３３との間で
必要とされる第３の形式のコミュニケーションは、周辺
装置３３による処理装置サービスを求めるリクエストに
応答して処理装置３０１こおけるプログラム割込みシー
ケンスの開始である。これらの形式のコミニュケーショ
ンを得るための、１／０制御。

ジツク３２、インターフェース・バス３５及び周辺装置
制御ユニット３４の相互作用が以下で詳しく説明される
。１／０インターフェース３５の８１本の線の各々が第
３図を利用して簡単に定義される。

そのオペレーションにとって必須の２つの双方向バスが
あり、これらは１７ビット双方向アドレス・バス４９及
び１６ビット十２パリティ・ビット１／０データ・バス
５０を含んでいる。データ・バス５川こよりデータ又は
１／０制御情報を転送するために、０１０命令の解読に
応答して１／０インターフェース３５におけるコミュニ
ケーションを制御するには、アドレス・バス４９を使用
を必要とする。

その転送を制御するために必要なその他のインターフェ
ース線はアドレス・ゲート線５１、アドレス・ゲート・
リターン線５２、条件コード・ィン・バス５３及びデー
タ・ストローブ線５４であり、そのコミュニケ−ション
を制御するように適正なシーケンスで付勢される。サイ
クル・スチール（ＣＳ）コミュニケーション中、データ
・バス５０１こよるデータの転送及びアトレス・バス４
９による主記憶装置アドレス情報の転送は周辺装置制御
ユニット３４から作動される。

この型の転送に対して必要とされるインターフェース３
５の追加の線はサービス・ゲート信号線５５、サービス
・ゲ−ト・リターン線５６、入出力インディケータ線５
７、ワード／バイト・ィンディケータ線５８及びＲＯＳ
カード４２とアドレス・カード４１との間に設けられた
４ビット・ステータス・バス５９を含むものである。中
央処理装置３０及び記憶装置３１が記憶装置保護機構を
設けられている場合、条件コード・バス６３が周辺装置
制御ユニット３４から記憶装置保護機構へ記憶装置保護
キーを転送するためにＣＳオペレーション中利用される
。通常、１／０制御ロジック３２と周辺装置制御ユニッ
ト３４との間のサイクル・スチール情報の転送は単一の
転送に関連しており、それに続くオベレ−ションは他の
周辺装置を選択するものである。

もう１つの型の転送が行われてもよく、そしてそれはバ
ースト・リターン線６０上の信号によって表わされる。
そのバースト・リターン信号は周辺装置制御ユニット３
４及び１／０制御ロジック３２の両方における制御部を
付勢し、１／０装置３３の１つの選択に応答して、他１
／０装置を選択する前に１／０インターフェース・バス
３５によるサイクル・スチール情報の複数の転送を可能
にする。第３の基本的形式のコミュニケーションは或る
特定の１／０装置３３が中央処理装置３川こ割込みする
ことを望んでいるということを１／０制御ロジック３２
に信号する必要があるものである。

主に関連するインターフェース線３５はリクエスト・ィ
ン・バス６１及びポール同定バス６２である。更に十分
に説明するために、周辺装置制御ユニット３４は「準備
（Ｐｒｅｐａｒｅ）」コマンドによって特定の優先順位
割込みレベルを割当てられる。その割当てられた割込み
レベルは４つの相異なるレベルのうちの１つでよいが、
本願の概念はこの点に関して１６までの相異なるレベル
に適用可である。１／０装置３３が割込みサービスを要
求する時、周辺装置制御ユニット３４のチャネル・イン
ターフェース・ロジック４６の一部分はバス６１におけ
る４本の線の特定の１つを付勢して割込みリクエストを
表わす。

付勢されたバス６１における線のうちの特定の１つは割
当てられた優先順位割込みレベルと関連している。バス
６１における１つの追加の線はビット１６として表わさ
れ、そしてサイクル・スチール形式の転送を利用する１
／０装置３３による転送の必要性を１／○制御ロジック
３２に知らせるように付喫される。特定の周辺装暦３３
が優先順位割込みリクエスト又はサイクル・スチール・
リクエストをバス６１上に信号した時、１／０制御ロジ
ック３２及びＣＰＵ３０における割込み制御ロジックは
複数の割込みレベル又はサイクル・スチールのうちのど
れが１／０制御ロジック３２及び装置３３の間の接続を
設定するのを認められるかを決定する。

ポール同定バス６２はどの割込み優先順次レベルが認め
られるであるかを表わすよう／ゞィナリ情報でもつてコ
ード化されるか、或いは任意のサイクル・スチール・リ
クエストが認められるであろうことを表わす特定のバィ
ナリ・コードをポール同定バス６２上に信号するであろ
う。割込みリクエスト又はサイクル・スチール・リクエ
ストに応答して１／０インターフェース・バス３５への
接続を許されるべき装置３３の選択の一部として、１／
０制御ロジック３２はポール信号６３及びポール・プラ
イム信号６４を発生する。

それら信号６３及び６４はインターフェース・バス３５
に接続されたすべての周辺装置ユニット３４を介して逐
次に伝播される。バス３５の使用のための周辺装置選択
の一部として、ポール及びポール・プライム信号６３及
び６４はポール同定バス６２上のコード化された情報と
相互作用して特定の周辺装置制御ユニット３４を選択さ
せる。周辺装置制御ユニット３４が現在の優先順位割込
みレベルに対応するバス２上のポール同定を認識する時
、或いはそれがサイクル・スチール移送を必要とし特定
の同定コードを認識し更にポール信号６３及びポール・
プライム信号６４も認識する時、選択が行われそしてこ
の事実はポール・リターン信号線６５によって１／０制
御ロジック３２に戻される。周辺装置制御ユニット３４
によるポール及びポール・プライム信号の受信及びポー
ル同定バス６２上に適正なコードの認識がない場合、周
辺装置制御ユニット３４はポール及びポール・プライム
信号６３乃び６４を次に続く周辺装置制御ユニット３４
へ伝播する。前述されず且つ本発明の一部を形成するも
のではないインターフェース・バス３５上のその他の信
号線が１／０インターフェース・バス３５の好ましい実
施例に含まれる。

これらの線は前に開始した装置を停止させるための停止
又は機械チェック信号線６５′、周辺装置３３から記憶
装置３１への初期プログラム・ロード中制御及び転送の
ために利用される２つの線６６、周辺装置制御ユニット
３４を既知の状態にリセットさせるためのパワー・オン
・リセット線６７、及び処理装置制御に応答して既知の
条件を設定するためのシステム・リセット線６８を含ん
でいる。以下の説明及び他の図面を通して、第３図に示
されるような信号線及びバスが表わされる。

大きいバス上の特定のバィナリ・ビットへの参照はバス
番号、ハイフン及びビット番号によって表わされる。例
えば、バス６１上の１６として示された線は６１−１６
として表わされる。ＣＰＵ−１／０制御ロジックの全体
的説明第１図に示された１／０制御ロジック３２の主要
な機能的素子が第４図に示される。

本発明の好ましい実施例は中央処理装置３０によって使
用可能であり、処理装置３川こおいて実行される特定の
プログラムの重要性のレベルを表わすための論理機構を
有する。現在のレベルよりも重要な又は重要でないプロ
グラムの実行に対する如何なるリクエストもそのような
りクェストに対する処理装置３０の応答を決定する。１
／０制御ロジック３２の一部として、バス６１上に信号
された１／０装置からの割込みリクエストの重要性と現
しベル・レジスタ７０に示された現在の処理装置プログ
ラムの重要性のレベルとを比較するための割込みロジッ
ク６９がある。

多くの他のデータ処理システムにおけるように、任意の
特定の割込みを有効なものにする能力はしジスタ７１に
含まれた割込みマスクの使用によって修正可能である。
現しベル・レジスタ７０乃び割込みマスク・レジスタ７
１の内容はプログラムされた命令に従って処理装置デー
タ・バス７２上のデータによって修正可能である。現し
ベル・レジスタ７０、マスク７１及びバス６１上の割込
みリクエストのレベルに従って、処理装置３０の読取専
用記憶装置（ＲＯＳ）制御装置は現しベルでのオペレー
ションを中断して割込みを生じさせるよう処理装置３０
を制御するための要求を線７３によって知らせる。

処理装置３川こおける必要なハウスキーピング機能の後
、謙取専用記憶装置制御機構はバス６１一１６上に示さ
れた割込みリクエスト又はサイクル・スチ−ル・リクエ
ストが許され得ることを示す信号を線７４上に戻す。

この時点で、処理装置３０及び記憶装置３１に貯蔵され
たプログラムは許されようとしているリクエストを行っ
た特定の周辺装置の識別標識を知らない。

従って、１／０制御ロジック３２は更にポール・シーケ
ンス制御機構７５を含んでおり、それはポール同定バス
６２上にサイクル・スチール・リクエストが許されよう
としているかどうかを表わすコード化された情報又は許
されようとしている特定の優先順位割込みレベルをコー
ド化された情報を発生すると共に線６３上にポール信号
を生じさせる。或る装置３３がポール信号６３を捕えた
ことを表わすポール・リターン線６５上の信号に応答し
て、ポール・シ−ケンス制御装置７５は１／０制御ロジ
ック３２及び周辺装置制御ユニット３４の間での必要な
信号交換を生じさせる。１／０制御ロジック３２におけ
る信号の転送の制御及びそれに対する応答はインターフ
ェース・ゲート制御装置７６とよばれるロジックにおい
て行われる。

前述のように、割込み又はサイクル・スチールのための
ポール・シーケンスが開始された場合、インターフェー
ス・ゲート制御装置７６において付勢され且つ応答され
る主要な信号線はサービス・ゲート５５、サービス・ゲ
ート・リターン５６、及びデータ・ストローブ５４であ
る。サイクル・スチール転送に対する選択が行われた場
合、バス５９上の種種のサイクル・スチール・ステータ
ス情報が周辺装置制御ユニット３４へ転送されサイクル
・スチール・オペレーションの種々の条件を表わす。イ
ンターフェース・ゲ−ト制御装置７６が開始し情報転送
を制御しようとする場合、オベレート１／０（０１０）
命令の解読を表わす線７７上の信号が処理装置３０の命
令レジスタから受信される。

線７７上の信号に対する応答はアドレス・ゲート５１、
アドレス・ゲート・リターン５２及びデータ・ストロー
ブ５４という信号の付勢及びそれらに対する応答を必要
とする。更に、アドレスされた周辺装置制御ユニット３
４による各０１０命令に対する応答は条件コード・ィン
・バス５３上の情報によって信号され、そしてそれは３
本の線７９によって処理装置３０におけるレベル・ステ
ータス・レジスタへ表示のために条件コード・ラツチ７
８に入れられる。サイクル・スチール転送が生じつつあ
る場合、記憶装置保護キーが線８０によって記憶装置保
護機構へ送られらる。インターフェース・チェック制御
ロジック８１は１／０制御ロジック・シーケンスのオペ
レーションが正しいことを表わす信号を線８２上にそし
て他の１／０装置に関連したエラーを表わす信号を１／
０チェック線８３上に発生し、サイクル・スチール・デ
ータ転送中にパリティ・エラーが検出されたことを表わ
す線８４上の信号に応答する。

ＰＳＷは処理装置３０‘こおける処理装置ステータス・
ワードを意味する。ＰＳＷはデータ処理システム内の種
々のエラー及び例外をモニ夕し表示するためにプログラ
ム制御装置によって感知可能である。１／０制御ロジッ
ク３２と記憶装置３１との間のタイミングの制御は一般
に線８５によって蓮せられる。

１／０シーケンスの終了は線８６によって処理装置３０
へ信号され、データ転送を得るに必要な処理装置３０内
のゲートＡ，Ｂ，Ｃの制御は３本の線８７によって信号
される。

処理装置３川こよる１／０停止命令の解読は線８８によ
ってインターフェース・ゲート制御装置７６に信号され
、１／０制御機構をリセットしようとする要求は処理装
置３０から線８９によって信号される。サイクル・スチ
ール・オペレーション中、記憶装置３１へのデータの転
送においてインターフヱ−スで検出されたパリティ・エ
ラーは線９０によって信号される。処理装置３０へのそ
の他の種々の線が第４図に示され、そしてそれらは自明
のものであり、本発明のオベレ−ションを理解するに必
要なものではない。第５図及び第６図には１／０オペレ
ーションを得るための処理装置３０における種々のレジ
スタ及びバスが示される。

図示のバス及びレジスタはすべて１針固のバィナリ・ビ
ットから成る。処理装置バス７２は演算論理装置、ロー
カル記憶装置及びデータ処理機能を主として関連する他
のレジスタの如きその他の多くの装置を接続されている
。記憶装置３１からのデー外まバス９１によって受け取
られ、バス９２によって記憶装置３１へ入れられる。記
憶装置３１から受け取られたデータはそれらが主として
処理装置３０内で使用されるべき時ＣＰＵ記憶装置デー
タ・レジスタ（ＣＰＵＳＤＲ）９３において受け取られ
、そしてサイクル・スチール・オペレーション中周辺装
置３３と記憶装置３１との間でデータが転送されつつあ
る時データはサイクル・スチ−ル記憶装置データ・レジ
スタ（ＣＳＳＤＲ）９４へ入れられる。更に第５図には
オペレーション・レジスタ９５が示され、それはシステ
ムのオペレーションの制御のために解読されるべきプロ
グラム命令を記憶装置３１からバス９１及びＣＰＵＳＤ
Ｒ９３を介して受取る。本発明に特に関連するのはオベ
レート１／０とよばれる命令の解読である。０１０命令
が記憶装置３１から周辺装置３３へのデータの直接的プ
ログラム制御転送を生じさせるためのものである時、そ
のデータは記憶装置３１からバス９１を介して受取られ
、ＣＰＵＳＤＲ９３へ入れられ、バス９６を介して処理
装置バス７２へ転送され、ＣＰＵレジスタ９７の１つに
入れられ、そして１／０制御ロジック３２からの制御に
応答する１／ＦゲートＡ ９９の付勢に応答してバス９
８により１／０データ・バス５０上に与えられる。

１／０装置３３から記憶装置３１へのデータ転送の直接
的プログラム制御は１００と表わされたゲートの付勢に
より１／０データ・バス５０上のデータを処理装置バス
７２を与えること、そのデータをバス１０１からＣＰＵ
ＳＤＲ９３へ入れること、及びそのデータをバス９２を
介して記憶装置３１へ転送することによって蓬せられる
。

サイクル・スチール・オペレーション中の１／○装置３
３から記憶装置３１へのデータの転送は１／ＦゲートＢ
Ｉ０３の付勢により１／０データ・バス５０からバス
１０２を介してＣＳＳＤＲ９４へのデータの転送、それ
に続いてＣＳＳＤＲ９４からバス９２を介して記憶装置
３１へのデータの転送を含むものである。サイクル・ス
チール出力転送は記憶装置３１からバス９１を介してＣ
ＳＳＤＲ９４へのデータの転送、それに続いて１／Ｆゲ
ートＣ Ｉ０４の付勢によりバス１０５を介して１／０
データ・バス５０へのデータの転送を含むものである。

１／０データ・バス５０からのデータに含まれるべきパ
リティ・ビット１０６の発生及び線８４によるパリティ
・エラーの信号発生は１／０オペレーション中インター
フェース・パリティ・チェック発生器１０７において行
われる。

第６図は１／０装置３３と記憶装置３１との間のアドレ
ス情報の転送に必要なバス及び処理装置レジスタを示す
。

アドレスはＣＰＵ記憶装置アドレス・レジスタ（ＣＰＵ
ＳＡＲ）１０９から或いはサイクル・スチール転送中は
サイクル・スチール記憶装置アドレス・レジスタ（ＣＳ
ＳＡＲ）１１０からバス１０８を介して記憶装置３１へ
与えられる。本発明の一部分として、特定の１／０装置
３３の選択及びその装置３３へのコマンドの転送は１／
０アドレス・バス４９を利用して行われる。この情報は
それを処理装置バス７２から受取るＣＰＵレジス夕１１
１から１／０アドレス・バス４９へ与えられる。０１０
−ＩＤＣＢ−ＤＣＢフオーマット及びタイミング第７図
は第５図のオペレーション・レジスタ９５において解読
される２ワード（３２ビット）のオベレート１／０（０
１０）命令を示し、その命令は処理装置３０からすべて
の１／０オペレーションを生じさせる。

それは特権命令であり、スーパーノゞィザ状態において
フェッチされるだけである。この命令がプロブレム状態
においてフェッチされる場合、特権違犯のプログラム・
チェックがセットされ、クラス割込みがとられる。この
命令によって発生される有効アドレスは記憶装置３１に
おけるィミディェィト・デバイス制御ブロック（ＩＤＣ
Ｂ）を指定し、それをアドレスする。

そのＩＤＣＢはコマンド・フィールド（ビット０−７）
、デバイス・アドレス・フイールド（ビット８−１５）
及びイミディェィト・データ・フィールド（ビット１６
−３１）を含んでいる。コマンド・フィールドでは、最
初の１６隼数（ビット０一３）はコマンドの型を表わし
、第２の１６進数（ビット４−７）は修飾部である。

それらコマンドの型は議取り（Ｒｅａｄ）、ＩＤの読取
り（Ｒｅａｄ ＩＤ）、ステータス論取り（ＲｅａｄＳ
Ｐｔｕｓ）、書込み（Ｗｒｉｔｅ）、準備（Ｐｒｅｐａ
ｒｅ）、制御（Ｃｏｎｔｒｏｌ）、デバイス・リセット
（ＤｅｖｉｃｅＲｅｓｅｔ）、スタート（Ｓｔａ比）、
サイクル・スチール・ステータス・スタ−ト（ＳＰｒｔ
ＣｙｃｌｅＳｔｅａｌＳねｔｕｓ）及び１／０停止（舷
ｌｔ ｌ／０）である。デバイス・アドレス・フィール
ドは周辺装置３３のアドレスを含んでいる。

装置３３のアドレスは各周辺装置制御ユニット３４にお
けるスイッチ又はジャンパにより選択可能である。直接
的プログラム制御（ＤＰＣ）オペレーションに対しては
、記憶装置３１におけるＩＤＣＢのイミディヱィト・フ
ィールドは記憶装置３１から１／０装置３３へ転送され
るべきワード及び記憶装置３１に記憶されるべき装置３
３からのワードを含んでいる。

サイクル・スチール・オペレーションに対しては、イミ
デイェイト・フィールドはデバイス制御ブロック（ＤＣ
Ｂ）の記憶装置３１におけるアドレスを含んでいる。議
取りコマンドはアドレスされた周辺装置３３からＩＤＣ
Ｂのイミデイエイト・フイールド・ワード‘こワード又
はバイトを転送する。

１つのバイトが転送される場合、それはデータ・ワード
のビット２４−３１に置かれる。

ＩＤ読取りコマンドは周辺装置３３からｍＣＢのィミデ
ィェィト・フィールドに識別ワードを転送する。

そのデバイス識別ワードはそのデバイス則ち周辺装置に
ついての実際の情報を含み、システム構成をタビュレー
トするような動的プログラミングによって使用される。
このワードは割込み処理と関連する割込みｍワードに関
係ない。ステータス議取りコマンドは周辺装置３３から
ｎ〕ＣＢのイミデイエイト・フイ−′レドにデ‘／ゞイ
ス・ステータス・ワードを転送する。

そのステ−夕ス・ワードの内容は周辺装置依存のもので
ある。書込みコマンドはＩＤＣＢのイミティェィト・フ
ィールドからそのアドレスされた周辺装置３３へデータ
のワード又はバイトを転送する。

１つのバイトが転送されるべき場合、それはそのデータ
・ワードのビット２４−３１に置かれ、ビット１６−２
３は無視される。

準備コマンドは割込みレベルを制御するワードをそのア
ドレスされた周辺装置３３へ転送する。

そのワードはビット１６−２６がゼロ、ビット２７−３
０がレベル・フィールド、そしてビット３１が１ビット
であるＩＤＣＢの第２ワードから転送される。優先順位
割込みレベルはしベル・フィールド‘こよって装置３３
に割当てられる。１ビット（デバイス・マスク）はデバ
イス割込み能力を制御する。

１ビットが１に等しい場合、その周辺装置は割込みを許
される。

「制御」コマンドはアドレスされた周辺装置３３におい
て制御作用を開始させる。

ＩＤＣＢのィミテイェイト・フィールドからそのアドレ
スされた装置へのワード又はバイトの転送はその装置の
要件に従って生じたり生じなかったりする。デバイス・
リセツト・コマンドはそのアドレスされた周辺装置３３
をリセットする。

この装置からの未決の割込みはクリアされる。デバイス
・マスク（１ビット）は変更されない。スタート・コマ
ンドはアドレスされた周辺装置３３に対するサイクル・
スチール・オペレーションを開始させる。

ＩＤＣＢの第２ワード即ちィミディェィト・フィ−ルド
は周辺装置制御ユニット３４へ転送される。それはそれ
以上のオペレーションを制御するために周辺装置制御ユ
ニット３４によって使用されるべきデバイス制御ブロッ
ク（ＤＣＢ）の１６ビットの記憶装置アドレスを含んで
いる。サイクル・スチール・ステータス・スタ−ト・コ
マンドはアドレスされた周辺装置３３に対するサイクル
・スチール・オペレーションを開始させる。

その目的は前のサイクル・スチール・オベレ−ションに
関するステータス情報を集めることである。ＩＤＣＢの
イミデイェイト・フオ−ルドは周辺装置制御ユニット３
４へ転送され、ＤＣＢの１６ビット・アドレスを含んで
いる。１／０停止コマンドは１／０インターフェース３
５に関するすべての１／０作動を停止させる１／０制御
ロジック３２に関するコマンドである。

このコマンドに関連するデータはない。未決のデバイス
割込みは払われる。デバイス（周辺装置）優先順位割込
みレベルの割当て及びデバイス・マスク（１ビット）は
変更されない。第８図は第５図のレジスタ９７及び第６
図のレジスタ１１１の内容、及びインターフェース３５
の種々な線における信号のタイミングを示す。

これは０１０命令がＤＰＣ論取りに対するものが又は書
込みに対するものかを解読される時サイクル・スチール
・オペレーションに関するＤＣＢアドレスの転送又は準
備コマンド‘こ関する割込みレベルの転送という最初の
作用を表わす。データ・バス５０はオベレート１／０命
令によってアドレスされた記憶装置３１内のＩＤＣＢの
ィミテイェィト・フィールドと周辺装置３３との間で転
送されるデー外こよって付勢される。アドレス・バス４
９のビット０一１ ５はＩＤＣＢの第１ワードを含んで
いる。

アドレス・バス４９はアドレス・ゲート５１の付勢の前
及びアドレス・ゲート・リターン５２の滅勢まで付勢し
ている。接続された周辺装置のアドレスとバィナリ１の
ビット１６を持ったアドレス・バス４９のビット８一１
５との間の一致は周辺装置制御ユニット３４の初期選択
を構成する。ビット１６はアドレス・バス４９を使う他
のオペレーションとは異なるものとして１／０オペレー
ションに対するアドレス・バス４９の使用を区別するよ
うに第４図のインターフェース・ゲート制御装置７６に
よってデコーダ１１２からアドレス・バス４９に加えら
れる。アドレス・ゲート５１は最初選択に応答しそして
コマンド（ビット０一７のアドレス・バス）によって指
定されたオペレーションを始めるような周辺装置３３へ
信号するために使用されるアウトバウンド・タグである
。

アドレス・ゲート・リターン５２は、アドレス・ゲート
５１を受けそのアドレスを認識しそして条件コ−ド・イ
ン・バス５３上のステータス情報を作動したこと、１／
０制御ロジック３２へ信号するよう周辺装置制御ユニッ
ト３４によって付勢されるタグである。

このタグはチャネルの出力において見られるアドレス・
ゲート５１の付勢の時間制限内で付勢しなせればならな
い。もし付勢しない場合、条件コード０が１／０制御ロ
ジック３２に戻され、そしてそのシーケンスは中止され
る。アドレス・ゲート５１は滅勢し、アドレス・バス４
９はクリアされる。条件コード・イン・バス５３は２進
コード化された３ビット・フィールドである。

１／０装置３３はアドレス・ゲート・リターン・タグ時
間中にこのバスを介してチャネルヘステータスを送る。

件コード・ビットはＣＰＵ３０の現しベル・ステータス
・レジスタ（山Ｒ）に置かれる。条件コドの値及び意味
が表１に示される。表 １ データ・ストローブ５４は１／０制御ロジック３２によ
って発生されるアウトパウンド信号であり、周辺装置に
送られるデータをレジスタするようその周辺装置によっ
て使用されてもよい。

データ・ストローブ５４はアドレス・ゲート５１の滅勢
と共に滅勢する。第９図、第１０図及び第１１図はサイ
クル・スチール入出力オペレーションをもっと詳しす説
銘するために利用される。

第９図において、記憶装置アドレス２００を持った０１
０命令の解読によって処理装置３川ま記憶装置３１にお
けるロケーション２００をアドレスしそこからｍＣＢＩ
１ ３の２ワ−ドをアクセスする。そのＩＤＣＢは第
８図に示されたシーケンスに従ってｍＣＢのデバイス（
周辺装置）アドレス部分によって選択された周辺装置制
御ユニット３４へ転送される。ｍＣＢのィミディヱィト
・フィールドは記憶装置３１における周辺装置制御ブロ
ック１１４のロケーションのアドレスを表わすサイクル
・スチール・スタート・コマンド又はサイクル・スチー
ル・ステータス・スタート・コマンド‘ま周辺装置制御
ユニット３４において解読され、そしてその周辺装置制
御ユニット３４へＤＣＢＩ １ ４を転送するために記
憶装置３１に対するアドレス情報５００を使って第１の
サイクル・スチール・オペレーションを開始する。ＤＣ
Ｂの内容はそのデータ転送と関連する記憶装置３１にお
けるアドレスを表わし、そして第９図に示されるように
記憶装置３１のアドレス８００をロケートされそれによ
ってデータ領域１１５を定義することがわかる。

転送されるべきデータの量はバイト・カウント・フイー
ルド｝こよって指定される。ＤＣＢＩ１４によって制御
された転送が終了する時、連鎖されたＤＣＢＩ １６と
して表わされたもう１つのＤＣＢが前に選択された周辺
装置３３に対してそれ以上の制御を与えるために周辺装
置制御ユニット３４へ転送されてもよい。第９図に示さ
れるように、ＤＣＢＩ １４は連鎖されたＤＣＢＩ１６
の記憶装置３１におけるアドレスを与える制御情報を含
み、それはアドレス６００で始まるよう記載装置３１に
おいてロケートされる。サイクル・スチール・オペレー
ション中、ＤＣＢを構成する８個のワードの各々は前に
選択された周辺装置制御ユニット３４へサイクル・スチ
ール・リクエストに塞いて転送される。

第１０図は記憶装置３１に含まれたＤＣＢの内容又は０
１０命令に応答して転送されたＩＤＣＢ情報の利用に応
答して周辺装置制御ユニットにより受け取られたＤＣＢ
の内容を表わす。ＤＣＢは記憶装置３１のスーパーバィ
ザ領域にある８ワードの制御ブロックである。

それはサイクル・スチール・オペレーションの特殊のパ
ラメータを示している。周辺装置制御ユニット３４は記
憶装置保護キー０を使ってＤＣＢをフェッチする。以下
の説明は各ＤＣＢの制御ワードの内容を示すものである
。ビット０が１に等しい場合、ＤＣＢ連鎖オベレーショ
ンが表わされる。

現在のＤＣＢオペレーションが成功して完了した後、周
辺装置は割込みを行わない（ＰＣＩ割込みは除く）。そ
の代り、周辺装置はその連鎖における次のＤＣＢをフヱ
ッチする。ビット１が１に等しい場合、周辺装置はＤＣ
Ｂフェッチの完了時にプログラム制御された割込み（Ｐ
ＣＩ）を与える。

未決のＰＣＩはそのＤＣＢと関連するデータ転送を禁止
する。周辺装置が次の割込発生条件に遭遇する時にＰＣ
Ｉが未決である場合、そのＰＩＣ条件は放棄され新しい
割込み条件と置換される。ビット２の設定はデータ転送
の方向を周辺装置に知らせる。

即ち、０は出力（主記憶装置から周辺装置へ）であり、
１は入力（周辺装置から主記憶装置へ）である。１つの
ＤＣＢオペレーションの下での双方向のデータ転送に対
してはこのビットは１にセットされなければならない。

データ転送を伴わない制御オペレーションに対しては、
このビットは０にセットされなければならない。ビット
３が１に等しい場合、データの転送はバースト・モード
で生ずる。このモードはそのＤＣＢと関連する最後のデ
ータ転送が完了するまでチャネル及び１／０インターフ
ェースをその周辺装置に委ねる。ビット４が１に等しい
場合、不正の長さレコードが知らされる。

周辺装置はオペレーションを続ける。不正の長さレコー
ドのクラスは、【川旨定されたカウントよりも長いレコ
ード及び■指定されたカウントよりも短いレコード、で
ある。不正のレコード長の知らせは個々の周辺装置に依
り１つ又は２つのクラスに対して抑止されてもよい。ビ
ット５−７はサイクル・スチール・アドレス・キーであ
る。このキーはデータ転送中周辺装置によって与えられ
る。それは記憶装置アクセスの管理を確実にするために
使用される。ビット８−１５は特定の周辺装置に対する
独特な機能を表わすために使用される。

パラメータ・ワード１−３は周辺装置依存の制御ワード
であり、必要に応じて設けられる。

不正長さの抑止（ＳＩＬ）が周辺装置によって使用され
る場合、パラメータ・ワード４はステータス・アドレス
とよばれる１６ビットの記憶装置アドレスを指定する。
このアドレスは次の２つの条件、即ち【１｝ＳＩＬビッ
ト（ＤＣＢ制御ワードのビット４）が０にセットされる
及び【２’現在のＤＣＢに対するすべてのデータ転送が
エラーないこ完了した、が遭遇する時に貯蔵される残り
のステータス・フロックを指定する。その残りのステー
タス・ブロックの大きさは個々の周辺装置によって１ワ
ードから３ワードまで変る。

第１ワードは残りのバイト・カウントを含んでいる。他
のワード（最大２つ）は周辺装置に依存するステータス
情報を含んでいる。不正長さの抑止が周辺装置によって
使用されない場合、パラメータ・ワード４の意味は周辺
装直に依存するものであり、パラメータ・ワード４の意
味は周辺装置に依存するものであり、パラメータ・ワー
ド１−３と同じ意味を持つ。

ＤＣＢ連鎖ビット（制御ワードのビット０）が１に等し
い場合、パラメータ・ワード５はその連鎖における次の
ＤＣＢの１６ビットの主記憶装置アドレスを指定する。

連鎖が表示されない場合、このパラメータ・ワードは周
辺装置に依存する。カウント・ワードは現在のＤＣＢに
対して転送されるべきデータ・バイトの数を表わす１６
ビットの符号のない整数を含んでいる。カウントは０乃
至６５５３５の範囲でバイトを指定する。それはサイク
ル・スチール・ステータス・スタート・オペレーション
に対しても同じでなければならない。データ・アドレス
・ワードはデータ転送に対する主記憶装置の開始アドレ
スを含んでいる。サイクル・スチール機構はＣＰＵ３０
が他の処理を行っている間１／０装置３３に対するデー
タ・サービスを可能にする。この車畳したオペレーショ
ンは複数のデータ転送が１つのオベレート１／０命令に
よって開始されるのを可能にする。ＣＰＵはオベレート
１／０命令を実行し、そして１／０装置が主記憶装置３
１のデータ・サイクルを必要に応じてスチールする間命
令の流れを処理し続ける。そのオペレーションはいつも
その１／○装置からの優先順位割込みによって中止する
。サイクル・スチール転送を再開する複数の１／０装置
相互間の競合を解決するために、ポール・タグ６３がチ
ャネルによって発生される。そのボール・タグは同じレ
ベルにおける優先順位割込みに関する競合をも解決する
。すべてのサイクル・スチール・オペレーションは周辺
装置の特別機構に基し、て設けられるいくつかの能力を
含んでいる。

即ち、１ バースト・モード ２ コマンド連鎖 ３ データ連鎖 ４ プログラム制御された割込み（ＰＣＩ）５ バイト
又はワード毎の記憶装置アドレス及びデータ転送すべて
のサイクル・スチール・オペレーションは優先順位割込
みで中止する。

サイクル・スチール・スタート・コマンドの目的はデー
タ転送である。

サイクル・スチール・ステータス・スタート・コマンド
の目的は前のサイクル・スチール・オペレーションがエ
ラー又は例外条件によって中止する場合にその周辺装置
から残りのパラメータを得ることである。ＤＣＢフオー
マットは正規のサイクル・スチール・オペレーションに
対するものと同じであり、ワード１−５が０にセットさ
れる。サイクル・スチール・ステータス・スタート・オ
ペレーション中、データはＤＣＢで指定されたデータ・
アドレスで開始する主記憶装置３１に転送される。

このデータは残りパラメータ及び周辺装置依存のステー
タス情報より成る。転送される第１ワードはスタート・
コマンドと関連する最後に試みられたサイクル・スチー
ル転送の主記憶装置アドレスを含んでいる。サイクル・
スチール・ステータス・スタート・オペレーション中に
エラーが生ずる場合、このアドレスは変更されない。残
りアドレスはデータ・アドレス、ＤＣＢアドレス又は残
りステータス・フロックのアドレスでよく、パワー・オ
ン・リセット（電源のリセット）によってのみクリアさ
れる。それはサイクル・スチール転送の実行の際に現サ
イクル・スチール記憶装置アドレスに更新される。ワー
ド転送に関しては、残りのアドレスはそのワードの上位
桁バイトを指定する。デバイス（１／０装置）リセット
、１／０停止、機械チェック、及びシステム・リセット
は１／０装置における残りアドレスに関して影響を与え
ない。転送される第２ワードは１つの１／０装置の残り
バイト・カウントを含んでいる。

その残りバイト・カウントはスタート・コマンド‘こ関
連するＤＣＢのカウント・フィールドによって初期設定
され、各データ・バイトがサイクル・スチール・オペレ
ーションによって正しく転送される時に更新される。そ
れは残りステータス・フロックへのサイクル・スチール
転送によっては更新されない。サイクル・スチール・ス
テータス・スタート・オペレーション中にエラーが生ず
る場合には残りバイト・カウントは変更されない。それ
は、｛１｝パワー・オン・リセット、（２１システム・
リセット、脚１／０装置リセット、■１／０停止及び【
５｝機械チェックの条件によってリセットされる。１／
０装置のサイクル・スチール・ステータス・ワードーの
内容はその１／０装置が、｛１｝不正長の抑止（ＳＩＬ
）を持ってない、又は‘２｝サイクル・スチール・ステ
ータスの一部として残りバイト・カウントを貯蔵してな
い、場合には１／０装置に依存する。

その他の１／０装置依存ステータス・ワードは１／０装
置の型に依って転送可能である。

次の２つの条件が１／０装置依存ステータス・ワード‘
こおいてビットをセットさせる。１ 例外割込みを生じ
させる１／０コマンドの実行２ エラーは例外を示す１
／０装置における非同期条件それらビットは次のように
リセットされる。

１ 前記の第１条件に対しては、それらビットは例外割
込みに続く次の１／０コマンド（サイクル・スチール・
ステータス・スタートを除く）受付けによってリセット
される。

これらビットは／ぐワー・オン・リセット、システム・
リセット、又は１／０停止コマンドの実行によってもリ
セットされる。２ 第２条件に対しては、それらビット
は１／０装置依存に従ってリセットされる。

第１１図は使用されるインターフェース３５の線及びサ
イクル・スチール・オペレーション中のタイミングを示
す。

このオペレーションの前にその１／０装置は、ボーリン
グ・シーケンスでもつて応答し且つこの１／０装置にそ
のポールを捕えさせた１／０制御。ジック３２へサイク
ル・スチール・リクエスト（リクエスト・イン・バス６
１におけるビット１６）を送っていた。サービス・ゲー
ト５５はポール６４を押えたことを１／０装置３３に示
すために１／０制御ロジック３２によって付勢され、そ
してデータ転送が始まってもよいことをポール・リター
ン６５が信号する。

１／０装置がサービス・ゲート５５を検出する時、必要
なデータ及び制御情報を１／０インターフェース３５上
に置いたことを示すためにその１／０装置はチャネル３
２へサービス・ゲート・リターン５６を送る。

転送のために１／０装置により与えられた如何なるデー
タもこのタグ線の付勢よりも遅くは作動されない。この
夕グ線は１／○装置の出力で見られるサービス・ゲート
５５及びデータ・スト。−ブ５４の城勢後直ちに減勢し
得る。アドレス・バス４９は転送されるべきワードに対
して使用される記憶装置３１のアドレスを含んでいる。

そのアドレス・バスの内容はアドレス・カード４１にお
けるサイクル・スチールＳＡＲＩＩＯへゲートされる。
記憶装置サイクルが生じ、ワードがサイクル・スチール
ＳＤＲ９４に置かれる。デ−夕・バス５０は転送される
ワードを含んでいる。条件コード・ィン・バス５３は記
憶装置３１のアクセス中に使用されるべきアドレス・キ
ーを含んでいる。

条件コード・イン・ビット０，１，２はアドレス・キー
のビット０，１，２に対応する。このバスはサービス・
ゲート・リターン５６の付勢によって作動され、サービ
ス・ゲート５５の滅勢まで維持される。データ・ストロ
ープ５４はアウト・バウンド・タグであり、１／０装置
へ送られるデータを貯蔵するようその１／０装置によっ
て使用可能である。

ステータス・バス５９はサイクル・スチール・オベレ−
ション中にエラーが検出される場合に周辺装置制御ユニ
ット３４に信号するよう１／０制御ロジック３２によっ
て使用される。

このバスのビットは次のような意味を有する。ビット０
記憶装置データ・チェック ビットー 無効な記憶装置アドレス ビット２ 保護チェック ビット３インターフエース・テータ・チエツクこのバス
が作動される場合、１／０装置は割込み時に割込みステ
ータス・バイトにおいて表示するための情報を保持する
。

サイクル・スチール・オペレーションは中止され、その
１／０装置は終了割込みを与える。１／０装置が次の転
送に対するサイクル・スチール・リクエストを既に生じ
ているか又はバースト転送モード‘こある場合、それは
インターフェースに対する更にもう１つのサービスを完
了しなければならない。

このサービスはその１／０装置が保持したパラメータが
更新されず又は任意のステータス・ビットが累積される
というダミー・サイクルである。入出力インデイケータ
５７のタグ＝０はそのオペレーションが記憶装置３１か
らの出力であることを１／０制御ロジック３２へ表示し
、タグ＝１はそれが記憶装置３１への入力であることを
表示する。

ワード／バイト・インデイケータ５８のタグ：０はワー
ド転送が生ずるべきことを１／０制御ロジック３２へ表
示し、タグ＝１はそれがバイト転送であることを表示す
る。

ボーリング 第１２図乃至第１４図は本発明によるボーリングの概念
を総体的に示すものである。

ボーリング・ロジックは割込みリクエスト又はサイクル
・スチール・リクエストに応答する周辺装置制御ユニッ
ト３４の選択に共通である。第１２図に示されたシーケ
ンスによれば、リクエスト・イン・バス６１は割込み処
理を必要とする又はサイクル・スチール・データ転送の
ためにインターフェース・バス３５の使用を必要とする
任意の周辺装置３３によってそのインターフェース・バ
ス３５を介して付勢される。リクエスト・イン・バス６
１のビット１６とよばれる線は任意の１／０装置がサイ
クル１スチール・データ転送を必要とする時にいつも付
勢される。リクエスト・ィン・バス６１の残りの線はそ
れぞれ特定の割込みレベルと関連している。リクエスト
・ィン・バス６１における線の付勢は任意の１／０装置
が割込み又はサイクル・スチール転送に対するサービス
を必要とする限り定常状態値に保持される。リクエスト
・イン・バス６１におけるリクエストのうちのどれかが
許されなければならないことを１／０制御ロジック３２
が決定する時、ポール同定バス６２の信号線はポール同
定バス６２により表わされた特定の割込みレベルでサイ
クル・スチール転送又は割込み処理のどちらに対してポ
−ル及び選択プロセスが開始されようとしているかをす
べての１／０装置に表示するためにコード化形式で付勢
される。

ポール同定バス６２が付勢された後、ポール信号６３が
バス３５上のすべての周辺装置制御ユニット３４に逐次
に発生され、同じ優先順位レベル及びサイクル・スチー
ル・リクエストに関して割込みを要求している周辺装置
制御ユニット３４相互間での競合を解決している。各周
辺装置制御ユニット３４はポール信号６３を受けそして
１／０装置がそのポールを補えない場合ポール伝播を送
ることによって次の周辺装置制御ユニット３４へその信
号６３を再駆動又は伝播する。特定の周辺装置制御ユニ
ット３４がポール同定バス６２により表わされた型のサ
ービスを要求している場合、それは線６５上のポール・
リターン信号でもつて応答し、そしてそのポール・信号
６３はそれ以上の周辺装置制御ユニット３４へは伝播さ
れない。第１３図には保留の割込みを有する３つの周辺
装置制御ユニット３４を表わすものである。

第１の周辺装置はしベル２での割込みに対するリクエス
トを表わしており、一方他の残りの周辺装置はしペルー
での割込みを要求している。ポール同定バス６２はしベ
ル１での１′クェストを行っている任意の１／０装置に
対してポールを指定するようにコード化される。ポール
同定バス６２は第１の１／０装置によるレベル２でのり
クェストに等しくないので、そのポ−ル信号６３は次に
続く１／○装置へ伝播される。レベルーでのＩＪクェス
トを行っている第１の１／０装置はそのポールを補え、
そして次に続く１／０装置へポール伝播信号をゲートし
ない。同時に、第１レベルの１／０装置はポールが捕え
られたことを１／０制御ロジック３２に知らせるための
ポール・リターン信号６５を発生する。１／０制御ロジ
ック３２はサービス・ゲート５５でもつて応答し、その
１／０装置はサービス・ゲート・リターン５６でもつて
そのサービス・ゲート５５に応答してインターフェ−ス
・バス３５の利用を開始する。

第１３図に示されるように、１／０装置から１／０装置
へ逐次に伝播されるボーリング信号は実際にはポール６
３及びポール・プライム６４とよばれる２つの別個の信
号である。

周辺装置制御ユニット３４の各々に対する内部ロジック
はポ−ル入力線６３及びポール・プライム入力線６４の
両方における信号の受け取りに応答して内部ポール信号
を発生する。この特別機構はたとえば特定の周辺装置制
御ユニット３４がインターフェース・バス３５から物理
的に除かれてもボーリング機構の適正な機能を可能にす
る。極端にいえば、他のすべての周辺装置制御ユニット
３４が物理的に除かれてもよい。第１４図はポール信号
６３及び６４を受ける場合に及びポール・リターン信号
６５を発生する場合に利用される周辺装置制御ユニット
３４の内部ロジックのもう１つの詳細を示す。

ＡＮＤ回路１１７は第１及び第２の入力においてそれぞ
れ受け取られるがポール信号６３及びポール・プライム
信号６４の両方を受ける。ＡＮＤ回路１ １７の出力は
線１ １８上の内部ポール信号である。ＡＮＤ回路１１
９及び比較回路１２０は、線１２１上の現在の割込みレ
ベル又はサイクル・スチール・リクエスト表示とポール
同定バス６２上のコード化情報とから、図示の特定の１
／０装置がそのポ−ルを捕えそしてＡＮＤ回路１２２か
らポール・リターン信号６５を発生すべきかどうかを決
定する。比較回路１ ２０からの一致信号ＡＮＤ回路１
１９からのサイクル・スチール・ポール信号は内部ポ
ール信号１ １８と共にＡＮＤ回路１ ２２を付勢して
ポール・リターン信号６５を発生し且つ次に続く１／０
装置へのポール伝播ロジックのオペレーションを禁止す
る。

ＡＮＤ回路１１７は第１及び第２の入力の各々において
正電圧に接続された抵抗器１２３を持つように示されて
いる。

ポール線６３及びポール・プライム線６４はそれぞれの
信号の発生がない場合通常負の不動作レベルに保持され
る。直前の周辺装置制御ユニット３４がインターフェー
ス・バス３５から除かれる場合、正電源への抵抗器１２
３は線６３上の正規のポール信号を表わす正しベルにＡ
ＮＤ回路１１７の第１入力をクランプする。この時、イ
ンターフェース・バスから除かれた周辺装置制御ユニッ
トの直前の周辺装置制御ユニット３４からの線６４上の
ポール・プライム信号はＡＮＤ回路１１７のクランプさ
れた第１入力を結合し信号線１１８上に内部ポールを発
生するのに有効となる。ポール・プライム信号６４を発
生する周辺装置制御ユニット３４がバス３５から除かれ
る場合、ＡＮＤ回路１１７への第２入力はクランプされ
、ＡＮＤ回路１１７は直前の周辺装置制御ユニット３４
からのポール信号６３に応答する。周辺装置制御ユニッ
ト 第１５図は第３図に示された周辺装置制御ユニット３４
の主要部分の構成をもうちよつと詳しく示すものである
。

チャネル・インターフェース・ロジック４６は他のチャ
ネル・インターフェース・ロジックと並列にインターフ
ェース３５に接続され、そして逐次に転送されたポール
信号６３を受ける。或る状況においては、チャネル・ィ
ンタ−フェース・ロジック４６は１／０装置５３を直接
に制御するに必要な組合せ的及び直列的ロジックのすべ
てを含んでもよい。しかし、本発明の好ましい実施例で
は、周辺装置制御ユニット３４に対する基本的制御はプ
ログラム、データ及び周辺装置制御情報のためのそれ自
身の記憶装置１２４を含むマイクロプロセッサ４７によ
って行われる。データ、制御及び感知情報の転送はマイ
ク。プロセッサ４７のデータ・バス・アウト１２５、デ
ータ・バス・イン１２６及びアドレス・バス１２７によ
って行われる。マイクロプ。セツサ４７の命令セットは
ＯＰコード及びアドレス情報を含み、バス１２７上のそ
のアドレス情報は付勢又は感知されるべき周辺装置制御
ユニット３４内の特定のレジスタトリガー、ラッチ及び
ゲートを表わす。第１６図はインターフェース・バス３
５及びマイクロプロセッサ・バスに接続されたチャネル
・インターフェース・ロジック４６の主要素子を示す。

主要なユニットはパリティ・チェック（ＰＣ）及びパリ
ティ発生器（ＰＧ）を有するデータ・レジスタ・バイト
０乃びパリティ・チェック及びパリティ発生器を有する
データ・レジスタ・バイト１を含んでいる。

割込み及びサイクル・スチール（ＣＳ）シーケンスは優
先順位レベル及びポール同定のチェックを含むロジック
において制御される。他のロジックは前述のように１／
０装置に対するコマンドを有し従ってコマンド解読機構
を有するアドレス・レジスタのバィド０を含んでいる。
もう１つのロジックは前述のようにアドレス・ジャンパ
上の配線されたアドレスと比較される特定の１／０装置
をアドレスするアドレス情報のバイト１を受ける。サイ
クル・スチール（ＣＳ）ステータス・レジスタ、条件コ
ード（ＣＣ）発生器、リセット制御器及びインターフェ
ース（１／Ｆ）制御器を含むロジックがある。周辺装置
制御ユニット３４における種々のラッチを制御及び感知
するように動作するマイクロプロセッサからアドレス情
報に対するデコーダがある。第１７図は周辺装置制御ユ
ニット３４において使用するに通したマイクロプロセッ
サ４７の主要素子のブロック図を示す。前述の記憶装置
１２４、出力及び入力データ・バス１２５及び１２６、
アドレス・バス１２７が示される。そのマイクロプロセ
ッサはＯＰレジスター２８への１６ビット命令のェント
リによって制御される。そのＯＰレジスタのＯＰコード
部分はマイクロプロセッサ内の必要な制御信号を発生す
るようにサイクル制御器１２９及びタイミング・クロッ
ク１３０‘こよって利用される。記憶装置１２４はいく
つかのソースからアドレス情報を受ける記憶装置アドレ
ス・レジスタ（ＳＡＲ）１３１からのアドレス情報によ
ってアクセスされる。これらソースはＯＰレジスター２
８に含まれる命令内のアドレス情報、命令アドレス・レ
ジスタ１３２、リンク・レジスター３３及び命令アドレ
ス可能なデ−夕・アドレス・レジスタ（ＤＡＲ）スタッ
ク１３４を含んでいる。命令アドレス・レジスター３２
及びリンク・レジスタ１３３と結合してバックアップ・
レジスタ１３５及びインクレメンタ１３６は、ブランチ
、ブランチ・アンド・リターン、ブランチ・アンド・リ
ンク型のシーケンス制御を含むプログラムされた命令の
実行のシーケンスを制御するに必要な制御を与える。も
う１つのアドレス可能なしジスタ・スタツク１３７、ア
センブラ又はマルチプレクサ１３８を介して与えられる
記憶装置１２４からのデータはＡレジスタ１３９及び（
又は）Ｂレジスタ１４０に貯蔵可能である。

レジスタ１３９及び１４０は演算論理装置１４１へ入力
を与えるものであり且つデータ・バス・アウト１２５又
はデータ・バス・ィン１２６を利用するデータの転送に
対して使われるレジスタである。第１８図は第１６図と
関連して簡単に述べたチャネル・インターフェース・ロ
ジック４６の詳細を示す。

０１０命令の処理装置３０における解読の結果、１／０
制御ロジック又はチャネル３２はインターフェース・バ
ス３５を利用してイミティェィト・データ制御ブロック
（ＩＤＣＢ）を転送するように周辺装置制御ユニット３
４とコミュニケートしなければならない。

チャネル・インターフェース・ロジック４６は、好まし
い実施例に従ってマイクロプロセッサ４７によって制御
されようと或いは組合せ的及び直接的ロジックによって
制御されようと、多くの基本的素子を含まなければなら
ず、そしてこれらは１６ビットのデータ・レジスタ１４
２、アドレス・レジスター４３、コマンド・レジスター
４４及びアタツチメント又は１／○装置選択アドレス比
較回路１４５を含まなければならない。前述のように、
インターフェース・アドレス・バス４９はビット０−７
において１ノ０装置コマンドをそしてビット８一１５に
おいて１／０装置アドレスを含んだＩＤＣＢの第１ワー
ドを有する。

すべての周辺装置制御ユニット３４の初期選択は他のオ
ペレーションとは異なるものとして１／０オペレーショ
ンに対するバスの使用を区別するためにアドレス・バス
４９のビット１６によって行われる。１／０装置又はア
タッチメントの初期選択はアドレス・バス４９上のビッ
ト８−１５における１／０装置アドレスと配線された１
／０装置アドレス１３３とをアドレス比較回路１４５に
おいて比較し線１４６上に１／０装置又はアタッチメン
トの初期選択信号を与えることによって行なわれる。

１／０装置アドレスの認識によって、アドレス・バス４
９上のビット１乃至７がコマンド・レジスタ１４４へゲ
ートされ、コマンド・デコード回路１４７へ与えられる
。

マイクロプ。セツサ・アドレス・バス１２７はデコード
回路１４８において解読される。そのデコーダ１４８の
出力はアタツチメント・ロジック１４９においてデコー
ダ１４７の出力と結合される。データ転送オペレーショ
ンに対しては線１５０及び１５１上の第１又は第２出力
信号がそれぞれ直接的プログラム制御転送又はサイクル
・スチール転送を表示する。初期選択信号１ ４６はＡ
ＮＤ回路１ ５２へ１つの付勢信号を与える。

そのＡＮＤ回路１５２は１／０制御ロジックが発生した
アドレス・ケート５１に応答してアドレス・ゲート・リ
ターン信号５２を発生する。アドレス・ゲート・リター
ン信号５２に応答して１／０制御ロジック３２は１／○
装置選択を知らされる。１６ビット・データ・レジスタ
１４２はバス１５３及び１５４によってインターフェー
ス・バス５川こ相互接続される。

その１６ビット・データ・レジスタ１４２はマイクロプ
ロセッサからの制御に応答して２つの別個のサイクルで
８ビット・マイクロプロセッサ・データ・バス・アウト
１２５又はデータ・バス・イン１２６とコミュニケ−ト
する。直接的プログラム制御（ＤＰＣ）議取りオペレー
ションの場合、データ・レジスタ１４２はマイクロプロ
セッサ・データ・バス・アウト１２５からデータを受け
バス１５４を介してインターフェース・データ・バス５
０へ与える。ＤＰＣオペレーションがデータを書込むた
めのものである場合、インターフェース・バス５０の内
容は、２つの別個のサイクルにおけるマイクロプロセッ
サ・データ・バス・ィン１２６へのその後の供給のため
に、バス１５３を介してデータ・レジスタ１４２へ置か
れる。ィミディェィト・データ制御ブロック・コマンド
部分がサイクル・スチール・スタート・オペレーション
を要求する場合、バス１５３により受け取られたデータ
・レジスタ１４２の内容はマイクロプロセッサ・データ
・バス・ィン１２６を介して第１７図のマイクロプロセ
ッサの記憶装置１２４へ転送されるアドレス情報を含ん
でいる。

更に、サイクル・スチール・スタート・オペレーション
の解読に応答して、コマンド・レジス夕１４４の内容は
マイクロプロセッサの記憶装置１２４に貯蔵のためにバ
ス１５５によってマイクロプロセッサ・データ・バス・
ィン１２６へ転送される。従って、マイクロプロセッサ
の記憶装置１２４はコマンド記憶装置として利用され、
記憶装置３１はその後のサイクル・スチール・データ転
送オペレーションを制御するためのアドレス記憶装置と
して利用される。その後のサイクル・スチール・データ
転送中、アドレス・レジスタ１４３はマイクロプロセッ
サ記憶装置１２４から、前に貯蔵された記憶装置３１の
アドレス情報を、バス１５６を介して２つの連続するサ
イクルで受ける。

その後のサイクル・スチール・データ転送オペレーショ
ンにおけるこのアドレス情報はバス１５７を介してイン
ターフェース・アドレス・バス４９へ転送され、中央処
理装置の記憶装置３１のアドレス機構へ与えられる。デ
ータ・レジスタ１４２は講取り又は書込みオペレーショ
ンに対するサイクル・スチール転送のデータを有する。
ィミディェィト・データ制御ブロックにおいて受取られ
る第３型のコマンドは線１５８によって信号される準備
コマンドである。線１５８によって信号された準備コマ
ンド‘こ応答して、インターフェース・データ・バス５
０上のビット１１乃至１４が優先順位レベル・レジスタ
ー５９に貯蔵され、前述の１ビット１５がトリガー１６
０‘こ貯蔵される。優先順位レベル・レジスタ１５９の
内容は割込みリクエストが行われなければならない時１
／０装置の優先順位レベルを意味する。接続されたマイ
クロプロセッサ４７によって発生された線１６１上の割
込みリクエスト信号はトリガー１６川こ貯蔵された１ビ
ットがバィナリ１である場合ＡＮＤ回路１６２を付勢す
る。これはその１／○装置が任意のレベルで割込み可能
であることを意味する。その１／０装置が割込むことが
でき且つ割込みリクエストが線１６１において行われた
場合、レベル・デコーダー６３は割込みリクエスト・ィ
ン・バス６１上の信号線の１つを付勢するのに有効なも
のにされる。その付勢された線は優先順位レベル・レジ
スター５９に置かれた優先順位割込みレベルと関連する
。第１４図と関連して前述したように、線６１−１６に
よって信号された割込みリクエストに対するものでも又
はサイクル・スチール・リクエストに対するものでも、
ボーリング・シーケンスを開始させることによってその
リクエスト・ィン・バス６１上の任意の信号に応答する
。

そのボーリング・シ−ケンスは逐次に転送されるポール
信号６３と共にバス６２上のポール同定をすべての接続
された周辺装置制御ユニット３４へ転送する。バス６２
上のポール同定がサイクル・スチール転送を要求してい
る任意の１／０装置に対するポールを表わす場合、線１
６４上に信号が発生される。これは１／０装置が線１２
１上に示されたようなサイクル・スチール転送を要求し
た場合ＡＮＤケーート１１９を付勢して出力を発生させ
る。ポール同定バス６２がレジス夕１５９に表示される
割当てられた現在のレベルと一致する優先順位割込みレ
ベルでコード化され、そして１／０装置がＡＮＤ回路１
６２からの出力により表示される割込みを要求した場合
、ＡＮＤ回路１６５から信号が発生される。

ＯＲ回路１６６はＡＮＤ回路１１９の出力又はＡＮＤ回
路１６５の出力に応答して出力信号を発生し、次に続く
周辺装置制御ユニット３４へのポールの伝播をデゲート
する。その信号は１６７として示される。第１８図の周
辺装置制御ユニット３４の他のロジックが線１６８によ
りポール捕捉を信号される。更に、ＡＮＤ回路１６９が
付勢され、それによって周辺装置制御ユニット３４はイ
ンターフェース・バス３５におけるそれ以上の転送のた
めにサービス・ゲート・リターン信号５６を発生するこ
とによってインターフェース・バス３５上のサービス・
ゲート信号５５に応答する。第１９図、第２０Ａ及び２
０Ｂ図、第２１Ａ及び２１Ｂ図は第１８図と関連して述
べたチャネル・インターフェース・ロジック４６のロジ
ックの詳細を示す。

図示の種々の論理ブロックはＡＮＤ凶、ＯＲ（ＯＲ）、
ィンバータ（Ｎ）、排他的ＯＲ（ＥＯＲ）、及びトリガ
ー、フリップ・フロップ、ラッチの形をした種々の双安
定記憶素子及び優先順位保持回路を含んでいる。矢印を
付されて特定の論理ブロックに入る信号線及び矢印が付
されて論理ブロックを出る信号線はその線が負の電圧レ
ベルにある時その線又はブロックが有効又は真であるこ
とを表わす。逆に、矢印が付されてないことは、線が正
のレベルである時にその線又はブロックが有効又は真で
あることを表わす。第１９図において、第１８図に示さ
れた信号線割込みリクエスト１６１は双安定装置１７１
及び１７２から入力を受けるＯＲ回路１７０から発生さ
れるものとして示される。インバータ１７３は割込みリ
クエストを表わす反転した信号をチャネル・インターフ
ェース・ロジックのうちの他のロジックへ与える。マイ
クロプロセッサ４７からの制御ストローブはＡＮＤゲー
ト１７４及び１７５をサンプルし、そしてそれらＡＮＤ
ゲートの出力はそれぞれ双安定装置１７１及び１７２を
セットする。ＡＮＤゲート１７４の入力１ ７６はマイ
クロプロセッサ・バス１２７に応答して第１８図のデコ
ーダ１４８から発生される信号線であり、接続された１
／０装置が処理装置３０からの指令を必要としていると
いうマイクロプロセッサの決定を反映する。前述のよう
に、サイクル・スチール・オペレーションの一連のデー
タ制御ブロックにおける或るデータ制御ブロックは連鎖
オペレーション中のプログラム制御された割込みを表わ
すＰＣＩビットを含み、処理装置３０がサイクル・スチ
ール・オペレーションの進行をサンプルするのを可能に
する。マイクロプロセッサによるＰＣＩビットの検出は
信号線１７７の付勢を生じさせ、それによってＡＮＤゲ
ート１７５が装置１７２をセットするのを可能にする。
ＡＮＤゲート１７４又は１７５によって反映されるよう
に、これら２つの場合はいずれも周辺装置制御ユニット
３４により割込みリクエストを生ずるように動作する。
ＯＲ回路１７８は双安定装置１７１及び１７２をリセッ
トするように動作し、割込みリクエストのリセットを必
要とする多くの条件に応答して発生される信号線を入力
として受ける。これらの条件は、インターフェース・バ
ス３５におけるサービス・ゲート５５を滅勢することに
より、前に許された割込みリクエストが完了したこと又
は周辺装置制御ユニット３４が１／０停止又はシステム
・リセツトのようなインターフェース・バス３５によっ
て他の信号を受けたこと、を表わすという事実を含んで
いる。第２０図に従って配置される第２０Ａ図及び第２
０Ｂ図は第１８図の前述のブロック、即ち割込みリクエ
スト・ィン・バス６１の付勢、優先順位レベル・レジス
タ１５９における優先順位レベルのローデイング、及び
インターフェース・ポール同定バス６２上のコード化さ
れた情熱と優先順位レベル・レジスタ１５９の内容との
比較回路１２川こおける比較に関するブロック、の更に
詳細なロジックを示す。

第１８図の優先順位レベル・レジスター５９は極性保持
回路１８０乃至１８３によって表わされる。関連するＡ
ＮＤ回路１８４乃至１８７はィンバータを介してそれら
極性保持回路１８０乃至１８３にインターフェース１デ
ータ・バス５０のビット１１乃至１４のバィナリ状態を
セットする。それらバィナリ状態は準備コマンドに応答
して優先次順位レベル・レジスタに設定されるべき優先
順位レベルをコード化されている。準備コマンドを表わ
す線１５８上の信号はｍＣＢが優先順位レベル・レジス
タ１５９への優先順位レベルのェントリを必要とする時
第１８図のコマンド・デコーダ１４７によって発生され
る。

インターフェース・バス３５から受け取られるデータ・
ストローブ５４はしベル・レジスタ１５９がロードされ
るべきであることを表わす信号を線１８９上に発生する
ためにＡＮＤ回路１８８に印加される。優先順位レベル
情報をロードするために必要なもう１つの条件はＯＲ回
路１９０及びＡＮＤ回路１９１，１９２によって表わさ
れる。

この条件は、そのコマンドが書込みコマンドであり且つ
デバイス・アドレスが一致してデバイス（周辺装置）選
択を表わすこと及び特定のデバイス制御ユニットがサイ
クル・スチール・データ転送において現在関係していな
いこと、である。インバータ１ ９３及びＡＮＤ回路１
９４は周辺装置制御ユニットに対する１ビット即ち割
込解禁ビットとして第１８図における前述のラツチ１６
０へ入れられる１／０データ・バス５０のビット位置１
５を受ける。

トリガー１６川まＯＲ回路１９５によってまずリセット
され、然る後データ・バスのビット１５のバィナリ１又
は０状態にセットされる。ＯＲ回路１９５はインターフ
ェース・バス３５からのシステム又はパワー・オン・リ
セットに応答してその１ビットをリセットする入力を受
ける。第１８図における前述のＡＮＤ回路１６２は第２
０Ａ図において再び示され、１ビットの状態及び第１９
図から発生された割込みリクエスト信号１６１を受ける
ように示される。

それぞれレベル・レジスタのビット０の補数値を受ける
ＡＮＤ回路１９７及び１９８に印加されブロック・リク
エスト・ィン・バスとよばれる線１９６上に信号がない
場合、デコーダ１９９は樋性保持回路１８０乃至１８３
に入れられた優先順位レベルに従ってそれら線の特定の
１つを割込みリクエスト・ィン・バス６１に与える。そ
れはデコーダ１９９を付勢するビット０をそのデコーダ
１９９にゲートすることである。そのリクエスト・イン
・バスが滅勢則ちブロックされるべきであることを表わ
す線１９６上の信号は第２１Ａ図から与えられ、周辺装
置制御ユニット３４が割込みリクエストに応答してポー
ル捕捉を又サイクル・スチール・リクエストに応答して
サービス・ゲート捕捉を得たことを表わす。リクエスト
・ィン・バス６１の付勢をブロックするこれら２つの信
号が存在しない場合、そのリクエスト・ィン・バスは特
定の割当てられたレベルでの連続した割込みリクエスト
を反映する。処理装置３０１こおけるプログラミングの
全面的な制御の下に準備コマンド及びデータ・ストロー
ブが周辺装置制御ユニットにより受け取られ得るので、
極性保持回路１８０乃至１８３の内容はいつも修正可能
である。割込みリクエストによってＡＮＤ回路１ ６２
が予め付勢され且つ予めポール又はサービス・ゲート捕
捉が存在しない場合、デコーダ１９９は付勢されたまま
であり、極性保持回路１８０乃至１８３に入れられた優
先順位レベルの任意の新しいコードに従って直ちに変更
可能である。第２０Ｂ図は優先順位レベル・レジスタ１
５９のビットとポール同定バス６２のビットとの間の一
致を信号する排他的ＣＲ回路２００を示している。

そのポール同定バス６２はポール信号捕捉を生じさせる
ために第２１Ａ図のロジックにおいて利用される。第２
１図に従って配置される第２１Ａ図及び第２１Ｂ図はポ
ール信号６３及びポールプライム信号６４の受信及びポ
ール同定バス６２のビットとしベル・レジスタ１５９の
内容との比較の結果に関連して周辺装置制御ユニット３
４のチャネル・インターフェース・ロジック４６のロジ
ックを示す。

このロジックは、その後のポール・リターン信号の発生
又は他の周辺装置制御ユニット３４へのポール信号の伝
播の時のポール信号６３，６４の捕捉のためのものであ
る。第２１Ａ図では、第１及び第２の入力においてポー
ル信号６３及びポール・プライム信号６４を受けそれら
に応答して内部ポール信号を線１１８上に発生する第１
４図のＡＮＤ回路１ １ ７が再び示される。

その内部再付勢（リパワー）されたポール信号１１８は
極性保持双安定装置２０４に印加され、その双安定装置
２０４の安定状態はＡＮＤ回路２０５及び２０６の制御
効果に使用される。それらＡＮＤ回路はいずれも内部再
付勢されたポール信号１１８を受ける。装置２０４の状
態によってＡＮＤ回路２０５は次に続く周辺装置制御ユ
ニットに対するポール信号６３となるポール伝播信号を
発生し、或いはＡＮＤ回路２０６はポール・リターン信
号を発生するように動作しラッチ２０７をセットするこ
とによってポール捕捉を周辺装置制御ユニットの内部ロ
ジックへ表示する。内部再付勢されたポール信号１１８
に応答して表示されるべき極性保持回路２０４の状態は
極性保持回路２０９又は２１０の状態に応答するＡＮＤ
回路２０８によって制御される。

ポール捕捉又はサービス・ゲート捕捉が生じなかったこ
とを表わすＯＲ回路２１ １からの有効出力が存在しな
い場合、ＡＮＤ回路２１２及び２１３は付勢される。Ａ
ＮＤ回路２１２はマイクロプロセッサによってセットさ
れたチャネル・インターフェース・ロジックのうちの他
のロジックにおけるトリガーからの線２１４上のサイク
ル・スチール・リクエスト信号に応答して極性保持回路
２０９に信号する。同様に、第２０Ａ図におけるＡＮＤ
回路１６２からの線２１ ５上の信号に応答してＡＮＤ
回路２１３は極性保持回路２１川こ信号するのに有効に
される。線２１４上に表示されるサイクル・スチール転
送に対する要求は１／０制御ロジック３２に与えられる
リクエスト・イン・バス６１のビット１６を付勢するの
に有効となる。

１／０制御ロジック３２は特定のコード組合せでもつて
ポール同定バス６２を付勢することによってサイクル・
スチール・リクエストに応答する。

このコード組合せはポール同定バス６２のビット位置０
，３及び４のバィナリＩ状態に応答するＡＮＤ回路２１
６によって認識される。サイクル・スチール・ポール同
定の基本的表示はバィナリ１状態になければならないポ
ール同定バス６２のビット０である。ポ−ル同定バス６
２のビット位置０がバィナリ０状態にある時、残りのビ
ット位置は特定の優先順位レベルを表示するように解読
される。ＡＮＤ回路２１６がサイクル・スチール・ポー
ルを表わすポール同定バス６２に応答して付勢される時
、極性保持回路２０９は線２１７上の信号によって付勢
され、サイクル・スチール・オペレーションに対するポ
ールの認識と共に線２１４上のサイクル・スチール・リ
クエストの存在を表わす。

極性保持回路２１ ０‘まＡＮＤ回路２１ ９が付勢さ
れる時線２１８上の信号によってゲートされる。

ＡＮＤ回路２１９はポール同定バス６２のビット位置０
‘こおけるバィナＩＪＯ及びＡＮＤ回路２２０からの出
力が存在する場合に有効にされる。ＡＮＤ回路２２０は
第２０Ｂ図の排他的ＯＲ回路２００乃至２０３の出力を
受ける。ジックであり、ポール同定バス６２上のコード
が第１８図の顔先順位レベル・レジス夕１５９において
表わされた優先順位レベルに等しい時に付勢される。従
って、第２１Ａ図及び第２１Ｂ図の主要部分は、受け取
ったポール信号を次に続く周辺装置制御ユニットへ伝播
するか、又はサイクル・スチール・リクエストが行われ
そしてポール同定バスがサイクル・スチール・リクエス
トに対するポールを表示する時或いは割込みリクエスト
が行われそしてポール定バス６２上のコードがそのポー
ル信号を受ける周辺装置制御ユニットの綾先順位割込み
レベルに等しい時ラツチ２０７をセットすることによっ
てポールを捕捉する、ポール受信装置を示す。

ラツチ２０７におけるポール信号の捕捉はＯＲ回路２１
１を動作させて信号１９６によりリクエスト・イン・バ
ス６１はブロックする。

ラツチ２０７からのポール捕捉信号は極性保持回路２２
１を付勢するのに有効となる。犠牲保持回路２２１はそ
の後データ・ストローブ５４又はサービス・ゲート５５
の受取りに応答してＯＲ回路２２２からの付勢信号に応
答する。ＯＲ回路２２２からの信号２２３はＡＮＤ回路
２２４及びＯＲ回路２２５を介てポール捕捉ラルツチ２
０７をリセットするのに有効となる。極性保持回路２２
１によるＯＲ回路２２２からの信号２２３の受信はその
回路２２１を１／０制御ロジック３２へのサービス・ゲ
ート・リターン信号５６を付勢するのに有効にする。極
性保持回路２２１はサービス・ゲート捕捉を表わす信号
２２６を与える。

その信号２２６は第２０Ａ図及び第２０Ｂ図に示された
ロジックにおいて利用され且つそれぞれ遅延を生じさせ
る一連のィンバータ回路２２７を介してサービス・ゲー
ト遅延とよばれる信号２２８を発生させるように働く。
極性保持回路２２１がィンバータ２２９によってリセッ
トされるまで、線２３０上の信号はＯＲ回路２１１にお
いて有効であり信号１９６を保持してリクエスト・ィン
・バス６１上の適正な信号線の付勢をブロックさせる。
ＡＮＤ回路２３１は線２３２上に信号を与えて前にセッ
トされたサイクル・スチール・リクエスト・トリガーを
リセットする。

そのトリガーは前にリクエストされたサイクル・スチー
ル転送が認められたこと及びそれ以上のそしてその後の
サイクルが開始可能であることを最終的にマイクロプロ
セッサに表示する。その結果、特定のマイクロプロセッ
サ命令の解読からの線２３３上の信号はそれ以上のボー
リング・オペレーションに備えて極性保持回路２０４，
２０９及び２１０をリセットするのに有効となる。ＯＲ
回路２３４及び２３５は１／０停止６５、システム・リ
セット６８又はパワー・オン・リセット６７を表わすイ
ンターフェース信号を受けて周辺装置制御ユニット３４
のロジックに対してリセット信号を与える。

そのリセツト信号は第２０Ａ図のＯＲ回路１９５におい
て有効な線２３６上の信号を含み周辺装置制御ユニット
３４の１ビットをリセットしてそれ以上の割込みリクエ
ストを阻止する。第１９図、第２０Ａ図、第２０Ｂ図、
第２１Ａ図、第２１Ｂ図には、周辺装置制御ユニット３
４の詳細なロジックが示された。

このロジックはサイクル・スチール・データ転送オペレ
ーション又は割込み処理に対するボーリング機構に応答
及び作用するという目的に有効である。更に、データ転
送の直接的プログラム制御のために利用されるインター
フェース・バスとは独立して機能し得る周辺装置制御ユ
ニット内のロジックが示された。周辺装置制御ユニット
のロジックは、ィンタ−フェース・バスにおいて生じる
かも知れない他のオペレーション又は接続された周辺装
置に予め与えられた前のコマンドに応答して開始された
オペレーションに関係なく、周辺装置優先順位割込みレ
ベルに変える目的でインターフェース・バス上の情報と
相互作用し得るというィンタ−フェース・バス概念も与
えられた。１／０制御ロジック １／０制御ロジック３２の詳細が第２２図乃至第２６図
を使って説明される。

４つの相異なるレベルの優先順位で動作し得る処理装置
３０‘こおいて、第２２図のように配列される第２２Ａ
図及び第２２Ｂ図のロジックはＩＪクェスト・イン・バ
ス６１上の割込みリクエストが処理装置３川こおいて現
在有効なしベルよりも高い又は低い優先順位レベルでの
ＩＪクェストを意味するかどうかを決定する。

処理装置３０の現在の動作レベルは処理装置バス７２の
ビット位置１４及び１５において示され、線２３９上の
プログラム制御される信号によってラツチ２３７及び２
３８へクロックされる。

プログラムは他の目的で処理装置バス７２のビット位置
１４及び１５へ与えるためのＡＮＤ回路２４１及び２４
２をサンプルするよう線２４０を付勢することによって
現在のレベルをサンプルすることができる。現在の動作
レベルはラッチ２３７及び２３８におけるコード化され
た表示であり、デコーダ２４３のＡＮＤ回路によって解
読されてそのデコーダ２４３の４つの出力線の１つを付
勢ごせて現在の動作レベルを表示させる。

第４図に示される割込みロジック６９はＡＮＤ回路２４
４乃至２４７を含み、それらの出力は任意の割込みリク
エストがその時点でサンプル可能であることを表わす線
２５２上の処理装置により制御される信号に応答して関
連ラッチ２４８乃至２５１へ入れられる。

デコーダ２４３の出力及びリクエスト・ィン・バス６１
のビット０乃至３の付勢された又は城勢された状態に従
ってＡＮＤ回路２４４乃至２４７のうちの１つだけがク
ロック信号２５２の時間に関連ラッチ２４８乃至２５１
にバィナリＩをセットするように働く。レベル出力２５
３乃至２５６はどの割込みレベルがポールされるべきか
を１／０制御ロジック３２へ表示する。ポールされるべ
きレベルはラッチ２３７及び２３８に貯蔵された現在の
レベルでもよく、或いはリクエスト・ィン・バスがより
高いレベルのリクエストによって付勢される場合にラッ
チ２４８乃至２５１の出力がそのリクエストされている
高いレベルに対して割込み及びポールする必要のあるこ
とを表示する。ラッチ２５７乃至２６０より成るマスク
・レジスタは線２６１上の処理装置により発生された信
号に応答して処理装置バス７２のビット位置１２乃至１
５からバィナリ１又は０にセット可能である。

マスク・ラッチ２５７乃至２６０の内容は、処理装置バ
ス７２によって処理装置に与えるために、線２６２上の
処理装置により発生された信号によって関連のＡＮＤ回
路を介してサンプル可能である。リクエスト・ィン・バ
ス６１に接続された関連の駆動器を介するマスク・ラッ
チ２５７乃至２６０の効果はリクエスト・イン・バス６
１の関連の線における任意のりクェスト信号の影響を無
効にすることである。従って、プロセッサ・プログラム
制御の下に、１／０装置からの特定のレベルの任意の割
込みリクエストを無効にすることができる。多くの処理
装置はすべての１／０割込み動作をマスクする能力を有
する。

ここに詳細に示されるものは指定されたレベルでの割込
みのマスクであり、周辺装置制御ユニット３４の前述の
説明は準備コマンド‘こより転送される１ビットの形で
第３レベルのマスキングを示した。第４図のポール・シ
ーケンス制御装置７５は第２３図に従って配置される第
２３Ａ図及び第２３Ｂ図において更に詳細に示される。

処理装置３０のシーケンスにおける特定の時間に、読取
専用制御記憶装置は割込みＩＪクェストが認められるべ
きことを表わすマイクロ命令を解読しそしてそのような
ことは線２６３を介して信号される。信号２６３はラツ
チ２６４へ入れられ且つエンコーダ２６５の出力を１対
のラツチ２６６及び２６７へ入れさせるように働く。ラ
ッチ２６６及び２６７の内容は第２２Ｂ図の割込み優先
順位決定ロジックから付勢されたレベル信号線２５３乃
至２５６のバィナリ・コード化された値である。信号線
２６８上のラツチ２６４の出力は競合解決ロジック２６
９へ１つの入力として印加される。

割込みリクエストを認めるたの処理装置３０の決定に関
係なく、競合解決ロジック２６９はリクエスト・ィン・
バス６１のビット位置１６によって任意のサイクル・ス
チール・リクエストを受ける。ポール信号６３はポール
・タグ・ラツチ２７０のセット状態によって発生される
。

ポール・タグ・ラッチ２７０がセットされず、従ってポ
ール信号６３を発生しない場合、ＡＮＤ回路２７１及び
２７２は競合解決ロジック２６９、割込みプレサイクル
・ラツチ２７３及びサイクル・スチール・プレサィクル
・ラッチ２７４を作動させる。ポール・夕グ・ラツチ２
７０が作動してない場合、適正なブレサィクル・ラッチ
２７３又は２７４が競合解決ロジック２６９に従ってセ
ットされそしてそのロジック２６９におけるそれ以上の
変化を禁止する。ＯＲ回路２７５は割込みプレサィクル
又はサイクル・スチール・プレサィクルによって付勢さ
れてＡＮＤ回路２７６へ１つの入力を与える。

そのＡＮＤ回路２７６のもう１つの入力はポール・リタ
ーン信号６５又はバースト・リターン信号６０によって
ＯＲ回路２７８を介してセットされるトリガー２７７の
不作動状態である。ＡＮＤ回路２７６が付勢される時、
その出力信号がポール・スタート・ラツチ２７９をセッ
トする。

そのラッチ２７９は適当な遅延の後ポール信号６３の発
生を開始させるためにポール・夕グー・ラッチ２７０を
セットするように働く。遅延回路２８０の出力がポール
・夕グ・ラツチ２７０‘こおいて有効になる前に、ポー
ル同定バス６２における情報はェンコーダ２８１の出力
に従って付勢されているであろう。

ェンコーダ２８１はラッチ２６６及び２６７に貯蔵され
た割込みレベルのコード化された値からの入力を受け及
びサイクル・スチールがポールされようとしている場合
には線２８２上の信号を受ける。前述のように、バス６
２上のサイクル・スチール・ポール同定はサイクル・ス
チールが生じつつある場合にェンコーダ２８１によって
発生される所定のコードである。或いは、ェンコーダ２
８１は、割込みサイクルが要求されている場合、付勢さ
れた割込みレベル信号２５３乃至２５６のうち特定の１
つと関連してポール同定バス６２上にコード化された出
力を与える。前のオペレーションからのサービス・ゲー
ト・リターン信号５６が減勢しそしてラツチは予めセッ
トされていないものと仮定すると、ラツチ２８３又は２
８４は割込みプレサイクル・ラツチ２７３又はサイクル
・スチール・プレサイクル・ラツチ２７４が予めセット
されていたかどうかに従ってセットされる。

線２８５上の信号又は線２８６上の信号は１／０制御ロ
ジックにおけるその他のロジックへ発生される。更に、
線２８８上のＯＲ回路２８７の出力は第４図のインター
フェース・ゲート制御装置７６へのＩＪクェストを生じ
させるために発生され、サイクル・スチール又は割込み
リクエストを処理するための残りのインターフェイス・
シーケンスを制御するよう周辺装置制御ユニット３４へ
サービス・ゲート５５を発生する。ＯＲ回路２７８にお
いてポール・リターン信号６５又はバースト・リターン
信号６０が受け取られる時、ポール又はバースト・リタ
ーン・トリガー２７７がセットされる。これはＯＲ回路
２８９を付勢ごせてポール・タグ・ラッチ２７０をリセ
ツトさせる。ポール・タグ・ラツチ２７０のリセット及
びポ−ル・リターン又はバースト・リターン信号の不在
によってィンバータ２９川まトリガー２７７をリセット
する。第４図のインターフェース・チェック制御装置８
１は或る期間後には適正に完了しないポール・シーケン
スの開始を信号するための手段である。

ＯＲ回路２９１はポール・タイムアウト・クロツクを可
能にする信号を線２９２上に発生する。ＡＮＤ回路２７
６によってセットされるラツチ２７９からの１つの入力
はポール・シーケンスの開始を表わす。ＯＲ回路２９１
へのもう１つの入力はポール・タグ・ラッチ２７０から
釆る。一方、そのラツチ２７０はそれがリセツトされる
時ポール・タイムアウト可能の適正な素子をリセットす
る。ＯＲ回路２９１への第３の入力はポール・リターン
信号６５が過度な期間の間アクティブのままになってい
たことを表わす。１つの周辺装置がいくつかのデータ転
送のために長い期間インターフェイスを捕捉していると
いう事実を信号するバースト・リターン６０はバースト
・サイクル・スチールが不定期間アクティブであり得る
のでポール・タイムアウト可能信号２９２には影響を与
えない。

割込みサイクル・ラツチ２８３又はサイクル・スチール
・ラツチ２８４をセットすることはＯＲ回路２８７を介
してトリガー２９３をセットさせる。

バースト・リターン信号６０が存在しない場合ＡＮＤ回
路２９４はプレサィクル・ラツチ２７３又は２７４をリ
セットするように働く。或いは、バースト・リターン・
サイクル・スチール転送によってプレサィクル・ラツチ
２７３及び２７４はリセットされずその後のｌｊクェス
トに応答する。ＡＮＤ回路２９５はサービス・ゲート・
リターン信号５６が受取られ且つサ−ビス・ゲート５５
を発生するトリガーがオフにされる時付勢され、そのサ
イクルの完了を設定するためのサービス・ゲ−トを１つ
の周辺装置が受け付けたことを表わす。

そこでこれは割込みサイクル・ラツチ２８３及びサイク
ル・スチール・サイクル・ラツチ２８４をリセットする
ように動作する。第２４Ａ図、第２４８図及び第２５図
は第４図のインターフェ−ス・ゲート制御装置７６の論
理的詳細を示す。

競合ロジック２９６はサイクル・スチール又は割込み処
理のためにインターフェース・バス３５を使う必要があ
ることを表わす第２３Ｂ図からのサービス・ゲート・リ
クエスト信号２８８と処理装置３０からの１／０信号７
７との間の結合を解くのに必要な制御回路である。一旦
この結合が解かれるとそれはサービス・ゲート可能ラッ
チ２９７又は０１０可能ラッチ２９８へ出力を与える。
ラッチ２９７がセットされると仮定すると、サービス・
ゲート・トリガー２９９へクロック入力として信号が与
えられる。オンとなるこのトリガーはサービス・ゲート
・タグ５５としてインターフェース３５へ与えられる。
それはＡＮＤ回路３００へも割込終了ラツチ３０ １の
条件づけ入力として割込みサイクル２８５及び処理装置
３０からの０１０リセット信号８９と共に与えられる。
サービス・ゲート・トリガー２９９はＯＲ回路３０２へ
の１つの入力である。そのＯＲ回路３０２はエラー制御
装置へゲート・タイムアウト可能信号３０３を発生する
ために０１０可能ラッチ２９８からの入力及びＡＮＤ回
路３０５及び線３０６を介してサービス・ゲ−ト・リタ
ーン５６を受ける。一日サービス・ゲート５５がインタ
ーフェースに与えられると、サービス・ゲート・トリガ
ー２９９はサービス・ゲート・リターン信号５６の到着
を待つ状態になる。サービス・ゲート・リターン５６又
はアドレス・ゲート・リターン５２の認識はリターン・
トリガー３０４によって行われる。

リターン・トリガー３０４にロジックはアドレス・ゲー
ト・リタ−ン信号５２及びサービス・ゲート・リターン
信号５６の両方が滅勢してなければならずそして２つの
信号が到達しなければならないというようなものである
。これはそれら信号がいずれもインターフェースにおい
て永久的に付勢せずエラー状態を表わすことを保証する
ためである。この結果、サービス・ゲート・リターン信
号５６の不認識によるタイムアウト・エラーを生ずる。
サービス・ゲート・トリガー２９９はリセットされず、
従ってゲート・タイムアウト可能信号３０３はエラーを
信号するための期間が経過して機械チェック条件を処理
装置３０においてセットするまで付勢のままとなる。サ
ービス・ゲート・リターン信号５６が論理的１の状態に
ある時、リターン・トリガー３０４はオンにされる。

サービス・ゲート・リターン信号５６及びリターン・ト
リガー３０４の出力は内部サービス・ゲート・リターン
信号３０６を発生するＡＮＤ回路３０５へ印加される。
内部サービス・ゲート・リターン信号３０６はＯＲ回路
３０２へ１つの入力として印加され、サービス・ゲート
・リターン信号５６の受信を線３０３を介してタイムア
ウト機構へ信号させる。リターン・トリガー３０４の出
力は遅延回路３０７へ入力として印加される。その遅延
回路の出力はゲート遅延ラツチ３０８をセットするのに
利用される。リターン・トリガー３０４の出力及び遅延
回路３０７からの出力の不在はＡＮＤ回路３０９を付勢
して信号３１０を発生させ第４図に示された条件コード
・ラツチ７８への条件コード・イン・バス５３上に情報
をクロックさせる。

ゲート遅延ラッチ３０８がセットされる時、それはサイ
クル・スチール記憶装置リクエスト・トリガー３１１へ
クロックを与える。記憶装置リクエスト・トリガー３１
１は記憶装置３１へのサイクル・スチール記憶装置リク
エストである出力３１２を与える。サイクル・スチ−ル
記憶装置リクエスト・トリガー３１１はサイクル・スチ
ール・オペレーションに対する記憶装置シーケンスの終
了を信号する線３１３上の記憶装置３１からの信号によ
ってリセットされる。ゲート遅延ラッチ３０８の反転し
た出力及びサービス・ゲート・トリガー２９９の出力は
ＡＮＤ回路３１４に印加される。

そのＡＮＤ回路３１４は１／０アドレス・バス４９を第
６図のサイクル・スチールＡＳＲＩ Ｉ Ｏへゲートす
るために便用される。これはそのシーケンスが割込みオ
ペレーション又はサイクル・スチール・オペレーション
のいずれでも生ずる。ＡＮＤ回路３１ ４の出力はＯＲ
回路３１５にも印加され、第５図のサイクル・スチール
ＳＤＲ９４における情報のクロッキングを制御する。Ｏ
Ｒ回路３１５へのもう１つの入力はＡＮＤ回路３ １
６からのものであり、そのＡＮＤ回路３ １ ６は記憶
装置制御装置からのデー夕・ストローブ３１７、サイク
ル・スチール・サイクル信号２８６、及びインターフェ
ースからの入出力ィンディケータ５７のバィナリ状態を
受ける。サイクル・スチール・サイクル信号２８６及び
入出力ィンディケータ５７におけるバィナリＩ表示はＡ
ＮＤ回路３１８を付勢して第５図のインターフェース・
ゲートＣＩ０３を作動させ、サイクル・スチールＳＤＲ
９４を１／０データ・バス５０へゲートさせる。

ＡＮＤ回路３１９は入出力インディケータ５７がバィナ
リ０である時に付勢され、サイクル・スチール書込みデ
ータ転送を表わす信号を線３２０上に発生する。線３２
０の反転した信号は線３２１上に発生し記憶装置３１へ
サイクル・スチール議取りオペレーションを表示する。
ＡＮＤ回路３１９の出力はＯＲ回路３２２へも与えられ
、第５図のインターフェース・ゲートＢＩ０４を付勢し
て１／０データ・バス５０上のデータをサイクル・スチ
ールＳＤＲ９４へ入れさせる。ＯＲ回路３２２への他の
入力は割込みサイクル線２８５における信号及びＡＮＤ
回路３２３の出力であり、そのＡＮＤ回路３２３はコマ
ンド・デコーダからの○１０読取りデコードの線３２４
上の表示及び０１０可能ラッチ２９８の出力を受ける。

サイクル・スチール・サイクル信号２８６は記憶装置３
１がバイト転送又はフル・ワード転送のどちらに対して
サイクルされているかを線３２６によって記憶装置３１
へ表示するためにワード・バイト・ィンディケータ５８
のバィナリ状態と共にＡＮＤ回路３２５へも印加される
。サイクル・スチール記憶装置リクエスト３１２が発生
された時、１／０制御ロジック３２はそのシーケンスが
終了したという記憶装置３１からの表示を待つ。

これはサイクル・スチール記憶装置リクエスト・リセッ
ト３１３の作動によって１／○制御ロジック３２へ表示
され、サイクル・スチール終了ラツチ３２７をセットす
る。サイクル・スチール終了ラッチ３２７はサービス・
ゲート・トリガー２９９がリセットされる時にリセット
される。割込み終了ラツチ３０１及びサイクル・スチー
ル終了ラッチ３２７はＯＲ回路３２８へ入力を与える。
ＯＲ回路３２８の出力はリターン・トリガー３０４の出
力と共にＡＮＤ回路３２９へ印加されサ−ビス・ゲート
・トリガー２９９をリセットする。ＯＲ回路３２８の出
力はパルス発生器３３１へ出力を与えるＯＲ回路３３０
へも与えられる。パルス発生器３３１はデータ・スト。
一ブ５４を発生する。データ・ストローブ５４は内部サ
ービス・ゲート・リターン信号３０６と共にＡＮＤ回路
３３２へ印加されてＯＲ回路３３３へ入力を供給される
。ＯＲ回路３３３はインターフェース３５へ与えられる
サービス・ゲート信号５５を発生する。ＯＲ回路３３３
へのもう１つの入力はサービス・ゲート・トリガー２９
９である。リセット・サイクル・スチール記憶装置リク
エスト信号３１３が記憶装置から１／０制御ロジックに
到達する時、データ・ストローブ５４が発生され、サー
ビス・ゲート・トリガー２９９がリセットされる。しか
し、サービス・ゲート信号５５はデータ・ストローブ５
４の滅勢まで付勢したままである。データ・ストローブ
５４及びサービス・ゲート５５は同時に滅勢し、周辺装
置制御ユニット３４へそれが今やそのサービス・ゲート
・リクエスト信号５６を滅勢し得ることを信号する。デ
ータ・ストローブ５４及びサービス・ゲート５５が滅勢
された時、１／０制御ロジック３２は再びその周辺装置
制御ユニット３４がそのサービス・ゲート・リターン５
６を滅勢するのを待つ。これが起ると、１／０制御ロジ
ックは正規の状態に戻され、競合ロジック２９６の次の
出力が信号シーケンスを開始するのを待つ。競合ロジッ
ク２９６が線７７上の０１０命令解読信号に応答しそし
て０１０可能ラッチ２９８をセットする時、アド・レス
・バス４９のビット位置１６は付勢され１／０バス３５
におけるすべての周辺装置制御ユニット３４の初期選択
を与える。

更に、スタート・トリガー３３４がセットされ、或る遅
延の後アドレス・ゲート・ラッチ３３５をセツトする。
アドレス・ゲート・ラツチ３３５は１／０停止命令解読
が存在しないことが線８８によって表示される場合ＡＮ
Ｄ回路３３６においてアドレス・ゲート信号５１を生じ
させる。アドレス・ゲート・ラツチ３３５はＯＲ回路３
３７がデータ・ストローブ５４又はＡＮＤ回路３３８の
出力によって付勢される時リセットされる。遅延回路３
３９はリターン・トリガー３０４がアドレス・ゲート・
リターン信号５２を受けそれによってアドレス・ゲート
・ラツチ３３５をリセツトする時にＡＮＤ回路３３８を
付勢する。０１０命令に応答して、１／０アドレス・バ
ス４９及び１／０データ・バス５川こｍＣＢにおける情
報を転送するためには第５図及び第６図に示されるよう
に多数の信号線が処理装置３０に与えられなければなら
ない。

従って、第２４Ｂ図はこの目的のために処理装置３０に
おける種々のレジスタに与えられる多数の信号線を示す
。第２５図はサイクル・スチール・ステータス・バス５
９の種々のビット位置を付勢するためのロジックを示す
。

サイクル・スチール・ステータス情報は線２８６によっ
て示されるサイクル・スチール・サイクル・オペレーシ
ョン中周辺装置制御ユニット３４に与えられる。線２８
６における信号はそれぞれサイクル・スチール・ステー
タス・バス５９のビット位置と関連する一連のラッチ３
４０乃至３４３を付勢する。例えば、無効記憶装置アド
レス３４４、記憶装置パリティ・エラー３４５、又は記
憶装置保護チェック３４６、ような任意のエラーが記憶
装置３１において検出される場合、第２４Ａ図における
リセット・サイクル・スチール記憶装置リクエスト信号
３１３より前に、適当な信号線が作動され、サイクル・
スチ−ル・ステータス・バス５９によりインターフエ−
スに与えるためのステータス・バス・ラツチ３４０乃至
３４３に設定される。１／０制御ロジック３２が記憶装
置３１の入力サイクルにおいてパリティ・エラーを検出
した場合、ビット３が付勢されそしてこのステータス・
バス条件の発生が記憶装置３１へ読取りサイクルを強制
する。

第４図のインターフェース・チェック制御装置８１のシ
ーケンス・タイミング・チェック部分が第２６図に詳細
に示される。

タイマー３４７及び３４８の各々はバィナリ除算器のチ
ェーンである。適当な付勢信号が作動しない時、そのチ
ェーンはリセットに保持され、インクレメントは禁止さ
れる。付勢信号が作動すると、その除算器はカウントす
るのを可能にされる。それらタイマーはクロック信号に
応答してカウントするのを可能にされ、それらタイマー
に接続されたデコーダは指定された数のカウントの累計
を検出し、そして１／０チェック条件を線８３上にセッ
トする。その条件は処理装置３０のプログラム・ステー
タス・ワ−ド‘こセットされる。指定された時間が経過
してしまう前にタイマーへの付勢信号が不作動条件に戻
る場合、タイマーはエラー状態を信号することなくリセ
ツトされる。タイマー３４７はポール・シーケンスの適
正なタイミングを検出し、タイマー３４８はサービス・
ゲート信号及びアドレス・ゲート信号の適正なタイミン
グを検出する。ＡＮＤ回路３４９は割込みサイクル中パ
リティ・エラーに関するチェックを与え、そしてＡＮＤ
回路３５川まアドレス・ゲート信号及びサービス・ゲー
ト信号の両方が発生されている時のチェック又はエラー
表示を与える。

残りのステータスの報告第２７図は、ＤＣＢの連鎖が必
要とされそしてステータス情報が処理装置３０への割込
みないこ記録されるサイクル・スチール・オペレーショ
ンに関連した本発明のオペレーションを表わすものであ
る。

ＤＣＢの制御の下に転送されるべきデータの量はカウン
ト・フィールドにおいてバイトで指定される。１つの周
辺装置が転送しなければならないデータがそのカウント
に一致しない場合エラー条件が起り得る。

このエラーは不正長レコード（ＩＬＲ）とよばれる。テ
レプロセシング線のような周辺装置はいましばＩＬＲを
生ずる。

そのような周辺装置を制御する処理装置３０内に含まれ
たプログラムは如何に多くのデータが転送されたかの如
き転送に関する情報を知る必要がある。この決定は連鎖
内の各ＤＣＢに対してＩＬＲが検出される時に行われる
。これは周辺装置がＩＬＲ例外を認識することを必要と
し、処理装置へ割込みをし、そしてサイクル・スチール
・ステータス・スタートの転送形式を処理装置から開始
させる。このオペレーションは前述のようなＩＬＲが周
辺装置オペレーションに対する例外ではなく正規状態で
ある場合時間がかかり望ましくない。ＩＬＲが正規のも
のであり且ついまいま生ずる時、プログラムはその検出
を抑止しエラーとして報告することが望ましいことがあ
る。

これは本発明に従って各ＤＣＢにおける制御ワードのビ
ット４において見られる不正長抑止（ＳＩＬ）フラック
の使用によって達成することができる。ＳＩＬフラッグ
がオンである時、ＤＣＢにおける周辺装置依存のパラメ
ータ・ワード４は残りステータス・アドレスとして再定
義される。完全なＤＣＢが記憶装置３１から周辺装置制
御ユニット３４へ転送されることを想起すると、残りス
テータス・アドレスはその周辺装置制御ユニットのマイ
クロプロセッサ４７の記憶装置１２４に貯蔵される。

その周辺装置３３が特定のＤＣＢに対するデータ転送を
終っている時、それはその後のサイクル・スチール転送
オペレーション中残りステータス・アドレスを使いその
残りカウント（データ転送後に残っているカウント）及
び２個までの追加のデバイス（周辺装置）ステータス・
ワードを記憶装置３１に貯蔵する。１であるＳＩＬビッ
トは実際には例外条件ではないものとしてＩＬＲを定義
している。

報告する例外条件がないと、その周辺装置はＤＣＢの連
鎖アドレス情報（ＤＣＢにおいてそのように指定される
場合）を利用してその連鎖における次のＤＣＢを得る。
処理装置３川こおけるプログラムによって必要とされる
情報が自動的に貯蔵されるので、プログラムは各ＤＣＢ
フェッチ及び実行の後その周辺装置へのサイクル・スチ
ール・ステータス・スタート転送を実行する必要がない
。このオペレーションの望ましい特別機構はプログラム
によって定義された記憶装置内の独立したロケーション
に残りステータス情報を貯蔵させ且つＤＣＢの各々に挿
入させるという能力である。

従って、ＤＣＢはプログラマの希望で主記憶装置内に情
報の読出されたブロックを保持してもよい。これは複数
のＤＣＢ連鎖オペレーション中ステータス情報の連続し
たブロックを形成する能力を与え、従って個々のデータ
制御ブロックからステータス情報を分類しなければなら
ないという余分な仕事からプログラマを救うものである
。

【図面の簡単な説明】

第１図は本発明を利用するデータ処理システムの主要構
成素子を示すプ。 ック図、第２図は本発明を利用するデータ処理システム
の物理的構成を示す図、第３図は本発明に従って中央処
理装置（ＣＰＵ）における１／０制御（チャネル）ロジ
ックと周辺装置制御ユニットとを相互接続する入出力（
１／０）インターフエース（１／Ｆ）バスの線を示す図
、第４図はデータ処理システムの１／○制御ロジックの
主要構成素子を示すブロック図、第５図は本発明との相
互作用及び本発明の理解に必要な中央処理装置のレジス
タ及びデータ・バスを示す図、第６図はアドレス情報を
処理するために本発明を利用した中央処理装置のレジス
タ及びバスを示す図、第７図は本発明に従って１／○オ
ペレーションを開始させるためのデ−タ処理システムの
プログラム命令及びイミデイェィト・データ制御ブロッ
ク（ＩＤＣＢ）を示す図、第８図は周辺装置制御ユニッ
トへ転送されるィミディェィト・データ制御ブロック内
の情報及び関連するタイミングを示す図、第９図はオベ
レート１／０命令（０１０）、ィミデイェイト・データ
制御ブロック（ＩＤＣＢ）、データ制御ブロック（ＤＣ
Ｂ）、及びデータの内容及び相互作用を示す図、第１０
図は本発明に従って１／０オペレーションを制御するた
めに利用されるデータ処理システムの主記憶装置に貯蔵
されたデータ制御ブロック内のデータ制御ブロック及び
制御ワードの内容を示す図、第１１図は本発明に従って
データ処理システムの記憶装置と周辺装置制御ユニット
との間のサイクル・スチール（ＣＳ）に基くデータの転
送に関連する１／０インターフェース・バス線及びタイ
ミングを示す図、第１２図は本発明に従ってインターフ
ェース・バスにおけるその後のコミュニケーションを開
始させるために周辺装置制御ユニットをポールするため
の１／０インターフェース・バス線及びタイミングを示
す図、第１３図はインターフェース・バスを使用して周
辺装置を選択するために周辺装置制御ユニットから周辺
装置制御ユニットへ逐次ポール信号が伝播されるという
概念を示す図、第１４図は先行の周辺装置制御ユニット
からポール信号を受け、インターフェースを捕捉し、デ
ータ処理システムの１／０制御ロジックにそれを信号で
戻すための主要構成素子を示す図、第１５図は本発明の
１／０インターフェ−ス・バスに接続された周辺装置制
御ユニットの主要構成素子を示す図、第１６図はインタ
ーフェース・バスを周辺装置制御ユニットに接続するチ
ャネル・インターフェース・ロジックの主要構成素子の
ブロック図、第１７図は特定の周辺装置制御ユニットの
一部分として本発明の好ましい実施例において利用され
るマイクロプロセッサの主要構成素子を示す図、第１８
図は本発明に従って周辺装置制御ユニットの周辺装置制
御ロジック内のマイク。プロセッサの種々のデータ・バ
スと１／０インターフェースとの相互接続を示すブロッ
ク図、第１９図は本発明のインターフェース・バスを利
用して周辺装置制御ユニットが中央処理装置へ割込みリ
クエストを発生する方法の詳細な論理図、第２０図は第
２０Ａ図及び第２０Ｂ図の配置を示す図、第２０Ａ図及
び第２０Ｂ図は周辺装置制御ユニットが優先順位レベル
に従って１／０バスの複数の割込みリクエスト・ィン線
の１つを付勢しそして周辺装置の現在の優先順位レベル
と中央処理装置の１／０制御ロジックからの１／０バス
において受け取られたポール同定信号とを比較する方法
の詳細な論理図、第２１図は第２１Ａ図及び第２１Ｂ図
の配置を示す図、第２１Ａ図及び第２１Ｂ図は本発明に
よる周辺装置制御ユニットのポール受信、伝播及び捕捉
のための装置の詳細な論理図、第２２図は第２２Ａ図及
び第２２Ｂ図の配置を示す図、第２２Ａ図及び第２２Ｂ
図は本発明による１／０制御ロジックの優先順位割込み
決定ロジックの詳細な論理図、第２３図は第２３Ａ図及
び第２３Ｂ図の配置を示す図、第２３Ａ図及び第２３８
図は本発明による１／０制御ロジックのポール・シーケ
ンス制御装置の詳細な論理図、第２４図は本発明の１／
０制御ロジックのインターフェース・ゲート制御装置の
詳細な論理図、第２５図は本発明の１／０制御ロジック
のインターフェース・ゲート制御装置におけるエラー条
件によって発生される制御の詳細な論理図、第２６図は
本発明の１／０制御ロジックのインターフェース・チェ
ック制御装置の詳細な論理図、第２７図はサイクル・ス
チールを利用して周辺装置からの連鎖されたデータ制御
ブロック、データ及び残りステータス情報の内容及び相
互作用を示す図である。３０・・・・・・中央処理装置
、３１…・・・主記憶装置、３４・・・・・・周辺装置
制御ユニット、３２・・・・・・１／０制御ロジック（
入出力制御論理装置）、３５・・・…インターフェース
・バス、６９（第４図）……割込みロジック（優先順位
決定手段）、２６９（第２３Ａ図）・・・・・・競合解
決ロジック（サ．ィクル・スチール・リクエスト受取り
手段）、２８１（第２３Ｂ図）・・・・・・ェンコーダ
（ポール同定信号手段）、２７０（第２３Ａ図）……ポ
ール・タブ・ラッチ（ポール信号発生手段）、７５（第
４図）・・・・・・ポール・シーケンス制御機構。 ＦＩＧ．ｌＦＩＧ．２ ＦＩＧ．６ ＦＩＧ．７ ＦＩＧ．３ ＦＩＧ．１０ ＦＩＧ．４ ＦＩＧ．５ ＦＩＧ．９ ＦＩＧ．１２ ○ ○ 山 〇 ｕ ＦＩＧ．１３ ＦＩＧ．１４ ＦＩＧ．１５ ＦＩＧ．１７ ＦＩＧ．１６ ＦＩＧ．１９ ＦＩＧ．１８ ＦＩＧ．２０ ＦＩＧ．２０Ａ ＦＩＧ．２０Ｂ ＦＩＧ．２１ ＦＩＧ．２１Ａ ＦＩＧ．２１Ｂ ＦＩＧ．２２ ＦＩＧ．２２Ａ ＦＩＧ．２２８ ＦＩＧ．２３ ＦＩＧ．２３Ａ ＦＩＧ．２３Ｂ ＦＩＧ．２４ ＦＩＧ．２４Ａ ＦＩＧ．２４８ ＦＩＧ．２５ ＦＩＧ．２６ ＦＩＧ．２７

Claims (1)

【特許請求の範囲】
1. １ 中央処理装置と、記憶装置と、入出力制御ロジツク
   と、周辺装置制御ユニツトと、インターフエース・バス
   とを含むデータ処理システムにおいて使用するための入
   出力制御システムにおいて、該インターフエース・バス
   は、該周辺装置制御ユニツトから該入出力制御ロジツク
   へサイクル・スチール・リクエストを転送するためのサ
   イクル・スチール・リクエスト線と、該周辺装置制御ユ
   ニツトからの割込みリクエストを上記入出力制御ロジツ
   クへ信号するための割込みリクエスト線と、該入出力制
   御ロジツクから１つ又は複数個の周辺装置制御ユニツト
   へポール信号を転送しそれを他の周辺装置制御ユニツト
   へ直列的に伝播し得るポール信号線と、該入出力制御ロ
   ジツクから該周辺装置制御ユニツトへポール同定信号を
   転送するためのポール同定線とを具備し、上記入出力制
   御ロジツクは、上記割込みリクエスト線に接続され割込
   みリクエストを選択するための優先順位決定手段と、上
   記サイクル・スチール・リクエスト線に接続されたサイ
   クル・スチール・リクエスト受取り手段と、上記ポール
   同定線を付勢するためのポール同定信号手段と、上記ポ
   ール信号線を付勢するためのポール信号発生手段と、上
   記中央処理装置から供給された割込みが認められたこと
   を表わす信号及びサイクル・スチール・リクエストの受
   取りを表わす信号に応答して上記ポール信号発生手段を
   付勢する回路及び上記優先順位決定手段に応答して上記
   ポール同定信号手段として上記認められた割込みリクエ
   ストの優先順位を表わす第１のコード化信号を発生せし
   め且つ上記サイクル・スチール・リクエスト受取り手段
   に応答して上記ポール同定信号手段をして上記サイクル
   ・スチール・リクエストが受付けられたことを表わす第
   ２のコード化信号を発生せしめる回路を有するポール・
   シーケンス制御手段とを具備し、上記周辺装置制御ユニ
   ツトは、上記ポール同定線における上記第１のコード化
   信号及び第２のコード化信号を識別するための手段を具
   備したことを特徴とする入出力制御システム。