JPS6246350A - マイクロプロセツサの動作解析方法と装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマイクロプロセッサの動作を解析するための方
法および装置に関する。ざらに具体的には、マイクロプ
ロセッサのデバッグを行うためのエミュレータに関する
。とくに、ブリフェッチ動作をするマイクロプロセッサ
のハードウェアおよびソフトウ・アのデバッグのために
使用される工　　　　　　）ミュレータに関するもので
ある。

［従来の技術］ マイクロプロセッサを含む装置におけるマイクロプロセ
ッサのハードウェアおよびソフトウェア　　　　　　−
のデ″グをする“め１１ミ°′−夕が用パらｔ′１てい
る。

このエミュレータは、デバッグされる被測定マイラ。ア
。ヤツ、、８接続。□ア、ツユ、７、ユ、　　　　　　
Ｉデータ・バスおよびコントロール・バス（以下、バス
という。）の信号をエミュレータ本体部にある記憶装置
に記憶し、その記憶した内容を表示して動作解析を行な
っている。

このバスには、被測定マイクロプロセッサがデータやプ
ログラムを被測定マイクロプロセッサに付属するメモリ
から読出したり書込んだりする信号が伝送されており、
その信号の伝送される順序にしたがって順次その信号を
エミュレータにとり込み、動作解析を行なっている。

しかし、被測定マイクロプロセッサが、プリフエップー
動作をする場合には、被測定マイクロプロセッサの命令
の読出しと、その命令を実行したことによって生ずるメ
モリの読出しあるいは書込みのサイクルとの間に、その
次の命令の読出しサイクルが入る。

ざらに命令の読出す番地が連続でないもの（ジャンプ動
作）の場合には、ブリフェッチ動作のために実行する必
要のない（ジャンプされるべき）命令の読出しも行って
しまうから、これもバス上にあられれ、エミュレータの
本体部に送られていた。

ここで、ブリフェッチ動作とは、マイクロプロセッサが
、命令を続出しそのつぎにその命令を実行したことによ
って生ずるメモリの読出しあるいは書込む動作をすると
いうように、シリーズに動作をするのではなく、この命
令の実行をしている間に、つぎの命令を読出す動作を並
行して行うことをいう。

したがって、ブリフェッチ動作により、処理スピードが
上がる。とくに、１６ビツトのマイクロプロセッサでは
、ブリフェッチ動作をすることができるものが多い。

［発明が解決しようとする問題点コ このようなブリフェッチ動作をするマイクロプロセッサ
を接続されたバスには、命令の読出しとその命令の実行
により生じたメモリの読出しあるいは書込みの間に、次
の命令の読出しが入るために、バスに伝送されるままの
順序でバスの状態を表示する従来のエミュレータにおい
ては、命令の読出しと、その命令の実行により生じたメ
モリの読出しあるいは書込みの相互関係が把握しにくい
ものとなっていた。

また、命令の読出す番地が連続でないものの場合には、
ブリフェッチ動作のために実行する必要のない命令の読
出しも行ってしまい、これもバス上にあられれエミュレ
ータの本体部に送られるから、エミュレータの本体部で
は必要のないデータも含めて収集し、表示するために、
さらに動作解析を困難にしていた。

［問題点を解決するための手段］ 本発明はこのような問題点を解決するためになされたも
ので、被測定マイクロプロセッサがブリフェッチ動作を
する場合でも、命令の読出しとその実行により生じたメ
モリの読出しあるいは占込みの間に入った、次の命令の
読出しは、順序を入れ替えることによって、命令の読出
しとその実行により生じたメモリの読出しあるいは書込
みの次にもってくるようにした。

また、命令の読出す番地が連続でないものの場合には、
実行する必要のない命令の読出しがエミュレータの本体
部に送られることのないようにし　　　　　１．。

え。、：ゎ、。制、ヶ、イウ。ア。ヤッヶ、よう（１１
・１つだ。

［作用］ 、ゎ０．より−Ｃ１工、□ウー、。□８．。よ、。　　
１□■令の順序にしたがって情報が送られ、実行する必
要のない命令は送られないから、エミュレータの本体部
には、必要な情報のみが命令の順序通りに表示されるこ
ととなり、迅速で正確な動作解析が　　　　１１１可能
となった。

［実施例］ 第１図は本発明の一実施例を示ず構成図であり、これに
よって説明する。

１”１゛８°゛゛°°“６”７″′−ｃａｔｔｔ　　　
、、□する測定対象である被測定マイクロプロセッサ、
６、よ□￥フイウ。ア。ヤツ、、５（Ｄアクセス、よ　
　　Ｉｌｌて実行すべき命令や実行した結果生ずるデー
タを１・１ 読出したり書込んだりするためのメモリである。　　　
　　（・１１１は被測定マイクロプロセッサ５が接続さ
れた　　　　　、１″］弓 アドレス・バス、データ・バスおよびコントロール・バ
ス（以下、バスという。）のアクセス信号およびデータ
信号（以下、バスの内容という。）を取り出すための入
力回路である。１２Ａは被測定マイクロプロセッサ５が
メモリ６の読出しを行うとき、その読出しが、命令を読
出しているのか（これを、プログラム・リファレンスと
呼ぶ。）、その命令を実行した結果生じたデータのメモ
リ６からの読出しまたはメモリ６への書込み（これを、
データ・リファレンスと呼ぶ）なのかを区別して、プロ
グラム・リファレンス信号Ｐ１またはデータ・リファレ
ンス信号りを出力するためのマイクロプロセッサを含む
マイクロプロセッサ回路である。

さらに、マイクロプロセッサ回路１２Ａは、プログラム
・リファレンスの場合、その命令の入ったメモリ６にお
ける番地が１つ前に読出した命令の入っていた番地と連
続するものであるか否かを判断し、それが不連続である
場合であって、前に読出した命令がオペコードであった
ときは、書込信号Ｗを出さず、それ以外のときは尤込信
＠Ｗを出力する。１５はマイクロプロセッサ回路１２Ａ
か　　　　□（５、、ア。’ｊ７　Ａ　、’）７７　Ｌ
／アユ、３ッ１．よっ、い　　Ｉｌｌｌｌカイカ１，８
カ、！、わ。２、ユ。、０う５、オ　　；：□１ペコー
ド（命令の第１ワード目）とオペランド　　　　　、１
．１゜（命令の第２ワード目以降）を記憶するための１
　　　　：：′：次記憶回路、１６はマイクロプロセッ
サ回路１２Ａからのデータ・リファレンス化＠Ｄにより
、入力回路１１から出力されるバスの内容を１次記憶回
路１５を通さずバイパスするためのバイパス回路、１７
はマイクロプロセッサ回路１２Ａからの書込信号Ｗによ
って制御されて、１次記憶回路１５またはバイパス回路
１６の出力のうち実行されない命令以外のものを記憶す
るための２次記憶回路Ｔ″′・１９４；１１１・１２Ａ
・１５〜１７０含　　　　１．ｉむ本発明に係わる動作
解析装置を特徴づけるエミ　　　　１１．１７９　、ｌ
ニー　ッｈＲＢＦアロ。２０ｕ？！ａ１９ｔ？イｌｌｉ
クロプロセツサ５の動作状態をトレースするために、エ
ミュレータ・ユニット部１９の２次記憶回路１７から送
られてくるバスの内容を表示することによって監視し、
メモリ６に代えて内蔵するメモリで読出しまたは書込み
を行い、メモリ６の内容のバグを修正するための表示部
を有するエミュレータ本体部（参考資料：たとえば岩通
技報、パーソナル　エミュレータ５Ｌ−４８０２、発行
所岩崎通信機株式会社、発行　昭和５９年６月３０日、
Ｖｏｌ、２３、Ｎ００１．１１〜１９頁）でおり、エミ
ュレータ・ユニット部１９とともに一体となって動作解
析装置を構成している。

ここで、メモリ６の内部構成の一例は第５図に示される
ようになっている。各命令が、たとえば、３ワードから
なっているときには１ワード目がオペコード、２および
３ワード目がオペランドとなっている。多くの種類の命
令（・・・・・・Ｍ−１，Ｍ。

Ｍ＋１・・・・・・）の各オペコードや各オペランドは
図示された順序でメモリ６の連続する各番地に格納され
ている。

第２図は被測定マイクロプロセッサ５がブリフェッチ動
作をし命令が連続している場合の一例であり、読出し命
令がメモリ６から読出されそれが実行されるとき、マイ
クロプロセッサ５に接続されたバスの内容がどのように
してエミュレータ・ユニット部１９からエミュレータ本
体部２０に送られるかを示している。

第２図（ａ）において、１次記憶回路１５の入力は、被
測定マイクロプロセッサ５の接続されたバスの内容がそ
のまま入力回路１１を介して送られてくるため、期間Ｔ
１において命令１の第１ワード目（オペコード）である
゛命令１のオベコードパと、期間Ｔ３に示した命令１の
第２ワード目以降（オペランド）である“命令１のオペ
ランド”との間に、ブリフェッチ動作によって、命令１
より以前に読出された命令を実行したために発生したメ
モリ６から読出したデータ（またはメモリ６への書込み
データ）である“前の命令によるメモリ・リード”が期
間Ｔ２において挿入されている。

ざらに、期間Ｔ５において、命令１を実行したために生
ずる゛命令１によるメモリ・リード”が、被測定マイク
ロプロセッサ５の接続されたバスにあられれる以前に、
期間Ｔ４において、命令１の次に実行されるべき命令２
のオペコードの読出し状態“′命令２のオペコード″が
あられれる。期間Ｔ６において、“命令２のオペランド
″があられれる。　この第２図（ａ）に示した１次記憶
回路１５の入力が、もしも、そのままの順序でエミュレ
ータ本体部２０に送られ表示されるならば、それらは、
ブリフェッチ動作のために、命令の順序通りになってい
ないために、動作解析が困難である。　ここで、第２図
（ａ＞に示した順序を入れ替えて命令の順序通りに並べ
替えて、被測定マイクロプロセッサ５の接続されたバス
の内容がエミュレータ本体部２０に送られる様子を第２
図（ｂ）〜（ｈ）により説明する。

期間Ｔ１において、被測定マイクロプロセッサ５の接続
されたバスは、“命令１のオペコード”を読出す状態に
なっており、この命令１のオペコードは、入力回路１１
を通して１次記憶回路１５、バイパス回路１６、マイク
ロプロセッサ回路１２Ａに送られている。

マイクロプロセッサ回路１２Ａはバス内容を分析して、
オペコードまたはオペランドを検出したときにはプログ
ラム・リファレンス信号“Ｐ″（第２図（ｂ））を、ま
たは命令によるメモリ・　　　　　　・、１、−８□ヵ
、ｔ、８゜、よアー’１．’）１？ウツユ　　　；シ１
１１：１１ 信号゛Ｄ′°（第２図（ｂ））を出力するが、期間　　
　　　；、１“。

１・′： Ｔ１は命令１のオペコードを読出舊状態であるか　　　
　　［１１゜、） らプログラム・リファレンス状態にあり、プログ　　　
　　−］１１： ラム・リファレンス信号“’Ｐ”（第２図（ｂ）　＞、
　　　　　　ｉを１次記憶回路１５に出力する。これに
よって命　　　　　ＢＨＩ（ 令１のオペコードは、すでに書込まれて１次記憶［回路
１５の内容（Ｃ）となっている“前の命令の　　　　　
１オペランド”に替えて、期間Ｔ１の最後において　　
　　　　：１１次記憶回路１５に書込まれる。　　　　
　　　　　　　　　ｉ■ マイクロプロセッサ回路１２Ａは命令の入って　　　　
　　）いたメモリ６における番地の連続性を調べる。プ
ログラム・リファレンスにおいて、命令の入っていたメ
モリ６における番地（第５図参照）が連続であるか不連
続であるかを分析する。期間Ｔ１においては期間Ｔ１の
前の期間には命令１の前の命令のオペランド（図示され
てはいない）があるから、命令１のオペコードとは連続
しており（第５図参照）、分析結果は“連続゛′となる
。

この分析結果が゛連続″であった場合、マイクロプロセ
ッサ１２Ａは、さらにそれが命令のオペコードの読出し
を行っているのかオペランドの読出しを行っているのか
を分析する。期間Ｔ１は命令１のオペコードの読出しを
行っているので第２図（ｄ）には“Ｈｔｔと表示されて
いる。

プログラム・リファレンス信号４４　Ｐ　＄１が出力さ
れているときにはバイパス回路１６は動作せず、マイク
ロプロセッサ回路１２Ａからデータ・リファレンス信号
“Ｄ″が印加されていると、バイパス回路１６は、入力
回路１１からの入力を２次記憶回路へバイパスする。期
間Ｔ１においては、プログラム・リファレンス信号“Ｐ
′°が存在するから、バイパス回路１６の出力はない（
第２図（ｆ））。

２次記憶回路１７の入力には、期間Ｔ１においては、１
次記憶回路１５の内容である命令１の“前の命令のオペ
ランド”が入力されている（第２図（ｑ））。

２次記憶回路１７の出力には、期間Ｔ１にあいでは、命
令１の“前の命令のオペコード゛が存在１６（第２図（
ｈ））。　　　　　　　　　　　　　　　１ｊプログラ
ム・リファレンス“Ｐ′′であり、“不連続″であり前
に読出した命令のオペコード分析結果が“Ｈ″であった
とき以外のときは、マイクロプロセッサ回路１２Ａから
書込信号Ｗが出力されるから、期間Ｔ１の最後に、２次
記憶回路１７　　　　　　”に入力されている“前の命
令のオペランド”が書込まれる。

同様にして、期間Ｔ２において、マイクロプロ　　　　
　：；。

セッサ回路１２Ａはバス内容を分析してデータ・　　　
　　１１′；”１ リファレンスであることを検出し、データ・リフ　　　
　　１．、ＩアＬ／　＞　２　信＠　”　Ｄ　”　＠　
出力−ｇ６゜＝　ｎ　Ｌｔ　第２　Ｃ：’１（ｂ）　［
”Ｄ”　、：ＬＴｉ。ゎ工い。。　　　　　１□１１′
１ データ・リファレンスを検出したマイクロプロ　　　　
　１１．１′・ｊ セッサ回路１２Ａは１次記憶回路１５への書込み　　　
　　１．１は行わず、１次記憶回路１５をオフとし、バ
イパ　　　　　１゛１．１′１ ス回路１６をオンとし、バイパス回路１６の出力　　　
　　１．１を２次記憶回路１７に書込む。

この結果、１次記憶回路１５への期間Ｔ２の最後におけ
る書込みはなされず、１次記憶回路１５の内容（Ｃ）は
“命令１のオペコード゛′のままとなる。２次記憶回路
１７の出力（ｈ）は、期間Ｔ１の最後に書込まれた“前
の命令のオペランド″となっている。期間Ｔ２における
２次記憶回路１７の入力（ｑ）は、バイパス回路１６か
ら出力された“′前の命令によるメモリ・リードパが入
力されており、期間Ｔ２の最後に２次記憶回路１７に書
込まれる。

期間Ｔ３においても、同様にして、プログラム・リファ
レンスの分析によりプログラム・リファレンス信号“Ｐ
″”が出力され（ｂ）、連続分析により“連続パを検出
しくｅ）、オペコード分析によりオペランドの読出しで
おることを検出する（（ｄ）の“Ｌ゛′）。１次記憶回
路１５には、期間Ｔ２において“Ｄ　９９が検出された
ために新たな書込みはなされず、期間Ｔ２と同じ状態で
ある“命令１のオペコード″が記憶されており、バイパ
ス回路１６は動作せず、２次記憶回路１７の入力には１
次記憶回路１５の内容である“命令１のオペコード″が
印加され、２次記憶回路１７がらは前の命令によるメモ
リ・リード″が出力されている。

期間Ｔ３のＲ後に１次記憶回路１５への書込みと、２次
記憶回路１７への書込みがおこなわれ、１次記憶回路１
５には“命令１のオペランドパが　　　　　用い２次記
憶回路１７には“命令１のオペコード゛′が書込まれて
期間Ｔ４において出力される。

期間Ｔ４においても同様にしてプログラム・リファレン
ス結果は“Ｐ″であり、連続分解結果は　　　　　：１
“連続゛′であり、オペコード分析結果はＨｅｔであ。

、７）−ｃｒｇ１□工４゜５後１．１次記憶、路１５Ｇ
、−１ゴ、よ”　＊ｆｓ　２　（７）オ＜：ｖ−）”□
あよゎ、２４．や　　　ｊ５イ回路１７には１次記憶回
路１５の内容である“命令１のオペランド゛が書込まれ
て、期間Ｔ５において出力される。

期間Ｔ５においては、プログラム・リファレンス結果は
データ・リファレンスであり“Ｄ　ｔｏとなり、１次記
憶回路１５をオフとし、バイパス回路１６をオンとして
“′命令１によるメモリ・リード″を出力し、２次記憶
回路１７の入力にはこの“命令１によるメモリ・リード
゛′か印加され、２次記憶回路１７からは“′命令１の
オペランド゛°が出力される。ざらに期間Ｔ５の最後に
２次記憶回路１７に印加されている“命令１によるメモ
リ・り一ド″が２次記憶回路１７に書込まれ、それが期
間工６において出力される。

期間Ｔ６においては、プログラム・リファレンスと連続
とオペランドを検出する（“Ｐ”、゛連続゛′″Ｌ”）
。１次記憶回路１５には、期間Ｔ５がデータ・リファレ
ンスであったために、古込みがなされておらず、期間Ｔ
５と同じ状態である“命令２のオペコード”が記憶され
ており、２次記憶回路１７の入力には１次記憶回路１５
の内容である“命令２のオペコードパが印加され、２次
記憶回路１７からはパ命令１によるメモリ・り一ド″が
出力される。

以上の動作から明らかなように、第２図（ａ）と（ｈ）
を比較するならば、プリフェッチ動作によって（ａ）の
期間Ｔ１において°′命令１のオペ　　　　　：コード
パが“前の命令によるメモリ・リード°′の前に入って
いたものが、第２図（ｈ）の期間Ｔ４において前の命令
によるメモリ・リード°°と順序を入れ替えて２次記憶
回路１７の出力とされてエミュレータ本体部２０に命令
の順序に従った信号が送られている。同様にして、第２
図（ａ）の期間Ｔ４において“命令１によるメモリ・リ
ード゛′の前に現われた“命令２のオペコード″は（ｑ
）の期間Ｔ６において、２次記憶回路１７の入ツノとさ
れ、（ｈ）の図示されてはいない期間Ｔ７において２次
記憶回路１７の出力とされ、命令の順序通りに信号がエ
ミュレータ本体部２０に送られる。

エミュレータ本体部２０における表示は、命令の読出し
から実行まで連続したものであるから動作解析が容易と
なる。

つぎに、第３図（ａ）は１ワードのジャンプ系の命令の
うちＢＲＡ（Ｂｒａｎｃｈ　　ＡｌｗａｙＳの略、マイ
クロプロセッサのジャンプ系動作の内の１つ。参考文献
：モートローラ　Ｍ６８０００　１６／３２−ＢＩＴ　
　ＭＩＣＲＯＰＲＯＣＥＳＳＯＲ，Ｐｒｏｇｒａｍｍｅ
ｒｓ　　Ｒｅｆｅｒｅｎｃｅ　　Ｍａｎｕａｌ　　７７
頁　第４版、１９８４年　モートローラ社発行）が実行
される場合の被測定マイクロプロセッサ５の接続された
バスの内容の１例を示しており、ジャンプされた実行不
要の命令を除いてエミュレータ本体部２０に送られる様
子を第３図（ｂ）〜（ｈ）に示すものである。

第３図において、ジャンプ命令とは、指定したメモリ６
の番地へ飛べという命令であり、ジャンプ先命令とはジ
ャンプ命令で指定したメモリ６の番地に格納された命令
をいう。

第３図（ａ）に示すように、被測定マイクロプロセッサ
−５の接続されたバスの内容が入力回路１１を介して１
次記憶回路１５に入力されており、期間Ｔ１においては
“ジャンプ命令１のオペコード″が、期間Ｔ２において
は“前の命令によるメモリ・リード″がある。期間Ｔ３
には、実際には“実行されない命令２のオペコード″づ
なわら、ジャンプして飛び越された実行不要の命令が、
メモリ６においてジャンプ命令１の直後に書かれて　　
　　　：い。ｔ：、、、、ｃ　、アＩＪ　７　ｘ　ｙ□
、よ、工１□１１□。

回路１５の入力に印加されている。期間Ｔ４においては
、“ジャンプ先命令３のオペコードパが印加され、期間
Ｔ５においては、そのジャンプ先命令３のオペランドで
ある“命令３のオペランド′。

が印加され、期間Ｔ６においては“命令４のオペコード
゛′が印加されている。　　　　　　　　　　　　　　
　［□ 期間Ｔ１において、マイクロプロセッサ回路１　　　　
　：２Ａは“ジャンプ命令１のオペコードが印加され　
　　　　１１°Ｎ　６６゛１Ｂ・第２１′）場合８６様
１・第３１１°示　　　　　ｌすようにプログラム・リ
ファレンスと連続とオペコードを検出する（“Ｐ″、“
連続″、“Ｈ″）。　　　　　［■ バイパス回路１６は（ｆ）に示すように動作せず、　　
　　　ｌ出力しない。２次記憶回路１７の入力には、（
ｇ）に示すように１次記憶回路１５の内容である“前の
命令のオペランド”が印加されて、（ｈ）に示　　　　
　ｉすように期間Ｔ１の最後に記憶され期間Ｔ２におい
て出力される。

さらに、１次記憶回路１５の入力である“ジャンプ命令
１のオペコードパはすでに書込んである“前の命令のオ
ペランド″に苔えて期間Ｔ１の最後に（Ｃ）に示ずよう
に１次記憶回路１５（書込まれる。

期間Ｔ２においては、データ・リファレンスが検出され
、１次記憶回路１５の内容は“ジャンプ命令１のオペコ
ード″になっており、オペコード分析結果は“Ｌ　１１
であり、“Ｄ”が検出されているために連続分析は行わ
れず、バイパス回路１６は“前の命令によるメモリ・リ
ード゛′を出力し、それが２次記憶回路１７に入力され
、２次記憶回路１７からは前の命令のオペランド″が出
力される。期間Ｔ２の最後に“前の命令によるメモリ・
リード″は２次記憶回路１７に書込まれ、期間Ｔ３にお
いて出力される。

期間Ｔ３においては、１次記憶回路１５の内容は、期間
Ｔ２においてデータ・リファレンス（“Ｄパ）が検出さ
れたために、期間Ｔ２と同じ状態である“ジャンプ命令
１のオペコード″のままである。オペコード分析結果は
Ｈ”°であり、ジ　　　　　゛“ンプ命令１と実行さ０
躬゛命令２とはメモリ６　　　　　１Ｊにおいて連続し
た番地（記憶されているから、連　　　　　□′ｆ′９
ｍ１ｓＲｔ““ａＲ”Ｆ“°゛“′°゛“１Ａａｊｌ　
　　、。

ているためにバイパス回路１６は動作せず、２次　　　
　　：：ｉ記憶回路１７の入力には１次記憶回路１５の
内容　　　　　：ゝ２）゛ である“ジャンプ命令１のオペコード″が印加さ　　　
　　ｉ′ど れ、２次記憶回路１７からは“前の命令によるメ　　　
　　。

モリ・リード”が出力される。　　　　　　　　　　　
　　：〜ｇ、１ １°・ 期間Ｔ４においては、プログラム・リフアレン　　　　
　。

２（“２”＞　７り’ｌＡｍｇｔＬ６・１４１１”１５
１．、　　　、：は、“実行されない命令２のオペコー
ド゛が記憶　　　　　′、）（ぷ されており、オペコード分析結果は“Ｈ”である。　　
　　：５゜：： ジャンプ先命令３は、メモリ６に記憶されている　　　
　　］番地が実行されない（ジャンプされる）命令２の
　　　　　１′番地とは連続したものとなっていないた
めに、連　　　　　１′二 ｉ′・ 続分析結果は“不連続”となる。バイパス回路１　　　
　　；；゛ ６はプログラム・リファレンス（“Ｐ′°）となつ　　
　　　）でいるために、動作しない。２次記憶回路１７
の　　　　　１．・。

２゛□ 入力１は１次記憶回路１５の内容である“実行ざ　　　
　　１′：れない命令２のオペコード″が印加されてお
り、２次記憶回路１７からは“ジャンプ命令１のオペコ
ード′°が出力される。連続分析結果が゛不連続”であ
ったためにマイクロプロセッサ回路１２Ａは、前の命令
（期間Ｔ３に印加された命令、すなわち、“実行されな
い命令２のオペコード゛′）を調べ、それがオペコード
であった場合は、２次記憶回路１７への書込信＠Ｗを出
力せず、２次記憶回路１７は印加されている“実行され
ない命令２のオペコード″を記憶することはできない。

“不連続′”であっても、かりに前の命令（期間Ｔ３に
印加された命令）がオペコードでない場合、あるいは“
連続パな場合にはマイクロプロセッサ回路１２Ａは書込
信号Ｗを出力して、２次記憶回路１７４こその入力を記
憶ｕしめる。

期間Ｔ５においては、プログラム・リファレンス分析結
果は“Ｐ゛であり、１次記憶回路１５には“ジャンプ先
命令３のオペコード″が記憶されており、オペコード分
析結果は“Ｌ″である。

“命令３のオペランド”は゛ジャンプ先命令３のオペコ
ード゛′とメモリ６における番地が連続であ　　　　　
、゛す るから（第５図参照）連続分析結果は“連続゛′であ、
１１．□１４　ｔ、ｔ　”□１，８□カ５．４４　ｐ　
’　　　；・、、１．： が出力されているためにバイパス回路１６は動作　　　
　　□・・せず、２次記憶回路１７の入力には１次記憶
回路す １５の内容である“ジャンプ先命令３のオペコー　　　
　　、゛５ド′°が印加されている。ここで期間工、が
“Ｐ′°。

□ “不連続゛′で、その前の命令（期間Ｔ、）がオペ　　
　　　：、、コード（“Ｈ′°）であったために、書込
信号Ｗが　　　　　′出力されず２次記憶回路１７の記
憶内容は書き替　　　　　：′、。

、′ えられていないから、２次記憶回路１７は、ジ　　　　
　、ｊ”、４ ヤンプ命令１のオペコード″を期間Ｔ４の場合に　　　
　７゜、二・ ｇｌＦＩ　Ｒｇ　ａ　、／］　ｔ　６　Ｚ　Ｉ＝　Ｋ　
’／；　６．　Ｚ（Ｄ　！７７１　ｆｌ”　Ｅ　Ｊ＝　
ｖ　Ｔ　　　、。

゛実行されない命令２のオペコード″は２次間・巨　　
　　・回路１７の出力とはならない。　期間Ｔ、におい
　　　　、゛、′。

では、プログラム・リファレンス分析結果はａ　ｐ　Ｔ
−Ｈ（゛ であり、１次記憶回路１５には“命令３のオペラ　　　
　１□ンドパが記憶されており、オペコード分析結果は
　　　　：□ ｓｇ　ＨＨであり、命令４のオペコードは命令３のオ　
　　　）ｉ。

ペランドと連続しているから連続分析結果は“辻　　　
　、；・続″であり、バイパス回路１６の出力はなく、
２次記憶回路１７の入力には、１次記憶回路１５の内容
が印加されており、２次記憶回路１７は“ジャンプ先命
令３のオペコード゛′を出力する。

このようにして、被測定マイクロプロセッサ５の接続さ
れたバスにブリフェッチ動作におけるＢＲＡ動作によっ
て生じた“実行されない命令２のオペコードパは２次記
憶回路１７の出力とはならずエミュレータ本体部２０に
は送られないから、動作解析が容易となる。

以上、第２図および第３図に示した動作を第４図のフロ
ーチャートにより、説明する。

１次記憶回路１５の入力である被測定マイクロプロセッ
サ５の接続されたバスの信号は、命令のオペコードまた
はオペランドであるプログラム・リファレンスか否かを
分析され（ＳＴＥＰ６１）、プログラム・リファレンス
であると判断されると（ＳＴＥＰ６２Ｙ）　、プログラ
ム・リファレンス信号Ｐがマイクロプロセッサ回路１２
Ａから出力され、１次記憶回路１５はＯＮされて占込み
さ０・Ｒ（７）ｆ！ＪＡ　ｔ　ｔ’ＬＴ°゛″１′“２
１１！１１１７　　　１に出力される（ＳＴＥＰ６３）
。　　　　　　　　　　　　　。

□ プログラム・リファレンスでない場合には（ＳＴＥＰ６
２Ｎ＞　、データ・リファレンス信号りが　　　　　□
′マイクロプロセッサ回路１２Ａから出力され、そ　　
　　　　１れによってバイパス回路１６はＯＮとなり、
１次記憶回路１５はＯＦＦとなる（ＳＴＥＰ６４）。

このバイパス回路１６の出力は２次記憶回路１７に書込
まれる（ＳＴＥＰ７４）。

つぎに、プログラム・リファレンスが連続か否かマイク
ロプロセッサ回路１２Ａが分析しく５ＴＥＰ６５）　、
連続なら（ＳＴＥＰ６６Ｙ）　、そのプログラム・リフ
ァレンスがオペコードか否かを分析しく５ＴＥＰ６７）
、そのオペコードか否かの情報を記憶する（ＳＴＥＰ６
９）。つぎに１次記憶回路１５の出力が２次記憶回路に
書込まれる（ＳＴＥＰ７１）。ざらに１次記憶回路１５
ヘパ　　　　　　：。

スの内容が書込まれる（ＳＴＥＰ７５）。

不連続であったならば（ＳＴＥＰ６６Ｎ）　、そのプロ
グラム・リファレンスがオペコードか否かを分析しく５
ＴＥＰ６８）　、そのオペコードか否かの情報を記憶す
る（ＳＴＥＰ７０）。このとき、前の期間における５Ｔ
ＥＰ６９　（または５ＴＥＰ７０）で記憶した前の命令
の分析をしく５ＴＥＰ７２）、それがオペコードならば
（ＳＴＥＰ７３Ｙ）、２次記憶回路１７への書込みはせ
ずに１次記憶回路１５への書込みのみをおこない（ＳＴ
ＥＰ７５）　、オペコードでないならば（ＳＴＥＰ７３
Ｎ＞、２次記憶回路］７への書込（ＳＴＥＰ７１）と、
１次記憶回路１５への書込（ＳＴＥＰ７５）をおこなう
。

２次記憶回路１７に書込まれた信号は命令の順序通りに
エミュレータ本体部２０へ送出される（ＳＴＥＰ７６）
。

ここで次のバスの内容の分析に入り、以上に説明した動
作がくり返される。

［発明の効果］ 以上の説明から明らかなようにブリフェッチ動作によっ
てバス上の信号の順序が命令の順序通りでなくても、ま
た、実行不要な命令が会まれていても、不要な命令を排
除して、命令通りの順序に入れ替えてエミュレータ・ユ
ニット部からエミュウー３本イ本部、信＠８送９表□１
うあ。７、よう　　　　　：１な命令によって司った処
理作業が開始されてしまうこともなくなり動作解析が容
易となり、マイクロプロセッサのハードウェアおよびソ
フトウェア　　　　　［の迅速なデバッグが可能となる
ので、本発明の効　　　　　　［果は極めて大きい。

【図面の簡単な説明】

第１図は本発明の装置の構成を示すブロック図、第２図
および第３図は第１図に示した本装置の、ＦＪ１１１作
説明図、第４図は本装置における信号の処理される手順
を示すフローチャート、第５図はメモリ６の内部構成を
示す図１あ６・　　　　　　　　　　　　　　１５・・
・被測定マイクロプロセッサ　　　　　　　　　　　　
　　１：６・・・メモリ　　　　　　１１・・・入力回
路　　　　　　　　　　１１２Ａ・・・マイクロプロセ
ッサ回路　　　　　　　　　　　　し１５−’ｌ“ａ’
ｆＡＯｏ’Ｕ　　　１６°ｔ＜（ｔ＜）、″′８１１７
・・・２次記憶回路 １９・・・エミュレータ・ユニット部 ２０・・・エミュレータ本体部。

Claims (2)

【特許請求の範囲】
1. （１）被測定マイクロプロセッサの接続されたバスから
   、前記被測定マイクロプロセッサのアクセス対象となる
   メモリをアクセスするアクセス信号およびデータ信号で
   あるバス信号のうち、命令を書込んであるオペコードと
   オペランドのいずれかを検出するためのプログラム・リ
   ファレンスにより前記オペコードとオペランドのいずれ
   かを検出したときには、オペコードまたはオペランドの
   いずれかを記憶するための１次記憶回路にすでに記憶さ
   れている前の命令に関する記憶内容を２次記憶回路に印
   加し、その後に前記検出されたオペコードとオペランド
   のうちのいずれかを前記１次記憶回路に記憶し、前記オ
   ペコードとオペランドのいずれをも検出しないときは、
   前記バス信号をバイパスして前記２次記憶回路に印加し
   、前記命令を書込んである前記メモリにおける番地が、
   前記命令の前の命令を書込んである前記メモリにおける
   番地に、不連続であって前記命令の前の命令のオペコー
   ドを検出した場合以外の場合には、前記２次記憶回路に
   印加されている１次記憶回路の記憶内容および前記バイ
   パスして印加される前記バス信号を前記２次記憶回路に
   記憶せしめて、前記２次記憶回路に記憶した内容を記憶
   した順序に送出することを特徴とするマイクロプロセッ
   サの動作解析方法。
2. （２）被測定マイクロプロセッサの接続されたバスから
   、前記被測定マイクロプロセッサのアクセス対象となる
   メモリをアクセスするための命令を書込まれたオペコー
   ドとオペランドとデータ信号を含むバス信号をとり出す
   ための入力手段と、前記オペコードとオペランドのいず
   れかを検出したときにプログラム・リファレンス信号を
   出力し、検出しないときにデータ・リファレンス信号を
   出力し；前記オペコードを検出し；前記命令を書込んで
   ある前記メモリにおける番地が、前記命令の前の命令を
   書込んである前記メモリにおける番地に連続しているか
   不連続であるかを検出し；前記オペコードとオペランド
   のいずれかを検出し、前記不連続を検出し、かつ前記命
   令の前の命令がオペコードである場合以外の場合に書込
   信号を出力するためのマイクロプロセッサを含むマイク
   ロプロセッサ手段と、 前記プログラム・リファレンス信号を受けたときにすで
   に記憶されている前の命令に関する記憶内容を出力し、
   その後に前記入力手段の出力を記憶するための１次記憶
   手段と、 前記データ・リファレンス信号を受けたときに前記入力
   手段の出力をバイパスするためのバイパス手段と、 前記１次記憶手段の出力と前記バイパス手段の出力とを
   印加されて前記書込信号によって制御されて記憶し、出
   力するための２次記憶手段と、を含むエミュレータ・ユ
   ニット部と、 前記エミュレータ・ユニット部に含まれた前記２次記憶
   手段の出力を受けて表示するためのエミュレータ本体部
   とを具備することを特徴とするマイクロプロセッサの動
   作解析装置。