JPS61107440A - マイクロプロセツサ用デバツグ装置 - Google Patents
マイクロプロセツサ用デバツグ装置Info
- Publication number
- JPS61107440A JPS61107440A JP59228576A JP22857684A JPS61107440A JP S61107440 A JPS61107440 A JP S61107440A JP 59228576 A JP59228576 A JP 59228576A JP 22857684 A JP22857684 A JP 22857684A JP S61107440 A JPS61107440 A JP S61107440A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- program
- address
- target
- coverage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、プログラムの信頼性を上げるためのマイクロ
プロセッサ用デバッグ装置、特にテストカバレッジ測定
機能を有するデバッグ装置に関づる。
プロセッサ用デバッグ装置、特にテストカバレッジ測定
機能を有するデバッグ装置に関づる。
（従来の技術）
プログラムのデバッグを進める際、プログラムのテスト
・データを用意してそのインプットとアウトプットの内
容を突き合せてｌ！ｍ［する方法（機能テスト）を採る
のが通常である。しかし、この場合プログラムの構ｊΔ
Ｆ実行されｌＴい径路が＃在していても児逃されて終う
場合が多く、このことからプログラム・ｒラーの原因と
＜Ｔす、信頼性が上がらなかった。
・データを用意してそのインプットとアウトプットの内
容を突き合せてｌ！ｍ［する方法（機能テスト）を採る
のが通常である。しかし、この場合プログラムの構ｊΔ
Ｆ実行されｌＴい径路が＃在していても児逃されて終う
場合が多く、このことからプログラム・ｒラーの原因と
＜Ｔす、信頼性が上がらなかった。
この点を解決する方式として、前記機能テストと同時に
プログラムの実行径路と非実行径路を測定し、プログラ
ムの全実行径路のうら実際に実行された径路が何パーＩ
Ｚントであるかということがそのプログラムの（８頼性
の尺度として用いられるようになった。これをテストカ
バレッジ（ｗＪ羅率）という。
プログラムの実行径路と非実行径路を測定し、プログラ
ムの全実行径路のうら実際に実行された径路が何パーＩ
Ｚントであるかということがそのプログラムの（８頼性
の尺度として用いられるようになった。これをテストカ
バレッジ（ｗＪ羅率）という。
カバレッジを測定Ｔるには、プログラムをセグメント（
内部に分岐を持たない一塊のプログラム）に分け、全セ
グメントの何パーセントが実行されたかを見る方法が一
般的である。
内部に分岐を持たない一塊のプログラム）に分け、全セ
グメントの何パーセントが実行されたかを見る方法が一
般的である。
この場合プログラムのセグメントの管理を、アセンブラ
やコンパイラを改造せずに行うため、セグメントの代り
にアセンブラやコンパイラが出力するシンボルを利用し
て、テストカバレッジの測定を行う方法があった。
やコンパイラを改造せずに行うため、セグメントの代り
にアセンブラやコンパイラが出力するシンボルを利用し
て、テストカバレッジの測定を行う方法があった。
（発明が解決しようとする問題点）
しかしながら、この様な方法においては次のような問題
点がある。
点がある。
（１）アセンブラやコンパイラに使用されるシンボルは
、必ずしも２つ以上に分岐するところだけにつけられる
わけではない。
、必ずしも２つ以上に分岐するところだけにつけられる
わけではない。
（２）条件付分岐の場合、条件が成立しなかった径路の
先頭にもプログラマ−が意識してシンボルをつける必要
がある。
先頭にもプログラマ−が意識してシンボルをつける必要
がある。
（３）アヒンブラウコンパイラを実行さ＋！るたびに、
上位ソフトウーＬア開発装！！？等からシンボルファイ
ルを受信する手間を要する。
上位ソフトウーＬア開発装！！？等からシンボルファイ
ルを受信する手間を要する。
本発明の目的は、この様な点を解決するもので、ユーザ
プログラマに制限を与えず、より正確なガバレッジ測定
のでさるマイクロプロセッサ用デバッグ装置を提供する
ことにある。
プログラマに制限を与えず、より正確なガバレッジ測定
のでさるマイクロプロセッサ用デバッグ装置を提供する
ことにある。
（問題点を解決するための手段）
この様な目的を達成するために本発明では、エミュレー
ション・メヒリと、テストカバレツジ測定用のカバレツ
ジメＥりと、プログラムの全セグメントを記憶するフラ
グメモリと、逆アセンブル用テーブルメモリと、ｉａ記
エミュレーション・メモリおよびターゲット側のメモリ
の内容を読み取る手段を具備し、メモリの逆アセンブル
機能をセグメント抽出に利用し、抽出されたセグメント
を！ ２ ｈ ｌ＜ Ｌ／ −ｙ ’） ％ ｆ ＩＪ
ＣＷ ｔｌ Ｌ／ ｋ ＊ ＃ ｊａ ７５ ’ｊ
′：５しりの内容と比較することによってテストカバレ
ッジ測定ができるようにしたことを特゛徴とする。
ション・メヒリと、テストカバレツジ測定用のカバレツ
ジメＥりと、プログラムの全セグメントを記憶するフラ
グメモリと、逆アセンブル用テーブルメモリと、ｉａ記
エミュレーション・メモリおよびターゲット側のメモリ
の内容を読み取る手段を具備し、メモリの逆アセンブル
機能をセグメント抽出に利用し、抽出されたセグメント
を！ ２ ｈ ｌ＜ Ｌ／ −ｙ ’） ％ ｆ ＩＪ
ＣＷ ｔｌ Ｌ／ ｋ ＊ ＃ ｊａ ７５ ’ｊ
′：５しりの内容と比較することによってテストカバレ
ッジ測定ができるようにしたことを特゛徴とする。
（実施例）
以下図面を用いて本発明の詳細な説明する。第１図は本
発明に係るマイクロプロセッサ用デバッグ装置の一実施
例を示す四部構成図である。図において、本発明のａｉ
ｉｏはターゲットシステム（ターゲラ１−メモリ１を含
む）とは双方向バッファ（３ステートバツフアが使用さ
れる＞２０を介して接続されている。デバッグ装［１０
において、１１はターゲットに使用されるＣＰＵと同一
のＣＰＵであって、ターゲット側からＣＰＵを取り除き
それに代ってこのターゲットＣＰＵがターゲットを制御
する。１２はターゲットＣＰ ｔＪコントローラで、タ
ーゲットＣＰＵがターゲットメモリ上のプログラムを実
行するのか、エミュレーション・メモリ１３上のプログ
ラムを実行するのかを制御したり、ターゲットＣＰＬＪ
１１のレジスタおよびメモリの参照や変更をデバッガＣ
ＰＵ１６から制御できるようにするためのものである。
発明に係るマイクロプロセッサ用デバッグ装置の一実施
例を示す四部構成図である。図において、本発明のａｉ
ｉｏはターゲットシステム（ターゲラ１−メモリ１を含
む）とは双方向バッファ（３ステートバツフアが使用さ
れる＞２０を介して接続されている。デバッグ装［１０
において、１１はターゲットに使用されるＣＰＵと同一
のＣＰＵであって、ターゲット側からＣＰＵを取り除き
それに代ってこのターゲットＣＰＵがターゲットを制御
する。１２はターゲットＣＰ ｔＪコントローラで、タ
ーゲットＣＰＵがターゲットメモリ上のプログラムを実
行するのか、エミュレーション・メモリ１３上のプログ
ラムを実行するのかを制御したり、ターゲットＣＰＬＪ
１１のレジスタおよびメモリの参照や変更をデバッガＣ
ＰＵ１６から制御できるようにするためのものである。
１４はカバレッジメモリ、１５はフラグメモリ、１７は
逆アセンブル用テーブルメモリである。
逆アセンブル用テーブルメモリである。
ターゲットＣＰＵ１１、ＣＰｔＪＰｔ上ローラ１２、エ
ミュレーション・メモリ１３、カバレッジメモリ１４は
、エミュレーションバス１８を介して相互に接続されｒ
Ｊ＞す、またこの、Ｌミュレーシコンパス１８はバッ
フＦ２０を介してターゲラ上メモリ１に接続されている
。
ミュレーション・メモリ１３、カバレッジメモリ１４は
、エミュレーションバス１８を介して相互に接続されｒ
Ｊ＞す、またこの、Ｌミュレーシコンパス１８はバッ
フＦ２０を介してターゲラ上メモリ１に接続されている
。
また、ＣＰＵコントローラ１２、エミュレーション・メ
モ１）１３、ガバレツジメモリ１４、フラグメモリ１５
、デバッガＣＰＩＪ１６および逆アセンブル用テーブル
メモリ１７はデバッガ内部バス１９を介して相互に接続
されている。
モ１）１３、ガバレツジメモリ１４、フラグメモリ１５
、デバッガＣＰＩＪ１６および逆アセンブル用テーブル
メモリ１７はデバッガ内部バス１９を介して相互に接続
されている。
このような構成にお【ブる動作を次に説明する。
（１）セグメントの抽出
セグメントを抽出する場合、抽出でるメモリアドレスの
範囲（デバッグするプログラムのアドレス範囲）と、プ
ログラムの入口アドレスを指定する。
範囲（デバッグするプログラムのアドレス範囲）と、プ
ログラムの入口アドレスを指定する。
デバッガＣＰＵ１６はこの指定アドレスがエミュレーシ
ョン・メモリ１３上に割付けられているか、ターゲラト
メＤす１上に割付けられているかを判定する。もし、エ
ミュレーション・メモリ１３上に割付けられていれば、
直接エミュレーション・メモリを入口アドレスからリー
ド（ｒｅａｄ）する。ターゲットメモリ１上に割付けら
れている場合は、ターゲツトＣＰＵコントローラ１２を
介してターゲットｃｐｕｉｉによりターゲットメモリ１
上の入口アドレスからリードを開始する。
ョン・メモリ１３上に割付けられているか、ターゲラト
メＤす１上に割付けられているかを判定する。もし、エ
ミュレーション・メモリ１３上に割付けられていれば、
直接エミュレーション・メモリを入口アドレスからリー
ド（ｒｅａｄ）する。ターゲットメモリ１上に割付けら
れている場合は、ターゲツトＣＰＵコントローラ１２を
介してターゲットｃｐｕｉｉによりターゲットメモリ１
上の入口アドレスからリードを開始する。
この様な方法で、入口アドレスから順次プログラムをリ
ードし、逆アセンブル用テーブルメモリ１７を参照しな
がら逆アセンブルする。
ードし、逆アセンブル用テーブルメモリ１７を参照しな
がら逆アセンブルする。
逆アセンブルは分岐命令があれば、同様に分岐しながら
進み、また、２つ以上に分岐する場合は残りの分岐アド
レスを一時記憶しておき、１つの分岐が出口に達したら
残りの分岐の逆アセンブルを行うようにする。
進み、また、２つ以上に分岐する場合は残りの分岐アド
レスを一時記憶しておき、１つの分岐が出口に達したら
残りの分岐の逆アセンブルを行うようにする。
このようにプログラムの全路線について逆アセンブルを
行いながら、条件付分岐命令の分岐アドレスと、条件不
成立時の実行アドレスを抽出する。
行いながら、条件付分岐命令の分岐アドレスと、条件不
成立時の実行アドレスを抽出する。
１１″ 例えば、第２図に示すようなセグメント
１〜４かうなるプログラムがあり、各セグメントの先頭
アドレスがそれぞれ＄１〜Ｓ４であるとする。
１〜４かうなるプログラムがあり、各セグメントの先頭
アドレスがそれぞれ＄１〜Ｓ４であるとする。
このプログラムをノｌＬ！ンブラで記述した例を第３図
に示す。第３図において、条件付分岐命令（ｊｕｍｐ
ｃｏｎｄｉｔｉｏｎ ）の分岐先Ｓ３と条件不成立時
の実行アドレスＳ２を抽出することによりセグメント２
および３の抽出が可能となる。そして、このプログラム
はセグメント２と３が実行されれば１００％のカバレッ
ジであり、その場合には正確にセグメント抽出ができた
ことになる。
に示す。第３図において、条件付分岐命令（ｊｕｍｐ
ｃｏｎｄｉｔｉｏｎ ）の分岐先Ｓ３と条件不成立時
の実行アドレスＳ２を抽出することによりセグメント２
および３の抽出が可能となる。そして、このプログラム
はセグメント２と３が実行されれば１００％のカバレッ
ジであり、その場合には正確にセグメント抽出ができた
ことになる。
（２）カバレッジ測定
抽出されたセグメントをフラグメモリ１５とカバレッジ
メモリ１４に記憶し、デバッグ後のカバレンジメモリと
フラグメモリを比較してカバレッジの測定を行う。
メモリ１４に記憶し、デバッグ後のカバレンジメモリと
フラグメモリを比較してカバレッジの測定を行う。
以上のようにしてカバレッジ測定が行われる。
（発明の効果）
以上説明したように、本発明によれば、ユーザープログ
ラマに対して、アセンブラプログラムを作成する際、条
件付分岐命令の条件不成立の場合 へ′”ｈ実
行する命令に意識してシンボルを付けるという制約を無
くし、更に逆アセンブル機能を利用するためハードウェ
アの追加を必要とするごとなく安価な構成で正確なカバ
レッジ測定ができるという点において、実用上の効果は
大きい。
ラマに対して、アセンブラプログラムを作成する際、条
件付分岐命令の条件不成立の場合 へ′”ｈ実
行する命令に意識してシンボルを付けるという制約を無
くし、更に逆アセンブル機能を利用するためハードウェ
アの追加を必要とするごとなく安価な構成で正確なカバ
レッジ測定ができるという点において、実用上の効果は
大きい。
第１図は本発明に係るマイクロプロセッサ用デバッグ装
置の一実施例を示す要部構成図、第２図は動作を説明す
るためのプログラムの一例を示すフローチャート、第３
図は第２図のプログラムをアセンブラで記述した場合の
一例である。 １・・・ターゲットメモリ、１１・・・ターゲラ・トＣ
ＰＵ１１２・・・ターゲツトＣＰＵコントロール、１３
・・・エミュレーション・メモリ、１４・・・カバレッ
ジメモリ、１６・・・デバッガＣＰＵ、１７・・・逆ア
センブル用テーブルメモリ、１８・・・エミュレーショ
ンバス、１９・・・デバッガ内部バス、２０・・・双方
向バッフ？。 第２図 第３図 ＴＡＫＴ ｒ −ｘ Ｊｕｒｎｐ Ｃｏｎｄｔｔｉｏｎ 、５Ｊｓ２：
２ 誹ｍｐ ５４ ＪＪＤ
置の一実施例を示す要部構成図、第２図は動作を説明す
るためのプログラムの一例を示すフローチャート、第３
図は第２図のプログラムをアセンブラで記述した場合の
一例である。 １・・・ターゲットメモリ、１１・・・ターゲラ・トＣ
ＰＵ１１２・・・ターゲツトＣＰＵコントロール、１３
・・・エミュレーション・メモリ、１４・・・カバレッ
ジメモリ、１６・・・デバッガＣＰＵ、１７・・・逆ア
センブル用テーブルメモリ、１８・・・エミュレーショ
ンバス、１９・・・デバッガ内部バス、２０・・・双方
向バッフ？。 第２図 第３図 ＴＡＫＴ ｒ −ｘ Ｊｕｒｎｐ Ｃｏｎｄｔｔｉｏｎ 、５Ｊｓ２：
２ 誹ｍｐ ５４ ＪＪＤ
Claims (1)
- 【特許請求の範囲】 ターゲット側のマイクロプロセッサを搭載すると共にタ
ーゲット側のメモリのアクセスが可能に構成され、ター
ゲットＣＰＵの動作異常を検出することのできるマイク
ロプロセッサ用デバッグ装置において、 エミュレーション・メモリと、テストカバレッジ測定用
のカバレッジメモリと、プログラムの全セグメントを記
憶するフラグメモリと、逆アセンブル用テーブルメモリ
と、前記エミュレーション・メモリおよびターゲット側
のメモリの内容を読み取る手段を具備し、メモリの逆ア
センブル機能をセグメント抽出に利用し、抽出されたセ
グメントを前記カバレッジメモリに記憶した後前記フラ
グメモリの内容と比較することによってテストカバレッ
ジ測定ができるようにしたことを特徴とするマイクロプ
ロセッサ用デバッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228576A JPS61107440A (ja) | 1984-10-30 | 1984-10-30 | マイクロプロセツサ用デバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228576A JPS61107440A (ja) | 1984-10-30 | 1984-10-30 | マイクロプロセツサ用デバツグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61107440A true JPS61107440A (ja) | 1986-05-26 |
Family
ID=16878526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59228576A Pending JPS61107440A (ja) | 1984-10-30 | 1984-10-30 | マイクロプロセツサ用デバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61107440A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006146669A (ja) * | 2004-11-22 | 2006-06-08 | Ntt Data Corp | カバレッジ測定システム及びカバレッジ測定方法並びにそのプログラム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731061A (en) * | 1980-07-31 | 1982-02-19 | Fujitsu Ltd | Program testing system |
| JPS5856049A (ja) * | 1981-09-30 | 1983-04-02 | Fujitsu Ltd | プログラムデバツグ方式 |
-
1984
- 1984-10-30 JP JP59228576A patent/JPS61107440A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731061A (en) * | 1980-07-31 | 1982-02-19 | Fujitsu Ltd | Program testing system |
| JPS5856049A (ja) * | 1981-09-30 | 1983-04-02 | Fujitsu Ltd | プログラムデバツグ方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006146669A (ja) * | 2004-11-22 | 2006-06-08 | Ntt Data Corp | カバレッジ測定システム及びカバレッジ測定方法並びにそのプログラム |
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