CN1145893C - 带有具用于一个共用存储器的接口的多个处理器的装置 - Google Patents
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Abstract
数据处理装置由多个处理器和存储器接口组成，通过所述存储器接口处理器能访问共用存储器。存储器接口由能暂存属于不同处理器的接口存储器(SRAM)，控制接口存储器的控制电路组成。控制的方式是为每个不同的处理器建立一个FIFO存储器。和分别为每个数据处理器提供单独的FIFO存储器的存储器接口相比较，该存储器实现了较低的成本。
Description
技术领域
本发明涉及包括多个处理器和一个存储器接口的数据处理装置，通过所述存储器接口，处理器能够访问一个共用存储器。本发明可用于如能够对MPEG数据流解码的集成电路设备之中。
背景技术
US5,072,420专利说明书，描述了一个能访问DRAM存储器(动态随机存取存储器)的多个外围和外部设备接口。该接口对每个外围和外部设备提供一个输入和输出通道。每个通道包括一个FIFO(先入先出)存储器，FIFO将有关设备连接到DRAM存储器。
发明内容
本发明的目的在于能够实现成本相对较低的解决方案，尤其是集成电路形式的解决方案。
本发明考虑以下几个方面：存储器一般是由形成记忆单元的元件和访问记忆单元的附加元件组成。当存储器本身体积比较小时，附加元件所占的体积比是比较大的。因此，一般认为，存储器的体积越小，它的效率就越低。例如，我们考虑形成集成电路部分的存储器，如果存储器比较小，那么该存储器表面的每个单元存储能力是相对较小的。也就是说，存储器，与它存储的数据量相比，占用了相当大的表面区域。
在现有的技术中，DRAM存储器与外围设备之间的接口为每个设备提供了一个FIFO存储器。当假设该接口电路是以集成电路的形式形成的时，FIFO存储器就占用了相当大的表面积。而且每个FIFO存储器需要专门的连接，如电源干线。这就使连接方案复杂化了。因此，原有的接口技术占用了相当大的面积，而且实现起来是比较困难的。
根据本发明的一种数据处理装置，包括多个处理器和一个存储器接口，通过所述存储器接口可将数据在所述处理器和一个共用存储器之间传输，所述存储器接口包括：
-一个接口存储器，它包括用于暂时分别存储预定为所述多个处理器的数据的不同的区域；
-一组控制电路，用于分别管理所述接口存储器的所述不同的区域，使得为每一个不同的处理器构成一个FIFO存储器；和
-一个接口存储器访问仲裁器，以预定的优先权等级管理从所述共用存储器至所述接口存储器和从所述接口存储器至所述不同的处理器的数据的传输。
根据本发明的一种采用多个处理器和一个共用存储器处理数据的方法，在所述多个处理器和所述共用存储器之间的数据通讯的实现步骤如下：
-将属于不同的处理器的数据暂时分别存储在一个接口存储器的不同的区域中；
-分别控制所述接口存储器的所述不同的区域，使得为每一个不同的处理器构成一个FIFO存储器；和
-以预定的优先权等级管理从所述共用存储器至所述接口存储器和从所述接口存储器至所述不同的处理器的数据的传输。
因此，事实上，接口存储器替换了现有技术中所使用的分立的FIFO存储器装置。该控制电路与分立FIFO存储器装置中包括的许多附加元件相比简单得多。因此，与现有技术相比，本发明能够实现用较少数量的元件实现同样的存储能力。而且本发明使得存储器接口能够在集成电路的相对小的表面积上实施。从而，本发明可以降低成本。
附图说明
本发明及其可产生有益效果的附加特征可参考下面的附图进行详细的说明。
图1示出根据本发明的数据处理装置图；
图2示出该装置的存储器接口的操作；
图3示出该装置的数据处理单元；
图4示出该装置的存储器接口；
图5示出对一个单元的读访问；
图6a和图6b示出对共用存储器的仲裁访问；
图7示出存储器接口的访问接口；
图8示出存储器接口的缓冲寄存器装置；
图9示出用于读取的缓冲存储器装置。
具体实施方式
下面先说明有关参考标号。在所有的图中，相似的实体用同一个参考字母表示。在一张图中可能出现多个相似的实体。在这种情况下，参考字母用数字下标，以区别两相似实体。为了方便起见，在说明书和权利要求书中可能省略数字或下标。
图1示出一个数据处理装置，所述装置包括一个共用存储器SDRAM(静态直接随机存取存储器)、一个存储器接口INT和三个数据处理单元B1、B2和B3，数据处理单元下面简称“单元”。每个单元B通过专用读总线BBR和写总线BBW与存储器接口INT相连。每个专用读总线BBR和每个专用的写总线BBW专用于一给定的单元B。存储器接口INT通过公共总线BM连接到共用存储器SDRAM。单元B、专用读写总线BBR、BBW和存储器接口INT组为单块集成电路的一部分，而共用存储器SDRAM是一个外部设备。
通常数据处理装置操作如下：单元B根据请求接收要被处理并存储在共用存储器SDRAM中的数据。在处理完成后，单元B将处理后的数据通过存储器接口INT传到共用存储器SDRAM中。存储器接口INT控制不同的单元B对共用存共用存储器SDRAM的访问。
存储器接口INT具有两个基本功能，第一，它完成在对共用存储器SDRAM访问的级别上在不同的单元B之间的仲裁。单个的单元B能在同一时刻能够或者以读，或者以写的方式来访问共用存储器SDRAM，这意味着单元B只有在脉冲模式下才能访问存储器；第二，在读周期状态下，存储器接口INT将来自共用存储器SDRAM的为一给定单元B提供的数据脉冲变换成基本上稳定的数据流。然后数据流通过相应专用读总线BBR传输到单元B。在写周期状态下，存储器接口INT将来自一给定的单元B的基本稳定的数据流转换为数据脉冲写入共用存储器SDRAM。
图2显示了存储器接口INT的操作。T(BM)表示在共用存储器SDRAM与存储器接口INT之间通过共用总线BM的数据传输。T(BBR1)、T(BB2)和T(BBR3)表示在存储器接口INT与B1、B2、B3单元之间的通过相应的专用读总线BBR1、BBR2、和BBR3进行的数据传送。T(BBW1)、T(BBW2)和T(BBW3)表示在存储器接口INT与B1、B2、B3单元之间通过相应的专用写总线BBW1、BBW2、BBW3所进行的数据传送。
数据传输T(BM)由数据脉冲DB组成。每个数据脉冲DB对应着一个单元B读/写方式的访问共用存储器的操作。DB后的括弧字符表示数据脉冲属于哪个单元B并且指明访问类型为写(W)还是读(R)。比如，DB1(B1/R)用B1表示数据脉冲DB1以读方式访问共用存储器SDRAM。
图2表明存储器接口INT对来自于共用存储器SDRAM并属于某指定的单元B的数据脉冲进行平滑化的操作。相反，该图也显示了为了将数据以脉冲形式写进共用存储器SDRAM而进行的将从某单元B接收到的数据的时间压缩(数据压缩)。因此，通过专用读总线BBR和专用写总线BBW的数据传输的速率相对较低。所以专用读总线BBR和写总线BBW可以有相对窄的通带，从而有相对小的宽度。在这方面我们注意到总线的尺寸无需与总线上传输的数据中所包含的比特数对应。比如16比特的数据能分为4比特的字。这样，所述数据以一串4个字的方式通过4比特的总线进行传输。
图3为一个单元B。该单元B是由一个处理器P和一个通用寻址电路AGA组成。处理器P产生逻辑请求LRQ。假设单元B处理视频数据，在这种情况下，逻辑请求LRQ可能是对当前图象中某指定行的象素的请求。通常寻址电路AGA将逻辑请求LRQ转换为物理请求PRQ。物理请求PRQ定义了在共用存储器SDRAM中存储被请求数据的物理地址。物理请求PRQ可以是如下形式：一个起始地址，多个从所述地址开始的被搜索的地址，以及，如果可应用的话，在搜索数据期间采用的方案。这种方案可以定义为如下形式：所读连续地址数，跳转地址数，以及“读跳转”循环数。可以以如下方式对AGA进行编程，即，转换参数定义从逻辑请求LRQ到物理请求PRQ的转换。这可以更加灵活地把数据存储进共用存储器SDRAM中。
图4为存储器接口INT。存储器接口INT中包括一个仲裁器ARB、一个访问接口SIF、一个缓冲存储器BUF和寻址和宏命令电路AGB。每个单元B均有一个寻址和宏命令电路AGB。
整体上说，存储器接口内部操作是：每个寻址和宏命令电路AGB将来自于单元B的物理请求划分成宏命令。一个宏命令表示请求访问存储器的某给定行。宏命令进入仲裁器ARB之前，寻址和宏命令电路AGB要确定缓冲存储器BUF是否有足够的空间。为了这个目的，首先，将宏命令加到缓冲存储器BUF。如果缓冲存储器BUF确定有存储宏命令定义的数据的空间，寻址和宏命令电路AGB允许宏命令进入仲裁器ARB。仲裁器ARB从不同的寻址和宏命令电路AGB接收宏命令，而且选择要加到访问接口SIF上的宏命令。选择的依据是下文描述仲裁方案。该访问接口SIF按从仲裁器ARB接收的次序处理宏命令。这样，访问接口SIF提供对共用存储器SDRAM的访问，访问操作由正在被处理的宏命令所定义。
一个宏命令使得X组地址被访问，每组包含着Y个地址，地址组通过Z字彼此互相分开，X、Y和Z是整数。这样，一条宏命令包括下列信息：
-被访问的首地址；
-在地址组中第一个地址之后被访问的地址数(Y-1)；
-在两组连续地址之间跳过的地址数(Z)；
-除第一组以外的被访问的地址组数(X-1)；
-访问类型：读或写；
在比特级的宏命令的例子如下：假设存储在共用存储器SDRAM中的数据为32位，共用存储器SDRAM的最大容量为256兆位。这意味着一个地址用23位表示。若访问操作限制在最大为16个地址，这个限制是考虑到等待时间而被选择的。因此，X-1和Y-1是最大为15并且因而能用4位编码。最后根据共用存储器SDRAM的配置，一行包括最大为512个地址。从而跳过的地址数不能超过511，这样可用9位编码。宏命令的长度为23+2*4+9+1＝41位。地址编码从40到18位。访问类型在17位。被读的字数(Y-1)在16位到13位，跳过的字数(Z)在12至4位，字组数(X-1)在3到0位。
图5为某指定单元B读模式下访问共用存储器SDRAM的处理过程。横坐标为时间，纵坐标表示所涉及到的不同功能部件。图中包含箭头。图中的箭头表示访问接口存储器SRAM的过程中的各个步骤S。
S1＝相应的单元B处理器P允许逻辑请求LRQ进入通用寻址电路AGA，逻辑请求LRQ确定一个数据子集，如被处理的数据集、例如图象的一行亮度象素。
S2＝通用寻址电路AGA将逻辑请求LRQ转换为物理请求PRQ。
S3＝通用寻址电路AGA将物理请求PRQ提交到宏命令寻址电路AGB。
S4＝宏命令寻址电路AGB将物理请求PRQ转为宏命令。
S5＝宏命令寻址电路AGB将来自于物理请求PRQ的第一个宏命令提交到缓冲存储器BUF。
S6＝缓冲存储器BUF确认是否有足够的存储空间存储宏命令指定的数据量；
S7＝缓冲存储器BUF给宏命令寻址电路AGB发出有足够存储空间的应答信号。
S8＝代表一个指定的延时。
S9＝宏命令寻址电路AGB将宏命令提交到仲裁器ARB。
S10＝仲裁器ARB根据由单元运用对共用存储器SDRAM的访问的仲裁决策处理作为访问共用存储器SDRAM的请求的宏命令(以读或写模式)。
S11＝仲裁器ARB将宏命令提交到访问接口SIF。
S11a＝仲裁器ARB向缓冲存储器BUF发送对已经将宏命令提交到访问接口SIF的应答。
S12＝宏命令在访问接口SIF中排列，访问接口SIF首先处理以前接收的宏命令。
S13＝访问接口SIF根据宏命令产生对共用存储器SDRAM的控制信号，控制信号产生在由宏命令指明的并依次读取的地址的数据。
S14＝将依次从共用存储器SDRAM读取的数据传送到缓冲存储器BUF中。
S15＝缓冲存储器BUF暂存这些数据。
S16＝缓冲存储器BUF用一种相当稳定的方式把数据传送给处理器P。
在步骤S1作出逻辑请求LRQ之后，对每个宏命令重复步骤S5-S15。
下面的步骤没有在图5中显示。在第一步骤S1之后，通用寻址电路AGA给处理器P发送应答信号。这个信号表示收到逻辑请求LRQ并且将进行处理。处理器P响应应答信号，作出一个新的逻辑请求，并将其保持到进一步的通知。当宏命令寻址电路AGB响应逻辑请求LRQ发送最后一个宏命令时，逻辑请求LRQ的处理完成。这时，宏命令寻址电路AGB向通用寻址电路AGA发送一个应答信号，向后者表明逻辑请求LRQ的处理完成。响应于此，通用寻址电路AGA以与第一步骤S1中进行的逻辑请求LRQ的处理类似的方式开始对新逻辑请求LRQ的处理。换句话说，重复该过程。
图6a和图6b显示了仲裁器ARB的仲裁方案。图6a为ST1-ST8八状态环行图。这些ST状态以环行方式一个接一个的出现。每种状态ST表示一种向访问接口SIF发出宏命令的可能性。因此，每种状态表示一种访问存储器的可能性。每种状态对应于一个给定的处理器P。与给定状态相对应的处理器P在表示状态的环内指定。
图6b表示与图6a对应的仲裁过程。这个过程包含多个步骤SA1-SA8，并为图6a的每一种状态ST实现这些步骤。步骤SA1是在跳转状态后执行的第一个步骤在步骤SA1中，仲裁器ARB确认一个由宏命令寻址电路AGB提交并且跟随着一个来自对应于状态S[i]的处理器P[j]的逻辑请求LRQ的宏命令是否是待处理的。如果有这样一个宏命令是待处理的，那么接着步骤SA1执行步骤SA2。在步骤SA2中，仲裁器ARB发送相关的宏命令到访问接口SIF。这个作用是在一个给定延时后，共用存储器SDRAM由宏命令定义的相关处理器P访问。当宏命令被发送后，仲裁器跳转到下一个状态，这意味着重复图6b表示的过程。
然而，如果在步骤S1中，仲裁器ARB检测出没有与状态S[i]所对应的处理器P相联系的宏命令，则接着步骤SA1执行步骤SA3。在步骤SA3中，仲裁器ARB确认是否有其它的宏命令在等待。如果没有其他宏命令在等待，仲裁器ARB跳转到下个状态，重复图6b所表示的过程。如果有其他的宏命令在等待，仲裁器ARB执行步骤SA4，在步骤SA4中，仲裁器ARB按优先级顺序选择一个宏命令。每条宏命令具有给定的优先级。优先级由宏命令所来自的处理器P确定。仲裁器ARB选择具有最高优先级的宏命令并把这条宏命令传给访问接口SIF。发送完宏命令后，仲裁器跳转到下个状态，这意味着重复图6b所示过程。
应该注意，在图6a和图6b中，不必每个状态都对应于一个处理器P。可能有一个或几个状态不对应于任何处理器P，这意味着可以引入自由状态。在自由状态的情况下，仲裁器ARB仅仅基于优先权顺序选择宏命令。这种自由状态在数据处理装置包括一个在访问共用存储器SDRAM级别上的等待时间和通带方面的限制是相对适度的处理器P的情况下是有用的。因此，为了避免处理器P得不到足够的访问，可以引入自由状态。处理器P可以利用这些自由状态访问共用存储器SDRAM。
图7显示了访问接口SIF的一个实例。访问接口SIF包括一个宏命令缓冲存储器FIFO_MC、一个列发生器CAGU、一个命令生成器CGU、一个控制信号发生器IF_SDRAM、一个数据缓冲存储器IF_D。
访问接口SIF的通常操作过程如下：宏命令缓冲存储器FIFO_MC从仲裁器ARB接收宏命令，存储器暂存这些宏命令，并且根据收到宏命令的次序发送到列发生器CAGU。在宏命令缓冲存储器FIFO_MC已满、不能接收新的宏命令的情况下，它会将此时的状态报告给仲裁器ARB。来自访问接口SIF的这个表明“FIFO已满”信号的结果为，仲裁器延缓传递已被选择的宏命令直到宏命令缓冲存储器FIFO_MC报告能接收新的宏命令为止。事实上，来自访问接口SIF的“FIFO已满”的信号要“冻结”仲裁器ARB一段时间。
当已经实现依据前面的宏命令的存储器访问操作时，列发生器CAGU从宏命令缓冲存储器FIFO_MC请求一个新的宏命令。事实上，列发生器CAGU与命令发生器CGU一起将宏命令转换成一系列地址。共用存储器SDRAM的存储体号、行号和列号定义了共用存储器的SDRAM的地址。已经指出，宏命令涉及对单行接口存储器SRAM的访问，这自动说明访问在单个存储体中进行。因此，这满足队列发生器CAGU在宏命令的基础上产生一系列列，以便根据宏命令定义一系列地址。列发生器CAGU的实施可以包括一些计数器和一些逻辑电路。在这样的实施中，宏命令的内容用于对计数器进行编程。
命令发生器CGU接着接收共用存储器SDRAM的另一个列号。命令发生器CGU进一步接收来自宏命令缓冲存储器FIFO_MC的由宏命令定义的地址的存储体号和行号。这些信息使列发生器CAGU为访问共用存储器定义了一系列的宏命令，每个宏命令定义一个地址。另外，命令发生器CGU产生将共用存储器SDRAM设置到一个正确状态所必须的命令，以允许由宏命令定义的访问操作。这些命令涉及共用存储器SDRAM的适当操作，例如，预装载，激活状态等。另外，命令发生器CGU确保共用存储器SDRM按周期间隔被刷新，并生成完成刷新操作所需的命令。
控制信号发生器IF_SDRAM根据从命令发生器CGU接收到的命令来生成控制信号。例如，控制信号发生器IF_SDRAM产生缩写为RAS、CAS的信号。控制信号发生器IF_SDRAM确保在控制信号序列中可以观察到共用存储器SDRAM的特定等待时间。根据所用共用存储器SDRAM的类型不同，这些等待时间也不同。因此，对于所用的不同类型的共用存储器SDRAM，将有专用的控制信号发生器IF-SDRAM与之对应。如果改用另一种类型的共用存储器，则可修改或重新给控制信号发生器IF-SDRAM编程。原则上，访问接口的其他部件不需要作修改。
在读情况下，数据缓冲存储器IF_D用来把共用存储器SDRAM的数据传递到如图4所示的缓冲存储器中，而在写情况下，又将缓冲存储器BUF的数据传送到共用存储器SDRAM中。因此，数据缓冲存储器IF_D同步由共用存储器SDRAM提供的(读)或加到共用存储器SDRAM(写)的数据。另外，数据缓冲存储器IF_D形成一个单元深度的FIFO。这表明，如果一给定时钟脉冲使得数据从共用存储器SDRAM中读出，这个数据将在下一个时钟脉冲被发送到缓冲存储器BUF。在写周期中情况则反之。
图8是缓冲存储器BUF的一个例子，BUF构成图4中所示存储器接口INT的一部分。缓冲存储器装置BUF包含一个读缓冲存储器BUFR以及一个写缓冲存储器BUFW和一个用于应答信号FIFO_ACK的缓冲存储器。读缓冲存储器BUFR和写缓冲存储器BUFW经过如图1所示的访问接口SIF和公共总线BM与共用存储器SDRAM连接。读缓冲存储器BUFR经过专用读总线BBR1，BBR2和BBR3分别连接单元B1、B2、B3。缓冲存储器BUFW经专用写总线BBW1，BBW2和BBW3分别与单元B1，B2和B3连接应答信号缓冲存储器FIFO_ACK连接到仲裁器ARB。
缓冲存储器BUF一般操作如下：读缓冲存储器BUFR暂存从共用存储器SDRAM接收到的数据，而写缓冲存储器BUFW存储准备写入共用存储器SDRAM的以及从不同的单元B收到的数据。应答信号缓冲存储器FIFO_ACK接收来自仲裁器ARB的应答信号。该信号指示仲裁器ARB已将一条宏命令传入访问接口SIF。
应答信号缓冲存储器FIFO-ACK与如图7所示的访问接口SIF的宏命令缓冲存储器FIFO_MC有相同深度。因此，当宏命令缓冲存储器FIFO_MC送出一条宏命令时，根据该宏命令进行存储器访问，对应于这个宏命令的应答信号离开应答信号缓冲存储器FIFO_ACK。该信号指示出相应访问是读访问还是写访问。在第一种情况下，读缓冲存储器BUFR被激活，以接收共用存储器SDRAM的数据，而在后一种情况，写缓冲存储器BUFW被激活，以向共用存储器SDRAM发送数据。由应答信号缓冲存储器FIFO-ACK产生的应答信号进一步表明宏命令所定义的访问操作中涉及的数据个数。该指示信号被缓冲存储器BUF分别在读或写情况下用作“将数据存在何处或从何处取数据？”的内部管理。
图9是读缓冲存储器BUFR的示例。读缓冲存储器BUFR包含一个输入缓冲存储器IB、一个接口存储器SRAM、一个包括多个输出缓冲存储器OB的装置、一个控制电路CON装置以及一个接口存储器访问仲裁器ARBBR。输入缓冲存储器IB经访问接口SIF(图4所示)连接到共用存储器SDRAM。输出缓冲存储器OB1、OB2和OB3经专用读总线BBR1、BBR2和BBR3分别接到处理器P1、P2和P3上，图2、图3示出上述部件。控制电路CON1、CON2和CON3分别连接到宏命令寻址电路AGB1、宏命令寻址电路AGB2和宏命令寻址电路AGB3以及访问接口SIF。
读缓冲存储器BQFR按如下方式操作。从共用存储器SDRAM中接收的数据有N位的宽度，并以频率F到达，其中N是一个整数。接口存储器SRAM是2N位宽，即一个地址包含2N位，并以频率F操作。输入缓冲存储器IB组成两个来自共用存储器SDRAM的连续数据的数据对，并将这些数据对装载进接口存储器SRAM。形成一对数据对需要两个时钟周期。当假设从共用存储器SDRAM接收的全部连续数据都被配对时，每两个时钟周期将实现对接口存储器SRAM的一次写访问。访问一个单独地址只需要一个时钟周期。因此在两个写访问操作之间，有一个时钟周期可用于读访问接口存储器SRAM，以便将数据从共用存储器SDRAM读到单元B。在原理上说，对接口存储器SRAM的写访问和读访问能交替地一个接一个地进行。对接口存储器SRAM的访问将在下文详细叙述。
事实上，在接口存储器SRAM分为三个区Z1、Z2和Z3。区Z1、Z2、Z3分别包含用于处理器P1、P2、P3的数据。根据产生当前宏命令处理器P将来自共用存储器SDRAM的数据通过输入缓冲存储器IB写入Z1、Z2、Z3区。以相当稳定的方式并根据相当固定的方案将Z1、Z2、Z3区的数据分别送到输出缓冲存储器OB1、OB2和OB3。输出缓冲存储器OB事实上将数据分为许多部分，并且一部分一部分地将相关数据传送到各个处理器P。例如：输出缓冲存储器OB能把16位的数据分解成每部分4位的数据。数据一部分一部分在4个周期内传输，仅需要一根4位的总线，而不再是需要一个16位总线仅在一个时钟周期内传送。
控制电路CON1、CON2和CON3分别控制Z1、Z2和Z3区。这样，每个控制电路CON控制一组参数。这些参数包括一个写指针、一个读指针和一个区域占用值。写指针定义来自共用存储器SDRAM的数据的被写入的地址，读指针定义要传送到相关输出缓冲存储器OB的数据的地址。占用值表明可用于存储从共用存储器SDRAM接收的数据的可用地址数。控制电路CON1、CON2、CON3也分别控制着输出缓冲器OB1、OB2和OB3。为此，每个控制电路CON控制一个表明相应OB的占用状态的参数。
现在描述控制电路CON执行的控制过程，假设共用存储器SDRAM如图5所示被访问。在步骤S5，宏命令寻址电路AGB将一个宏命令提交到缓冲存储器BUF。该宏命令被对应于发出宏命令的处理器P的控制电路CON处理。控制电路CON将宏命令定义的数据数与占用值进行比较。因此，控制电路CON验证在相关区Z是否有足够的空间存储期望的数据。如果有足够的空间，控制电路CON将通知宏命令寻址电路AGB，并且更新占用参数。即考虑到数据已经存储在相关区，但这还在进行中。因此，占用参数的更新被认为是相应区域的保留值。
下面将说明在图5所示步骤S12期间的操作。步骤S12表示根据相应宏命令从共用存储器SDRAM的读出操作。已经说明，在访问接口STF开始去处理宏命令、因此开始读出操作时，与相关宏命令相联系的应答信号离开如图7所示的应答信号缓冲存储器FIFO_A。这个应答信号表明访问是写操作，而且，这个信号指定产生宏命令的处理器P。因此，对应于这个处理器P的控制电路CON知道，应该提供数据所要存储到的共用存储器SDRAM中的地址。此外，控制电路CON根据宏命令接收在访问操作中涉及到的数据量的指示，这些指示形成了应答信号部分。
每次来自共用存储器SDRAM的数据对被写入相应的Z区时，控制电路CON就将写指针增值。此外，更新占用值。控制电路CON继续控制直到宏命令定义的对共用存储器SDRAM的读访问操作已完成。控制电路CON借助于访问操作中涉及的数据数检测访问操作的结束，这个数据数由应答信号表明，并对写入接口存储器SRAM的数据进行计数。
在每次从给定区域Z读出数据对之后，控制着该区的控制电路CON使读指针增值。而且，更新占用值。
接口存储器访问仲裁器ARBBR控制对接口存储器SRAM的存取操作。有不同形式的存取方法：(1)通过访问接口SIF访问，以便将数据从共用存储器SDRAM写入接口存储器SRAM，(2)通过输出缓冲存储器OB1进行访问操作，(3)通过输出缓冲存储器OB2进行访问操作，(4)通过输出缓冲存储器OB3进行访问操作。后三个访问操作用于将接口存储器SRAM中包含的数据分别传送到处理器P1、P2和P3中。
响应提交到接口存储器访问仲裁器ARBBR的一个请求进行对接口存储器SRAM的任何访问。接口存储器访问仲裁器ARBBR从当前请求中选择优先级最高的请求。写访问请求(经过访问接口SIF访问)有最高优先级。作为如下所述的写数据对的结果，这种请求一般每两个时钟周期发生一次。一次写操作请求仅占一个时钟周期。因此在读模式下，为了将数据传送到各个处理器P，有足够的机会访问接口存储器SRAM。
给定输出缓冲存储器OB的读操作请求是根据输出缓冲存储器OB和单元B之间的专用读总线BBR的大小作出的。例如，假定总线位数为N/2位，那么每一个时钟周期可以有N/2位的数据从输出缓冲存储器OB传送到单元B。接口存储器SRAM的读操作是以数据对方式进行的。一个数据对包含2N位。因此向单元B传送一个数据对需要4个时钟周期。一个数据对的传送涉及到在读模式下的对接口存储器SRAM的访问请求。本例中，OB每4个时钟周期提交一个访问请求。本例说明单元B的总线大小决定了各种输出存储器OB的访问请求的频率。如果专用读总线BBR的位数是N/4位，则每8个时钟周期有一个访问请求。
下面给出一个描述访问接口存储器SRAM的仲裁过程的实例。假设专用读总线BBR1的位数是N/2位，专用读总线BBR2和专用读总线BBR3的位数是N/4位。访问接口SIF的访问操作优先权最高，按优先权顺序依次为输出缓冲存储器OB1、OB2、和OB3的访问操作。最后，假设各种类型的访问操作请求(SIF，OB1，OB2，OB3)都在第一个时钟周期同时提交。
周期1：在同一时刻作出全部请求；
待处理请求；访问接口SIF，输出缓冲存储器OB1、OB2和OB3；
周期2：具有最高优先权的访问接口SIF领先并舍弃其请求；输出缓冲存储器OB1、OB2、和OB3保持其请求；
待处理请求：输出缓冲存储器OB1、OB2、OB3；
周期3：具有第二最高优先级的输出缓冲存储器OB1领先并舍弃其请求；
访问接口SIF提交一个新的请求；
待处理请求：访问接口SIF，输出缓冲存储器OB2和OB3；
周期4：具有最高优先权的访问接口SIF领先并舍弃其请求；输出缓冲存储器OB2和OB3保持其请求；
待处理请求：输出缓冲存储器OB2和OB3；
周期5：有第三最高优先权的输出缓冲存储器OB2领先并舍弃其请求；访问存储器SIF提交一个新的请求；
待处理请求：访问接口SIF和输出缓冲存储器OB3；
周期6：有最高级优先权的访问接口SIF领先并舍弃其请求；输出缓冲存储器OB1用尽缓冲器容量，并再次提交一个请求；
待处理请求：访问接口SIF，输出缓冲存储器OB1和OB3；
周期7：有第二最高优先权的输出缓冲存储器OB1领先并舍弃其请求；
访问接口SIF提交一个新的请求；
待处理请求：访问接口SIF，输出缓冲存储器OB3；
周期8：有最高级优先权的访问接口SIF领先并舍弃其请求；输出缓冲存储器OB3保持其请求；
待处理请求：输出缓冲存储器OB3；
周期9：有第四最高优先权的输出缓冲存储器OB3领先并舍弃其请求；访问接口SIF提交一个新的请求；
待处理请求；访问接口SIF；
周期10：有最高级优先权的访问接口SIF领先并舍弃其请求；输出缓冲存储器OB1用尽缓冲器容量，并再次提交一个请求；
待处理请求：输出缓冲存储器OB1；
周期11：有第二最高优先级的输出缓冲存储器OB1领先并舍弃其请求；访问接口SIF提交一个新的请求；
待处理请求；访问接口SIF；
周期12：有最高级优先权的访问接口SIF领先并舍弃其请求；
输出缓冲存储器OB2用尽缓冲器容量，并且再次提交一个请求；
待处理请求：输出缓冲存储器OB2；
周期13：有第三最高级优先权的输出缓冲存储器OB2领先并舍弃其请求；
访问接口SIF提交一个新的请求；
待处理请求：访问接口SIF；
周期14：有最高级优先权的访问接口SIF领先并舍弃其请求；输出缓冲存储器OB1用尽缓冲器容量并且再次提交一个请求；
待处理请求：输出缓冲存储器OB1；
周期15：有第二级最高优先权的输出缓冲存储器OB1领先并舍弃其请求；
访问接口SIF提交一个新的请求；
待处理请求：访问接口SIF；
周期16：具有最高优先权的访问接口SIF领先并舍弃其请求；输出缓冲存储器OB3用尽缓冲器容量并且再次提交一个请求；
待处理请求：输出缓冲存储器OB3；
周期17：具有第四最高优先权的输出缓冲存储器OB3领先并舍弃其请求；
访问接口SIF提交一个新的请求；
待处理请求：访问接口SIF；
周期18：具有最高级优先权的访问接口SIF领先并舍弃其请求；输出缓冲存储器OB1用完缓冲器容量并且再次提交一个请求；
待处理请求：输出缓冲存储器OB1；
周期19：具有第二级最高优先权的输出缓冲存储器OB1领先并舍弃其请求；
访问接口SIF提交一个新的请求；
待处理请求：访问接口SIF；
周期20：具有最高级优先权的访问接口SIF领先并舍弃其请求；输出缓冲存储器OB2用完缓冲器容量，并且再次提交一个请求；
待处理请求：输出缓冲存储器OB2；
周期21：具有第三级最高优先权的输出缓冲存储器OB2领先并舍弃其请求；
访问接口SIF提交一个新的请求；
待处理请求：访问接口SIF；
周期22：具有最高优先权的访问接口SIF领先并舍弃其请求；输出缓冲存储器OB1用完缓冲器容量，并且再次提交一个请求；
待处理请求：输出缓冲存储器OB1；
周期23：具有第二最高优先权的输出缓冲存储器OB1领先并舍弃其请求；
访问接口SIF提交一个新的请求；
待处理请求访问接口SIF；
周期24：具有最高级优先权的访问接口SIF领先并舍弃其请求；
输出缓冲存储器OB3用完缓冲器容量并且再次提交一个请求；
待处理请求：输出缓冲存储器OB3；
周期25：具有第四最高优先权的输出缓冲存储器OB3领先并舍弃其请求；
访问接口SIF提交一个新的请求；
待处理请求：访问接口SIF；
周期26：具有最高权优先权的访问接口SIF领先并舍弃其请求；输出缓冲存储器OB1用完缓冲器容量，并且再次提交一个请求；
待处理请求：输出缓冲存储器OB1；等等。
上文所述的访问操作有8个周期为一个循环，好象仲裁由一个八状态的循环机进行。这是由于在这个例子中假设全部单元B是以规则方式处理其数据的。而且，假设访问接口SIF的访问请求是每两个时钟周期一次规则地提交的。其实，这种假设不是必然正确的。因此，最好在仲裁器的帮助下按优先权次序而不是靠循环机的帮助控制对接口存储器SRAM的访问。就访问接口存储器SRAM而言，仲裁器允许一定程度的灵活性，因此，它允许对可用于数据传送的带宽的更好的实现。
下面的实例是对针对接口存储器SRAM每两个时钟周期只有一个写访问的规则的一个例外(由访问接口SIF访问)。这个例外出现在响应于一个涉及奇数个数据的宏命令访问共用存储器SDRAM的情况中。这种访问中所涉及的所有数据除最后一个数据元素外都有一个配对，于是形成数据对以写进接口存储器SRAM。最后一个数据元素是单独的。不可能使用下个数据元素组成数据对，因为这个数据元素是另一个访问操作的第一个数据元素，因此将用于另一个处理器P。结果，另一个访问操作的第一个数据元素应该存储在接口存储器SRAM的另一个区域Z。于是，当涉及奇数个数据元素的访问的最后一个数据元素到达输入缓冲存储器IB时，在访问操作中所包括的最后一个数据对的写操作之后的时钟周期内，所述数据在没有配对的情况下被装载进接口存储器SRAM。因此有两个连续的写访问操作，其间没有一个时钟周期的间断，否则，在两个写访问操作之间允许一个读访问操作。
图5和图9涉及读模式下存储器接口INT的操作。写模式中的操作是大致对称的。这意味着写缓冲存储器BUFW与上文描述的读缓冲缓存储器BUFR相类似。因此写缓冲存储器BUFW包括一个分成多个区域的接口存储器，每个区域与不同的单元B相联系。在指明数据应存入的地址的宏命令之前或之后，单元B能提供写入共用存储器的数据。事实上，区域所对应的单元B一提供存储到共用存储器的数据，一个区域就会被填充。这种填充是连续进行的，直到这个区域全部装满数据。在这种情况下，存储器接口INT将表明相关的单元B没有任何空间存入新的数据。这将防止单元B提供新的数据，这种状况一直维持到相关区域有了可用的空间为止。从区域Z到共用存储器的数据传输导致空间变得可用。只要宏命令一被仲裁器ARB接收并被访问接口SIF处理，这样的数据传送就会进行。同样，在相关的单元B提供数据之前，便可以发出宏命令。在任何情况下，只要写缓冲存储器BUFW没有指示出在相关区有足够的填充空间时，宏命令就不能入仲裁器ARB。
上文参考图1-9所描述的数据处理装置是在“发明概述”中概括的本发明的实现的一个例子。图1所示的数据处理装置包括三个数据处理单元B和一个存储器接口INT，通过这个存储器接口INT数据处理单元B能访问共用存储器SDRAM。存储器接口INT包括一个接口存储器SRAM和控制电路CON，如图9所示。接口存储器SRAM暂存属于不同数据处理单元B的数据。控制电路CON以为每个不同的数据处理单元B形成一个FIFO的方式控制接口存储器SRAM。
上文的附图及其说明显示而不是限制了本发明。显然还有许多替换，这些都在附带的权利要求的范围内。下面，在这个方面进行最后的说明。
有各种各样的方式实现依据本发明的数据处理装置。图1所示的数据处理装置由三个处理器组成，其他的实现可以包括更多或更少的处理器。此外，不需要每个处理器的数据对存储在单个的接口存储器中。例如，假设数据处理装置由六个处理器组成，这样一种实现可以包括两个接口存储器，一个接口存储器暂存属于三个处理器的数据，另一个接口存储器暂存属于其他三个处理器的数据。
利用各种硬件或软件或软硬结合，可以有多种方式实现所述功能。在这方面，附图是较概略的，每个附图仅仅代表发明的一个具体表现。尽管附图将不同功能显示为不同的方框，但并不排除一单个软件或硬件完成几种功能。也不能排除将硬件或软件组合起来共同完成一种功能。
例如，图4显示了一个包括多个方框的存储器接口，这些方框共同控制对存储器接口中包括的共用存储器和控制存储器电路的访问。在原理上，可以利用合适的可编程计算机电路完成这些方框。装载进程序存储器的指令集使得计算机电路进行如图1-9所述的各种控制操作。指令集可以通过读包含这些指令的载体(如磁盘)装入程序存储器。载体的读取可通过通信网络、如因特网进行。即厂商通过通信网络使得指令集可用。
在权利要求书的任何参考符号并不限制权利要求书。“包括”这个字不排除权利要求中所列之外的其他元件或步骤的出现。在元件或步骤之前的“一个”不排除多个这种元件或步骤的存在。
Claims (2)
1.一种数据处理装置，包括多个处理器和一个存储器接口，通过所述存储器接口可将数据在所述处理器和一个共用存储器之间传输，所述存储器接口包括：
-一个接口存储器，它包括用于暂时分别存储预定为所述多个处理器的数据的不同的区域；
-一组控制电路，用于分别管理所述接口存储器的所述不同的区域，使得为每一个不同的处理器构成一个FIFO存储器；和
-一个接口存储器访问仲裁器，以预定的优先权等级管理从所述共用存储器至所述接口存储器和从所述接口存储器至所述不同的处理器的数据的传输。
2.一种采用多个处理器和一个共用存储器处理数据的方法，在所述多个处理器和所述共用存储器之间的数据通讯的实现步骤如下：
-将属于不同的处理器的数据暂时分别存储在一个接口存储器的不同的区域中；
-分别控制所述接口存储器的所述不同的区域，使得为每一个不同的处理器构成一个FIFO存储器；和
-以预定的优先权等级管理从所述共用存储器至所述接口存储器和从所述接口存储器至所述不同的处理器的数据的传输。
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| TR01 | Transfer of patent right |
Effective date of registration: 20070831 Address after: Holland Ian Deho Finn Patentee after: Koninkl Philips Electronics NV Address before: Holland Ian Deho Finn Patentee before: Koninklike Philips Electronics N. V. |
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| ASS | Succession or assignment of patent right |
Owner name: TRIDENT MICROSYSTEMS (FAR EAST)CO., LTD. Free format text: FORMER OWNER: KONINKL PHILIPS ELECTRONICS NV Effective date: 20100819 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: EINDHOVEN, NETHERLANDS TO: CAYMAN ISLANDS, GRAND CAYMAN ISLAND |
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| TR01 | Transfer of patent right |
Effective date of registration: 20100819 Address after: Grand Cayman, Cayman Islands Patentee after: Trident Microsystems (Far East) Ltd. Address before: Holland Ian Deho Finn Patentee before: Koninkl Philips Electronics NV |
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| ASS | Succession or assignment of patent right |
Owner name: ENTROPY COMMUNICATION CO., LTD. Free format text: FORMER OWNER: TRIDENT MICROSYSTEMS (FAR EAST) LTD. Effective date: 20130218 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20130218 Address after: American California Patentee after: Entropic Communications, Inc. Address before: Grand Cayman, Cayman Islands Patentee before: Trident Microsystems (Far East) Ltd. |
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| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20040414 Termination date: 20170828 |
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| CF01 | Termination of patent right due to non-payment of annual fee |