JPH01255944A - キャッシュメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、キャッシュメモリに関し、特にリアルタイ
ムマルチタスクシステムに好適するキャッシュメモリに
関する。

［従来の技術］ 電子計算機あるいはマイクロコンピュータシステムのメ
インメモリには、演算処理に必要な種々のデータが格納
されており、アドレス信号によりその所望のものをアク
スして使用する。ところで、使用したデータはその直後
に再び使用することがよくあるが、使用の都度該データ
を大容量低速のメインメモリから読出すのは時間がかか
り、非効率的である。そこで、アクセス速度の高速化を
図るために、キャッシュメモリと呼ばれる高速のバッフ
ァメモリを使用する方式が提案されている。

このキャッシュメモリ方式は、たとえば第２図に示され
るように、データ処理装置（たとえばＣりＵ）１からの
要求に応じてメインメモリ２のうちの使用頻度の高い領
域のデータを、高速のバッファメモリであるキャッシュ
メモリ３に記憶し、データ処理装置１からのアクセスに
対し、メインメモリ２に代わってそのデータ読出／書込
を高速に行なう方式である。

キャッシュメモリ３は、固定のデータを記憶しているの
ではなくデータ処理装置１からの要求に応じて記憶する
メインメモリ２の領域は変化している。しかし、成るデ
ータ処理におけるデータ処理装置１からのメモリアクセ
ス領域には局所性がある。したがって、データ処理装置
１からの要求に応じてメインメモリ２から取出してキャ
ッシュメモリ３に記憶したデータは、その後もしばらく
はアクセスされる可能性が高い。したがって、−旦キャ
ッシュメモリ３ヘメインメモリ２のデータが記憶される
と高速メモリの効果が発揮されて、データ処理装置１の
メモリアクセスの待ち時間なしくノーウェイト）が実現
する。つまりデータ処理装置１は、その処理速度がメモ
リアクセス時間によって遅延されることがない。

データ処理装置１の処理の進行とともにメモリアクセス
する領域は移動していく。それに従って、キャッシュメ
モリ３では記憶するメインメモリ２の領域の切換も行な
われる。しかし、追出された領域が再びアクセスされる
場合は、キャッシュメモリ３は再び入替が必要となり、
それが頻繁に起こるとシステムの性能が低下する。

一般に、キャッシュメモリ３の効果を示すのにヒツト率
を使う。ヒツト率とは、データ処理装置ｌからのメモリ
アクセスに対し、キャッシュメモリ３内にそのアクセス
領域のデータが存在する確率である。存在すればヒツト
と言い、存在しない場合はキャッシュミスという。キャ
ッシュミスの場合はデータ処理装置１からの要求アドレ
スのワードを含むデータの塊りをメインメモリ２からキ
ャッシュメモリ３へ取込み、次回からのデータアクセス
に備える。このデータの塊りをデータブロックという。

キャッシュメモリ３は、単に容量が大きいほどビット率
が高くなるわけではなく、キャッシュメモリの構成に因
るところが大きい。ヒツト率を上げるための一例として
、Ｎウェイセットアソシアティブ方式がある。

第３図は、インターフェイス１９８７年８月号Ｎｏ、１
２３の第２５０頁に示された４ウ工イセツトアソシアテ
イブ方式のキャッシュメモリを示すブロック図である。

図において、データ処理装置１の要求アドレス４は、ア
ドレスタグ４ａと、セットセレクト４ｂと、ワードセレ
クト４Ｃとに分けられてキャッシュメモリに入力される
。アドレスタグ４ａはアドレスタグ比較器８に与えられ
る。

セットセレクト４ｂは、アドレスタグメモリ５゜データ
メモリ７およびＬＲＵビットメモリ１２１；与えられる
。ワードセレクト４Ｃはワードセレクタ９に与えられる
。アドレスタグメモリ５およびデータメモリ７は同数の
記憶領域（以下、各記憶領域をエントリと称する）を有
しており、それぞれのエントリに既にデータ処理装置１
から要求のあったアドレスのアドレスタグとそのアドレ
スによってメインメモリ２から読出されたデータブロッ
ク（この例では４ワードで構成されている）を格納して
いる。アドレスタグ５およびデータメモリ７のアクセス
は、セットセレクト４ｂでエントリアドレスを指定する
ことによって行なわれる。

すなわち、セットセレクト４ｂによって選択されたアド
レスタグメモリ５のエントリからアドレスタグが読出さ
れてアドレスタグ比較器８に与えられる。また、セット
セレクト４ｂによって選択されたデータメモリ７のエン
トリからデータブロックが読出されてワードセレクタ９
に与えられる。

ワードセレクタ９は与えられるワードセレクト４Ｃに基
づいて、１つのデータブロック中に含まれる４ワ一ド分
のデータのうち、いずれか１つのワードを選択してウェ
イセレクタ１０に与える。−方、アドレスタグ比較器８
は、データ処理装置１から現在要求されているアドレス
４のアドレスタグ４ａと、アドレスタグメモリ５から読
出されたアドレスタグとを比較し、一致しているか否か
を検出する。一致した場合、アドレスタグ比較器８はヒ
ツト信号を導出するとともに、ウェイセレクタ１０にウ
ェイ選択信号を与える。

ところで、第３図のキャッシュメモリは、４ウ工イセツ
トアソシアテイブ方式であるので、アドレスタグメモリ
５．データメモリ７、アドレスタグ比較器８．ワードセ
レクタ９およびウェイセレクタ１０は、それぞれ４個ず
つ設けられている。

したがって、アドレスタグメモリ５およびデータメモリ
７は、同一のエントリに対して最大４個までのアドレス
タグおよびデータブロックを記憶できる。また、各ウェ
イは平行して同じ動作を行なうので、ヒツトの判定時に
は、成るエントリアドレスに対して同時に４個のアドレ
スタグを参照することになる。すなわち、アドレスタグ
比較器８は、アドレスタグメモリ５から読出された各ウ
ェイのアドレスタグと、データ処理装置１から現在要求
されているアドレス４のアドレスタグ４ａとの比較を４
ウ工イ同時に行ない、ヒツト／キャッシュミスの判定を
行なう。一方、データメモリ７から読出された各ウェイ
のデータブロックは、ワードセレクタ９によってワード
が選択され、最後にウェイセレクタ１０がアドレスタグ
比較器８からどのウェイがヒツトしたかを示すウェイ選
択信号を受け、１個のワードが決定され、出力データバ
ス１１に導出される。

上記のごとく、ヒツトした場合はキャッシュメモリ３か
ら直ちにデータが読出されてデータ処理装置１で使用さ
れるが、キャッシュミスの場合はアドレス４によってメ
インメモリ２のアクセスが実行され、メインメモリ２の
所定の領域からデータが読出されて使用される。このと
き、キャッシュメモリ３内でデータの入替が行なわれ、
アクセスに使用されたアドレス４のアドレスタグ４ａと
メインメモリ２から読出されたデータブロックとがそれ
ぞれアドレスタグメモリ５およびデータメモリ７の選択
されたエントリに書込まれる。このデータの入替時にお
いて、ＬＲＵビットメモリ１２は、Ｌｅａｓｔ　　Ｒｅ
ｃｅｎｔｌｙ　　Ｕｓｅｄアルゴリズムに従ってどのウ
ェイのデータを入替えるかを制御している。

なお、各ウェイごとにかつ各エントリごとに設けられた
バリッドビット６は対応のエントリのデータの有効性を
示すものであり、このバリッドビット６がリセットされ
ているエントリについてはたとえアドレスタグの一致が
検出されてもヒツトしたと判定されない。

［発明が解決しようとする課題］ 上記のような従来のキャッシュメモリでは、同一エント
リに対してキャッシュミスが複数回連続して生じると、
そのエントリに保管されている全ウェイのデータがキャ
ッシュメモリから追出されてしまう。したがって、使用
頻度の極めて高いデータ、たとえばマルチタスクシステ
ム等におけるＯＳ（オペレーティングシステム）の命令
が、ユーザのタスク実行中にキャッシュメモリ内から除
かれてしまうことがある。そのため、Ｏ８の実行状態に
戻ったときに、再度そのＯ８命令をキャッシング（メイ
ンメモリ２から読出してキャッシュメモリ内に格納する
こと）しなければならず、システム全体の性能の低下を
引き起こす。

今、成るエントリに対する４つのウェイＡ、　　Ｂ。

Ｃ，Ｄのリプレース候補の順位を［Ｄ、　Ｃ，Ｂ。

Ａ］とし、ウェイＡにＯ８の命令が記憶されているとす
る。ここで、リプレース候補とは、キャッシュミスが生
じたときにメインメモリ２から読出したデータを記憶す
るウェイの候補を言い、その順位のデータはＬＲＵビッ
トメモリ１２に記憶されている。つまり、リプレース候
補の順位が［Ｄ。

Ｃ，Ｂ、　Ａ］ならばウェイＤにデータを記憶し、次の
リプレース候補の順位をＣＣ，Ｂ、Ａ、Ｄ］としておく
。Ｏ８の実行の後、ユーザのタスクが実行された場合、
データ処理装置１はまず当該タスクの命令データを読出
そうとするが、キャッシュミスが起これば（１度目のア
クセスになる場合が多いのでキャッシュミスになるのが
普通）メインメモリ２から当該タスクの命令データを読
出し、ウェイＤに格納する。応じて、ＬＲＵビットメモ
リ１２はリプレースの候補の順位を［Ｃ，Ｂ、　Ａ。

Ｄ］　とする。さらに、タスクの異なるデータの読出が
３度起これば、Ｏ８の命令が記憶されているウェイＡま
でデータの置換が起こる。したがって、ユーザのタスク
からの割込や、外部からのアクセス要求などＯ８の実行
に戻ったときにキャッシュミスを起こし、メインメモリ
２から再度読出を行なわなければならなくなる。このよ
うなことがしばしば生じると、キャッシュメモリの高速
アクセス機能を有効に活用することができず、システム
性能の低下をきたす。

この発明は、上記のような問題点を解消するためになさ
れたもので、たとえばＯ８命令のように使用頻度の高い
データを常時保管し得るようなキャッシュメモリを提供
することを目的とする。

［課題を解決するための手段］ この発明に係るキャッシュメモリは、メインメモリから
読出されたデータを一時的に保管するキャッシュメモリ
であって、複数の記憶領域を有し各記憶領域にメインメ
モリのアクセスに使用されたアドレス情報の少なくとも
一部を記憶するアドレス記憶手段と、アドレス記憶手段
の各記憶領域に対応する複数の記憶領域を有し各記憶領
域にアドレス情報に対応するデータを記憶するデータ記
憶手段と、アドレス情報が発生したとき当該アドレス情
報に基づいてアドレス記憶手段の記憶内容を参照するこ
とにより当該アドレス情報に対応するデータがデータ記
憶手段に記憶されているか否かを判別する判別手段と、
判別手段がデータ記憶手段に対応のデータが記憶されて
いることを判別したことに応答してその対応のデータを
データ記憶手段から読出して外部へ導出する手段と、判
別手段がデータ記憶手段に対応のデータが存在していな
いことを判別したことに応答してアドレス記憶手段およ
びデータ記憶手段の書換を行なう書換手段と、それぞれ
にセット／リセット情報が設定可能な設定手段と、設定
手段の設定内容に従って書換手段に作用し設定手段がセ
ットされているアドレス記憶手段およびデータ記憶手段
の記憶領域を書換手段による書換の対象から除外するよ
うに制御する手段とを備えている。

［作用コ この発明においては、設定手段を設け、この設定手段が
セットされた場合は、対応するアドレス記憶手段および
データ記憶手段の記憶領域を書換の対象から除外するよ
うにしているので、たとえばＯ８の命令のように頻繁に
使用されるデータをキャッシュメモリ内に常時保管する
ことができる。

［実施例］ 第４図に示すごとく、システム全体の構成は第２図に示
す従来のものと変わりはない。但し、データ処理装置１
からキャッシュメモリ３０へはフリーズビットのセット
信号１５およびリセット信号１６と、フリーズビットの
セット数情報１７とが与えられる。

第１図は、この発明の一実施例のキャッシュメモリの構
成を示すブロック図である。なお、この実施例では一例
として４ウ工イセツトアソシアテイブ方式のキャッシュ
メモリを示している。なお、ウェイの数は４に限らず２
以上であればよい。図において、この実施例は第３図の
従来例と同様に、アドレスタグメモリ５とバリッドビッ
ト６と、データメモリ７と、アドレスタグ比較器８と、
ワードセレクタつと、ウェイセレクタ１０と、ＬＲＵビ
ットメモリ１２とを備えている。また、第３図の従来例
では簡略化のために示されていなかったが、この実施例
ではデコーダ２１と、セレクタ２　　　　　２と、ＬＲ
Ｕ制御回路２３と、ＡＮＤゲート２４と、ヒツト判定部
２５とを備えている。デコーダ２１はセットセレクト４
ｂに基づいてアドレスタグメモリ５およびデータメモリ
７の対応するいずれか１つのエントリを選択するための
ものである。

セレクタ２２はＬＲＵ制御回路２３の出力に基づいて、
アドレスタグ４ａをいずれのウェイのアドレスタグメモ
リ５に入力するかを選択するためのものである。ＬＲＵ
制御回路２３はＬＲＵビットメモリ１２に記憶された各
エントリのリプレース候補の順位の入替を制御するため
のものである。

このＬＲＵ制御回路２３には、ヒツト判定部２５からウ
ェイ選択信号が与えられる。ＡＮＤゲート２４はウェイ
ごとに設けられており、アドレスタグ比較器８の出力と
そのとき選択されているエントリのバリッドビット６と
の論理積をとるもので、その出力はヒツト判定部２５に
与えられる。ヒツト判定部２５は各ＡＮＤゲート２４か
らの出力に基づいてどのウェイがヒツトしたかを判定す
るためのものである。ヒツト判定部２５はいずれかのウ
ェイがヒツトすると、ヒツト信号を活性化するとともに
、対応するウェイのウェイ選択信号を活性化する。

この実施例の特徴は、フリーズビット２６を設け、この
フリーズビット２６のセット／リセットに応じて各ウェ
イのリプレース候補の順位の固定化を制御するようにし
たことである。フリーズビット２６は、各ウェイのアド
レスタグメモリ５の各エントリごとに設けられている。

同一エントリの中でフリーズビット２６がセットされた
ウェイは、リプレース候補の対象から外される。したが
って、フリーズビット２６がセットされたウェイにおい
ては、アドレスタグおよびデータブロックの書換が行な
われず、記憶データが常時キャッシュメモリ内に保管さ
れることになる。ＬＲＵ制御回路２３内に設けられたマ
スクレジスタ２３ａは、フリーズビット２６のセット／
リセット状態に基づいて、ＬＲＵ制御回路２３の出力を
マスク制御するものである。このマスクレジスタ２３ａ
によって、フリーズビット２６のセットされたウェイの
リプレース候補の順位が固定化される。フリーズビット
２６のセット／リセットの制御は、フリーズビット制御
回路２７によって行なわれる。このフリーズビット制御
回路２７には、ヒツト判定部２５からウェイ選択信号が
与えられるとともに、ＬＲＵ制御回路２３の出力が与え
られる。また、データ処理装置１からフリーズビットの
セット信号１５およびリセット信号１６が与えられる。

また、フリーズビット制御回路２７は内部にセット数レ
ジスタ２７ａを備えている。このセット数レジスタ２７
ａにはデータ処理装置１からセット数情報１７が与えら
れ、記憶される。そして、このセット数レジスタ２７ａ
の設定内容に従って、フリーズビット制御回路２７の動
作が規制される。

さらに、フリーズビット制御回路２７にはモード信号１
８と制御信号１９とが与えられる。モード信号１８は、
データ処理装置１がデータバスの占有権を他の機器（た
とえばＤＭＡコントローラ）に委ねたモード（このモー
ドをウォッチモードと称する）になっているか否かを示
すもので、当該ウォッチモードのときにたとえばハイレ
ベルとなる。したがって、このモード信号１８はデータ
処理装置１または上記能の機器において発生される。

制御信号１９は上記ウォッチモードのときにフリーズビ
ット２６のセット／リセットをバリッドビット６のセッ
ト／リセットに連動させて制御するか否かを切換えるた
めの信号で、たとえば図示しないマニュアルスイッチの
操作に応じて入力される。

次に、上記実施例の動作を説明する。

（１）　通常のキャッシュ動作 通常のキャッシュ動作は、第３図に示す従来例とほぼ同
様である。すなわち、データ処理装置１からアドレス４
が入力されると、各ウェイのアドレスタグメモリ５から
はデコーダ２１によって選択されたエントリにおけるア
ドレスタグが読出され、各ウェイのアドレスタグ比較器
８においてアドレス４のアドレスタグ４ａと比較される
。このとき、同じエントリにおけるバリッドビット６の
内容も読出される。各ウェイのＡＮＤゲート２４は、対
応するウェイのアドレスタグ比較器８が一致を検出しか
つ対応するウェイのバリッドビット６がセットされてい
る場合にハイレベルの信号を出力する。いずれか１つの
ウェイのＡＮＤゲート２４の出力がハイレベルになると
、ヒツト判定部２５はヒツトしたと判定し、ヒツト信号
を活性化するとともに、対応するウェイのウェイ選択信
号を活性化する。一方、各ウェイのデータメモリ７にお
いては、デコーダ２１で選択されたエントリからデータ
ブロックが読出され、各ウェイのワードセレクタ９に与
えられる。各ウェイのワードセレクタ９は、与えられる
ワードセレクト４Ｃに基づいて各ウェイのデータブロッ
クの中からそれぞれ１ワードのデータを選択し、ウェイ
セレクタ１０に与える。ウェイセレクタ１０は、ヒツト
判定部２５からのウェイ選択信号に基づいて、各ウェイ
のワードセレクタ９から与えられる４つのワードデータ
の中からヒツトしたウェイのワードデータを選択し、入
出力データバス１１０に導出する。

また、このときＬＲＵ制御回路２３はヒツト判定部２５
から与えられるウェイ選択信号に基づいて、ＬＲＵビッ
トメモリ１２に記憶された各ウェイのリプレース候補の
順位の入替制御を行なう。たとえば、アクセス前のリプ
レース候補の順位が［Ａ。

Ｂ、Ｃ，Ｄ］でウェイＢがヒツトしたとすると、ＬＲＵ
制御回路２３はリプレース候補の順位を［Ａ、Ｃ，Ｄ、
Ｂｌにする。

上記とは逆にキャッシュミスが生じた場合、すなわち各
ウェイのＡＮＤゲート２４のいずれの出力もハイレベル
とならなかった場合は、アドレスタグメモリ５およびデ
ータメモリ７においてデータの入替が行なわれる。すな
わち、この場合ヒツト判定部２５はいずれのウェイのウ
ェイ選択信号も活性化しないので、ＬＲＵ制御回路２３
はＬＲＵビットメモリ１２でそのとき選択されているエ
ントリのリプレース候補の順位を参照し、最も古くアク
セスされたウェイをデータ入替の対象に選ぶ。たとえば
、アクセス前のリプレース候補の順位が［Ｃ，Ｄ、Ａ、
Ｂｌであったとすると、ＬＲＵ制御回路２３は当該リプ
レース候補の順位を［Ｄ、Ａ、Ｂ、Ｃ］に入替えるとと
もに、ウェイセレクタ１０およびセレクタ２２に対して
ウェイＣを選択する信号を出力する。応じて、セレクタ
２２はアドレスタグ４ａをウェイＣのアドレスタグメモ
リ５に与える。応じて、アドレスタグ４ａがウェイＣの
アドレスタグメモリ５のそのとき選択されているエント
リに書込まれる。一方、ウェイセレクタ１０は入出力デ
ータバス１１０からワード順次に入力されるデータブロ
ック（メインメモリ２から読出されたデータブロック）
をＬＲＵ制御回路２３の出力に従ってウェイＣのワード
セレクタ９に与える。ウェイＣのワードセレクタ９は与
えられたデータブロックをウェイＣのデータメモリ７に
おいてそのとき選択されているエントリに書込む。

（２）　フリーズビットがセットされている場合の動作 今、セットセレクト４ｂに基づいてアドレスタグメモリ
５における成るエントリが選択されたとすると、そのエ
ントリのフリーズビット２６の内容が読出されてマスク
レジスタ２３ａに与えられる。このとき、マスクレジス
タ２３ａはフリーズビット２６のセットされているウェ
イがあれば、そのウェイがデータ入替の対象から外され
るようにＬＲＵ制御回路２３の出力をマスク制御する。

ここで、ＬＲＵビットメモリ１２は各エントリごとに各
ウェイのアクセスされた古さの状態を記憶するものであ
るが、この実施例では１つのエントリに対して６ビツト
の状態値を保持している。今、４つのウェイＡ、Ｂ、Ｃ
，Ｄがあり、ウェイＡとＢの関係を記憶するビットを［
Ａ、Ｂｌとすると、ウェイＡがウェイＢより最近アクセ
スされていたなら［Ａ、　　Ｂｌ　−０，ウェイＢの方
が最近アクセスされていれば［Ａ、Ｂ〕−１を記憶する
。後も同様に、ウェイＡとＣの関係を［Ａ、Ｃ］のビッ
トで、ウェイＡとＤの関係を［Ａ、Ｄ］のビットで、ウ
ェイＢとＣの関係を［Ｂ、　　Ｃ］のビットで、ウェイ
ＢとＤの関係を［Ｂ、　Ｄ］のビットで、ウェイＣとＤ
の関係を［Ｃ，Ｄ］のビットでそわぞれ記憶する。そし
て、各ビットに記憶されている内容が０なら上記表現の
左側のウェイ（つまり、［Ｃ，Ｄ］ならばウェイＣ）が
その２つの関係に対して最近アクセスされているとし、
各ビットに記憶されている内容が１なら上記表現の右側
のつエイ（つまり、［Ｃ，ＤｌならばウェイＤ）がその
２つの関係に対して最近アクセスされたとする。

つまり、リプレース処理が生じた場合、ＬＲＵビットメ
モリ１２を読みに行き、たとえば［Ａ、ＢＥ−１，［Ａ
、ＣＦ　−１，［Ａ、Ｄｌ　−１という結果になればウ
ェイＡが最も古くアクセスされたことになる。そして、
マスクレジスタ２３ａはウェイＡのフリーズビット２６
がセットされていると［Ａ、ＢＥを０に固定でき、ウェ
イＢのフリーズビット２６がセットされていると［Ｂ、
ＣＦをＯに固定でき、ウェイＣのフリーズビット２６が
セットされていると［Ｃ，ＤコをＯに固定でき、ウェイ
Ｄのフリーズビット２６がセットされていると［Ａ、Ｄ
ｌを１に固定できる。ここで、ウェイＡのフリーズビッ
ト２６がセットされていると、マスクレジスタ２３ａは
［Ａ、ＢＥを０に固定してしまうので、ＬＲＵビットメ
モリ１２は［Ａ。

Ｂｌ　−１，［Ａ、Ｃ１−１，［Ａ、Ｄｌ　−１となり
得ない。そのため、ウェイＡはデータ入替の対象から除
外される。

なお、第１図の実施例では、マスクレジスタ２３ａでＬ
ＲＵ制御回路２３の出力をマスク制御することによりＬ
ＲＵビットメモリ１２内におけるリプレース候補の順位
を間接的に固定化するようにしたが、第５図に示すよう
に、対応するフリーズビット２６の出力によって応答す
るプルアップ素子１２０をＬＲＵビットメモリ１２内に
設けることによりリプレース候補の順位を直接的に固定
化するようにしてもよい。すなわち、フリーズビット２
６がセットされるとプルアップ素子１２０がオンし、Ｌ
ＲＵビットメモリ１２を０に固定してしまう。また、こ
のようなプルアップ素子１２０に代えてプルダウン素子
を設けてリプレース候補の順位を固定化するようにして
もよい。

（３）　フリーズビットのセット／リセット動作 ■　通常モードにおけるセット動作 ここでいう通常モードとは、前述のウォッチモード以外
のモード、すなわちデータ処理装置１がデータバスの占
有権を握っているモードをいう。

このモードでは、モード信号１８がローレベルとなって
おり、フリーズビット制御回路２７は制御信号１９のハ
イ、ロー状態によってその動作が左右されることはない
。まず、Ｏ８命令等のようにキャッシュメモリ３０に常
時保持したい命令をデータ処理装置１が読み込もうとす
るとき、データ処理装置１はアドレス４を発生するとと
もにキャッシュメモリ３０にフリーズビットのセット信
号１５を送る。このセット信号１５の入力に応答して、
フリーズビット制御回路２７は以下の動作を行なう。も
し、読込みたいデータがキャッシュメモリ３０内に存在
し、かつこのデータがを効である場合は、ヒツト判定部
２５でヒツトの判定がなされ、ヒツトしたウェイのウェ
イ選択信号が活性化される。フリーズビット制御回路２
７はこの活性化されたウェイ選択信号で示されるウェイ
のフリーズビット２６をセットする。但し、このときセ
ットされるフリーズビット２６は、セットセレクト４ｂ
に基づいてそのとき選択されているエントリに対するフ
リーズビットである。一方、読込みたいデータがキャッ
シュメモリ３０内に存在しないとき、すなわちキャッシ
ュミスを起こした場合は、アドレスタグメモリ５および
データメモリ７にアドレスタグおよびデータブロックが
書込まれる。このとき、ＬＲＵ制御回路２３はいずれの
ウェイにアドレスタグおよびデータブロックを書込むか
をＬＲＵビットメモリ１２の該当エントリの内容に基づ
いて決定する。そして、ＬＲＵ制御回路２３は書換を行
なうウェイの信号を活性化してフリーズビット制御回路
２７に出力する。フリーズビット制御回路２７では書換
が行なわれるウェイのフリーズビット２６をセットする
。但し、このときセットされるフリーズビット２６もセ
ットセレクト４ｂに基づいて選択されたエントリに対す
るフリーズビットである。

ところで、フリーズビット制御回路２７は上記のような
フリーズビット２６のセット制御を行なうにあたり、セ
ット数レジスタ２７ａに設定された情報に従って以下の
動作を行なう。すなわち、フリーズビット制御回路２７
は現在選択されているエントリに属する４つのフリーズ
ビット２６のうち既にセットされている個数がセット数
レジスタ２７ａに予め設定されたセット数よりも小さい
場合は、無条件にフリーズビット２６のセット動作を行
なう。一方、既にセットされたフリーズビット２６の数
がセット数レジスタ２７ａに設定されたセット数と同数
の場合は、フリーズビット２６のセット要求を無効にす
るか、あるいは既にセットされている成るウェイのフリ
ーズビット２６をリセットして現在アクセスされている
ウェイのフリーズビット２６をセットする。なお、セッ
ト数レジスタ２７ａには、予めデータ処理装置１からセ
ット数情報１７が与えられて設定されている。

このセット数情報１７には、選択された４ウ工イ分のエ
ントリに対してセットし得るフリーズビット２６の数と
、セット数が一杯になったときにセット要求を無効にす
るか有効にするかの情報と、有効にする場合は現在アク
セスされているウェイのフリーズビット２６をセットす
る代わりにどのウェイのフリーズビット２６を優先的に
リセットするかの情報とが含まれている。

上記のごとくセット数レジスタ２７ａによってフリーズ
ビット２６のセット数を規制するようにしたので、ユー
ザタスクにおいてもキャッシング可能な領域をキャッシ
ュメモリ内に残すことができる。また、フリーズビット
２６のセット数が一杯になったときに新たなセット要求
を有効に取扱うように制御する場合は、新たなユーザタ
スクにおいてリプレースされないＯ８命令等を常時キャ
ッシュ内に保持できる。このように、セット数レジスタ
２７ａに設定する情報を変えることによってキャッシュ
メモリの特性を様々に変えることができる。たとえば、
Ｏ８命令等が多く必要な場合はセット数を増やし、特に
リプレースが必要な場合はセット要求を有効にし、決ま
った命令だけを保持しておくときにはセット要求を無効
にすればよい。

なお、セット数レジスタ２７ａに設定されたセット数が
最大個数「４」の場合は、すべてのウェイにフリーズビ
ット２６がセットされる場合もある。フリーズビット２
６がすべてセットされているエントリにリプレース処理
が生じた場合、キャッシュメモリはメインメモリ２にア
クセスしに行く。そして、キャッシュメモリ内にデータ
は取込まず、データ処理装置１に転送する。そのために
、フリーズビット制御回路２７は入出力データパス１１
０を制御する。これによって、リプレース候補が一義的
法まらず（フリーズビット２６をすべてセットすること
によりすべてのウェイがリプレース候補から外されるた
め）、キャッシュメモリの動作の停止を避けることが可
能になる。なお、入出力データパス１１０を制御するの
に代えて、データ処理装置１がメインメモリ２に直接ア
クセスしに行くようキャッシュメモリがデータ処理装置
１に信号を出すようにしてもよい。

■　通常モードにおけるリセット動作 フリーズビット制御回路２７は、フリーズビットのリセ
ット信号１６が与えられると、ヒツト判定部２５からの
ウェイ選択信号あるいはＬＲＵ制御回路２３の出力によ
って指定されるウェイのフリーズビット２６をリセット
する。但し、このときリセットされるフリーズビット２
６は、そのときセットセレクト４ｂに基づいて選択され
たエントリに対するフリーズビットである。

■　ウォッチモードにおけるセット／リセット動作 このウォッチモードは、前述したごとく、データ処理装
置１以外の機器（たとえばＤＭＡコントローラ）がデー
タバスの占有権を握っているモードである。このモード
においては、モード信号１８がハイレベルとなっている
。したがって、フリーズビット制御回路２７は、制御信
号１９のハイ／ロー状態に応じて、異なった動作を行な
う。

まず、制御信号１９がハイレベルの場合について説明す
る。ウォッチモードにおいて、ＤＭＡコントローラ等の
他の装置がデータ処理装置１とは独立してメインメモリ
２に直接データを書込むと、メインメモリ２とデータメ
モリ７との対応するアドレス（データメモリ７ではセッ
トセレクト４ｂで選択されるエントリ）のデータが不一
致状態となる。そのため、キャッシュメモリでは対応す
るエントリのバリッドビット６が自動的にリセットされ
る。それとともに、フリーズビット制御回路２７はヒツ
ト判定部２５からのウェイ選択信号に基づいて、ヒツト
したウェイのフリーズビット２６をリセットする。これ
によって、キャッシュメモリ３０においてメインメモリ
２と不一致の生じているデータを再びデータ入替の対象
とすることができ、キャッシュメモリの保持しているメ
モリ空間を有効に利用することができる。

次に、制御信号１９がローレベルの場合について説明す
る。この場合、バリッドビット６がリセットされて成る
ウェイのヒツト判定がなされても、フリーズビット制御
回路２７はリセット信号１６が与えられない限り対応す
るアドレスのフリーズビット２６をリセットしない。す
なわち、この場合フリーズビット２６は対応するバリッ
ドビット６のいかなる状態遷移によってもリセットされ
ない。このような処理によって、成るエントリの成るウ
ェイバリッドビット６をリセット状態に、フリーズビッ
ト２６をセット状態に固定することができる。そのため
、このウェイにおいてはヒツト判定がなされず、またデ
ータ置換の対象にもならない。たとえば、ビット不良の
ブロックにこのような処理を行なえば、このブロックに
新たなデータが書込まれないので、キャッシュメモリの
誤動作を避けることができる。

なお、以上説明した実施例では、バリッドビット６およ
びフリーズビット２６はアドレスタグメモリ５に付属す
るように描かれているが、データメモリ７もしくはＬＲ
Ｕビットメモリ８に付属するように構成してもよく、さ
らに別のところに設けられても構わない。

また、以上説明した実施例では、フリーズビット２６を
各エントリ毎にかつ各ウェイ毎に設けたが、各ウェイに
１個ずつ設けるようにしてもよい。

この場合、成るフリーズビット２６がセットされると、
そのウェイ全体がデータの入替対象から外される。

さらに、この発明は、Ｎウェイセットアソシアティブ方
式のキャッシュメモリに限らず、フルアソシアティブ方
式やダイレクトマツピング方式のキャッシュメモリにも
適用することができる。なお、フルアソシアティブ方式
とは、エントリが１つしかなく、この１つのエントリに
対して多数のウェイを存する方式をいう。また、ダイレ
クトマツピング方式とは、ウェイが１つしかなく、この
１つのウェイに対して多数のエントリを有する方式をい
う。

［発明の効果コ 以上のように、この発明によればＯ８命令等のように頻
繁に使用されるデータをキャッシュメモリ内に常時保持
させておくことができ、その結果キャッシュメモリの高
速アクセス機能を有効に活用することができ、システム
性能の向上を図ることができる。たとえば、リアルタイ
ム・マルチタスク・システムにおいて外部割込の応答時
間の短縮化を図ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の４ウ工イセツトアソシア
テイブ方式のキャッシュメモリの構成を示すブロック図
である。 第２図はキャッシュメモリを用いた従来のデータ処理シ
ステムの構成を示すシステムブロック図である。 第３図は従来の４ウ工イセツトアソシアテイブ方式のキ
ャッシュメモリの構成を示すブロック図である。 第４図はこの発明の一実施例におけるキャッシュメモリ
を用いたデータ処理システムの構成を示すシステムブロ
ック図である。 第５図はこの発明の他の実施例の部分回路図である。 図において、１はデータ処理装置、２はメインメモリ、
３０はキャッシュメモリ、４はアドレス、４ａはアドレ
スタグ、４ｂはセットセレクト、４Ｃはワードセレクト
、５はアドレスタグメモリ、６はバリッドビット、７は
データメモリ、８はアドレスタグ比較器、９はワードセ
レクタ、１０はウェイセレクタ、１１０は入出力データ
パス、１２はＬＲＵビットメモリ、１５はフリーズビッ
トのセット信号、１６はフリーズビットのリセット信号
、１７はセット数情報、１８はモード信号、１９は制御
信号、２１はデコーダ、２２はセレクタ、２３はＬＲＵ
制御回路、２３ａはマスクレジスタ、２５はヒツト判定
部、２６はフリーズビット、２７はフリーズビット制御
回路、２７ａはセット数レジスタ、１２０はプルアップ
素子を示す。

Claims (1)

1. 【特許請求の範囲】 メインメモリから読出されたデータを一時的に保管する
   キャッシュメモリであって、 複数の記憶領域を有し、各記憶領域に前記メインメモリ
   のアクセスに使用されたアドレス情報の少なくとも一部
   を記憶するアドレス記憶手段、前記アドレス記憶手段の
   各記憶領域に対応する複数の記憶領域を有し、各記憶領
   域に前記アドレス情報に対応するデータを記憶するデー
   タ記憶手段、 アドレス情報が発生したとき、当該アドレス情報に基づ
   いて前記アドレス記憶手段の記憶内容を参照することに
   より、当該アドレス情報に対応するデータが前記データ
   記憶手段に記憶されているか否かを判別する判別手段、 前記判別手段が前記データ記憶手段に対応のデータが記
   憶されていることを判別したことに応答して、当該対応
   のデータを前記データ記憶手段から読出して外部へ導出
   する手段、および 前記判別手段が前記データ記憶手段に対応のデータが存
   在していないことを判別したことに応答して、前記アド
   レス記憶手段および前記データ記憶手段の書換えを行な
   う書換手段、 前記それぞれにセット／リセット情報が設定可能な設定
   手段、および 前記設定手段の設定内容に従って前記書換手段に作用し
   、当該設定手段がセットされている前記アドレス記憶手
   段および前記データ記憶手段の記憶領域を前記書換手段
   による書換の対象から除外するように制御する手段を備
   える、キャッシュメモリ。